CN103392231B - 具有双功函数电极的非易失性存储元件 - Google Patents

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Abstract

一种非易失性存储元件及形成所述存储元件的方法。该非易失性存储元件包括：第一电极，其包括具有第一功函数的第一材料；第二电极，其包括具有第二功函数的第二材料，所述第二功函数高于所述第一功函数；第一电介质，其设置在所述第一电极和所述第二电极之间，所述第一电介质具有第一带隙；第二电介质，其设置在所述第一电介质和所述第二电极之间，所述第二电介质具有比所述第一带隙宽的第二带隙并且被设置成使得在所述第一电介质中生成量子阱；以及第三电介质，其设置在所述第一电极和所述第一电介质之间，所述第三电介质比所述第二电介质薄并且具有比所述第一带隙宽的第三带隙。

Description

具有双功函数电极的非易失性存储元件
技术领域
本发明的实施例涉及集成电路的制造，更具体的，涉及非易失性存储元件，例如闪存单元。
背景技术
非易失性存储元件可包括电介质势垒层，一般由二氧化硅制成，夹置在两个电极层之间，例如两个金属层或两个多晶硅层。电压可以施加在两个电极层的第一电极层(一般为顶电极层)上以控制写和擦除操作。特别地，当电压施加至第一电极层时，电荷通过已知的隧穿或热载流子注入机制穿过势垒层进入第二电极。
目前，采用厚的势垒层(一般为70埃的量级)来构造需要以截止状态(off-state)长时间保持数据(1ong data retention)的存储元件，以防止任何已存储的电荷泄漏。结果是相比于势垒层较薄的情况，可能需要将更高的电压施加到第一电极层。相反地，为实现低电压工作，势垒层可能会被薄化以允许更容易将电荷注入到第二电极。然而，较薄的势垒层可能会导致存储的电荷更容易通过该势垒层泄漏，缩短了存储元件的寿命。
附图说明
通过参照下面用来介绍本发明的实施例的说明和附图，可以更好地理解本发明的一些实施例。在附图中：
图1是包括根据一实施例的非易失性存储元件的集成电路的一部分的截面图；
图2是包括根据另一实施例的非易失性存储元件的集成电路的一部分的截面图；
图3-6是示出非易失性存储元件的一实施例的，分别在零偏置(zerobias)、在写操作期间、在擦除操作期间的，相对于距离描绘的带隙能量的图示；以及
图7是一方法实施例的流程图。
具体实施方式
在下面的说明书中，将对许多具体细节进行阐述。然而，可以理解的是，本发明的实施例脱离这些具体细节也可以实现。在其他情况下，为了避免模糊对本说明书的理解，没有详细示出公知的电路、结构和技术。
在下面的详细描述中，参考附图，所述附图通过图示方式示出了可以实施要求保护的主题的特定实施例。对这些实施例进行足够详细的描述，以使本领域技术人员能够实施所述主题。可以理解的是，各种实施例虽然不同，并不一定是相互排斥的。例如，这里结合一个实施例描述的特定特征、结构或特性，可以在不脱离要求保护的主题的精神和范围的情况下在其他实施例中实现。此外，可以理解的是，在不脱离要求保护的主题的精神和范围的情况下，每一个所公开的实施例中的个体元件的位置或布置可以被修改。因此，下面的详细描述不应理解为具有限制意义，主题的范围仅通过适当解释的所附权利要求连同所附权利要求被赋予的等同形式的完整范围来限定。在附图中，相同的附图标记指代在几个视图中相同或类似的元件或功能，其中所描绘的元件不一定彼此按比例绘制，而个体元件可能被放大或缩小以更容易理解在本说明书的上下文中的元件。
实施例提供了一种具有双功函数电极的非易失性存储元件及其形成方法。该存储元件包括：第一电极，所述第一电极包括具有第一功函数的第一材料；第二电极，所述第二电极包括具有第二功函数的第二材料，第二功函数高于第一功函数；设置在所述第一电极和所述第二电极之间的第一电介质，第一电介质具有第一带隙；以及设置在所述第一电介质和第二电极之间的第二电介质，第二电介质具有第二带隙，第二带隙宽于第一带隙，并且其被设置成使得在第一电介质中生成量子阱。根据一些实施例，第一电介质提供了电荷存储区，第二电介质在存储元件的零偏置状态和写状态中为所存储的电荷提供保持势垒(retaining barrier)，以防止电荷泄漏。根据一个实施例，第三电介质可设置在所述第一电极和所述第一电介质之间，以便在写操作期间作为电子注入势垒。
首先参考图1，所示的部分集成电路180包括互连系统190，它本身又包括根据一实施例的存储元件100。互连系统190包括衬底160，衬底160可以是半导体材料，例如硅、锗硅和砷化镓。衬底160之上可以是叠层(stack)，其包括由相应的电介质材料层164隔开的多个互连层162，电介质材料可以例如包括二氧化硅、旋涂玻璃、聚酰亚胺、类金刚石碳等。该叠层可以以例如采用CMOS、PMOS或NMOS后段工艺的已知方式来形成，叠层中的每个层可以包括一层或多层。过孔136将存储元件100电连接到互连层162。
特别地，仍参照图1所示，存储元件100包括：第一电极102(在本实施例中对应于所示出的过孔136)，其包括具有第一功函数的第一材料；以及第二电极104(在本实施例中对应于所示出的互连层162)，其包括具有高于第一功函数的第二功函数的第二材料。例如，第一电极102和第二电极104中的每一个都包括半导体材料或导电材料。半导体材料可以包括例如硅、锗、砷化镓、或锑化镓，和导电材料，导电材料可以包括例如金属或金属合金，例如铝、镍、铂、氮化物(例如氮化钛或氮化钽)、或钏。不考虑电极102和104所用的材料，第二电极104的材料的功函数大于所述第一电极的材料的功函数。
电介质叠层106夹置在第一电极102和第二电极104之间，电介质叠层106包括设置在所述第一电极102和第二电极104之间的第一电介质108，第一电介质108具有第一带隙。优选地，所述第一电介质包括高k材料，即具有高于二氧化硅的介电常数(k)的介电常数的金属的氧化物。在一个实施例中，高k电介质层可包括氧化铪。其他实施例可以包括由能够最小化栅极漏电流的任何材料制成的高k电介质层，例如但不限于铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钛、氧化钽、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪氧化物和铌酸铅锌。
电介质叠层106还包括设置在第一电介质108和第二电极104之间的第二电介质110，第二电介质110具有比第一带隙更宽的第二带隙，并且被设置成使得在第一电介质中生成量子阱。优选地，第二电介质包括SiO2，因为(to the extent that)大多数高k材料具有比SiO2更窄的带隙。第二电介质110可以由任何能够使第一电介质108与第一电极102绝缘并且显示出与第一电介质108的材料的导带不连续性的电介质材料制成。对于另一个实施例，第二电介质可包括氮化硅或氮氧化硅。第一和第二电介质之间的导带不连续性产生了用于第一电介质内的电荷/电子的量子阱112。
进一步如图1所示，作为电介质叠层106的一部分，提供了第三电介质114。第三电介质可以包括与第二电介质的材料相同或不同的材料。对于第三介质的主要要求是：其带隙要适当的大于量子阱存储电介质的带隙。第三电介质114可以作为薄的注入势垒，以促进电子注入到量子阱112中。第二电介质110还可以作为比第三电介质提供的势垒层厚的保持势垒，以最小化在数据保持期间的电荷泄漏损失。
存储元件100中各个部件的厚度取决于设备技术的尺寸需求，使得存储元件的整个栅极结构允许通过第三电介质从第一电介质感生电荷。各个部件的厚度还取决于施加到第一电极的电压的大小。在一般情况下，注入势垒的厚度受到在期望次数的读/写周期期间保持可靠这一需求的限制。注入氧化物太薄会导致过早击穿或过多的SILC(应力导致的漏电流)穿过栅极，从而降低电池的性能。另一方面保持势垒必须足够厚，以提供量子阱中电荷存储所需的寿命。
下面参考图2，其示出了包含存储元件的集成电路的另一个实施例。如图2所示，根据一个实施例的存储元件可以采用闪存单元200的形式。所示的闪存单元200包括形成于半导体衬底202的上表面上的栅极氧化物层214。栅极氧化物层214作为与图1中的第三电介质层114类似的第三电介质层，半导体衬底202作为第一电极，与图1中的第一电极102类似。衬底202作为第一电极，与图1中的第一电极102类似，并且其可以包括半导体材料，例如硅、锗、砷化镓、锑化镓，或其他适于作为制备闪存单元的基础的材料。浮栅208形成在栅极氧化物层214上，并作为第一电介质层，与图1中的第一电介质层108类似。因此根据一个实施例，浮栅208可以包括高k材料，诸如氧化铪、铪硅氧化物、氧化镧、氧化锆、锆砖氧化物、氧化钛、氧化钽、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪氧化物和铌酸铅锌。栅极氧化物层214使浮栅208与沟道区206绝缘，沟道区206可以具有与源极/漏极(如图所示)相同或相反(类似于传统的MOSFET晶体管)的掺杂类型。隧道电介质层210形在浮栅208上，并作为第二电介质层，与图1中的第二电介质层110类似。优选地，如关于图1中的第二电介质110和第一电介质108所注意到的，隧道电介质层210包括表现出与浮栅208的材料的带隙差异的材料。更优选地，如果浮栅208包括高k材料，则第二电介质包括SiO2，因为大多数高k材料将具有比SiO2更窄的带隙。第一和第二电介质之间的导带不连续性，即，相对于浮栅208的材料和隧道电介质210的材料，在第一电介质内生成了用于电荷/电子的量子阱212。
继续参考图2，控制栅极204形成在隧道电介质层210上，作为与图1中的第二电极类似的第二电极。控制栅极例如可以包括导电材料。半导体材料可以包括例如硅、锗、砷化镓或锑化镓，导电材料可以包括例如金属或金属合金，诸如铝、镍、铂、氮化物(例如氮化钛或氮化钽)、或铜。无论衬底202和控制栅极204所用的材料是什么，控制栅极204的材料的功函数均高于衬底202的材料的功函数。
控制栅极204、隧道电介质210、浮栅208和栅极氧化物214插置在侧壁间隔物205之间。沟道区206(例如掺杂的沟道区)可以如图所示形成在半导体衬底202中。
与图1中的第三电介质114类似，栅极氧化层214可以作为薄的注入势垒，以促进电子注入到浮栅208中。与第二电介质110类似，隧道电介质210还可以作为比栅极氧化层提供的势垒层更厚的保持势垒，以最小化在数据保持期间的电荷泄漏损失。栅极氧化层214可以由任何能够使浮栅208与沟道区206绝缘且呈现与浮栅的材料的导带不连续性的电介质材料制成。在一个实施例中，栅极氧化层214是二氧化硅。在另一个实施例中，栅极氧化层214是氮化硅。在一个实施例中，栅极氧化层214包括氮氧化硅。
与图1中的存储元件100的情况类似，闪存单元200的各个部件的厚度取决于设备技术的尺寸要求，从而使闪存单元的整个栅极结构允许通过栅极氧化层从衬底感生电荷。
继续参考图2，其示出了一种包含互连系统290的集成电路280，其中互连系统包括根据一实施例的闪存单元200。互连系统290可以包括叠层，该叠层包括由相应的电介质材料层264分隔开的多个互连层262，其中电介质材料层可以例如包括二氧化硅、旋涂玻璃、聚酰亚胺、类金刚石碳等。该叠层可以例如采用CMOS、PMOS或NMOS后段工艺形成，叠层中的每一层可以包括一层或多层。一些过孔236电连接到衬底202的触点240。进一步的触点242(以虚线示出，在所示的实施例中，其位于与图2中示出的横截面不同的横截面中，其提供到控制栅极204的电连接。
图3-6示出了非易失性存储元件300的实施例(例如图1或图2的存储元件)在相应的偏置模式下的带隙能量与距离之间的关系的图示。因此，在图3-6中，x轴对应的是以nm为单位的距离，其中的差异阴影带或块对应于根据一个实施例的存储元件的电介质的相应厚度，并且其中y轴对应于以eV为单位的带隙能量。在所示的存储元件300的实施例中，第一电介质308包括1.3nm厚的高k材料(例如氧化铪)的层，第二电介质310包括2nm厚的电介质(例如二氧化硅)的层，第三介质层314包括1nm厚的电介质(例如二氧化硅)的层。第一电极302例如包括铂，第二电极304可以包括钛。
可以理解的是，图3-6的带隙能量图示对应于一个实施例，其他的厚度、材料和相应的带隙差异都在实施例的范围内。进一步可以理解的是，图3-6的带隙能量图示未必表示可能产生的不同部件之间的带隙差异，其仅仅示意性地示出了根据一个实施例的可能发生于这种带隙的情况，而不考虑每个带隙的特定的上部和下部能量值。以下将对图3-6进行详细的描述。
首先参照图3，其示出平带对准模式(flatband alignment mode)下的存储元件300的带隙能量图示。
然后参照图4，其示出了存储元件300在截止状态下(即在数据保持阶段)的带隙能量图示，其中在数据保持阶段，所述第一电极302和第二电极304之间是零偏置。在截止状态下，第一电极302和第二电极304的费米能级是对准/相等的。结果，所示出的能带存在导致第一电介质308朝向第二电极304的倾斜，所述倾斜推动所存储的电子使它们接近由第二电介质310提供的更厚的保持势垒。费米能级的对准是最低能量状态的结果。默认情况下，费米能级将在零偏置时对准，因为零偏置时系统能量最低。更厚的第二电介质310的提供，连通第一电极302和第二电极304之间的费米能级的对准所带来的所述倾斜，使得能够实质上防止所存储的电荷朝第二或第三电介质的电极隧穿，从而以这种方式在零偏置情况下保证了可靠的数据存储。对于每个电极来说，通过选择功函数材料(例如金属)产生所述倾斜。
下面参照图5，其示出了在写操作过程中，即在由于在第一电极302上施加了负电压而导致在第一电极302和第二电极304之间存在负偏置的时间期间，存储元件300的带隙能量图示。在图5中，示出了在被写入第一电介质308中的过程中的数据，写入的方式为：穿过由第三电介质314提供的注入势垒而电子隧穿(直接或Fowler-Nordheim)到量子阱312中。在写操作期间，相比于第一电介质108形式的注入势垒，电介质310形式的保持势垒具有可以忽略的隧穿率。其结果是电荷积聚在量子阱312中。如果第一电极302的电压随后降低到零，该存储元件306然后将回复到针对图4所提到的状态。
如图5所示，相比于存储元件的截止状态，在写操作期间朝向保持势垒的能带的倾斜程度是更明显的。这是因为，由于在第一电极和第二电极之间的负偏置，且由于第二电极比第一电极具有更高的功函数，第一和第二电极之间的费米能级未对准变得更加明显，导致更加明显的倾斜。在电极之间施加的电压是造成费米能级分离的原因，并且倾斜是跨越势垒的电压所产生的电场的结果。
下面参照图6，其示出了在擦除操作过程中，即在第一电极302和第二电极304之间存在正偏置时，存储元件300的带隙能量图示。正偏置可能是当第二电极的电压为零时，通过在第一电极302施加正电压带来的。在图6中，示出在被从第一电介质308擦除的过程中的数据，擦除的方式为：穿过由第三电介质314提供的注入势垒电子隧穿(直接或Fowler-Nordheim)离开量子阱312。在擦除操作过程中，相比于势垒电介质必须保持对应于写和擦除电荷的相同的势垒电介质的电荷的情况所要求的，薄得多的注入势垒使得可以实现更低的电压擦除。其结果是，电荷被从量子阱312中移除。如图6进一步所示，由于在第一电极和第二电极之间的正偏置，并且由于第二电极比第一电极具有更高的功函数，朝向注入势垒发生倾斜。擦除操作保持存储元件的状态，使得在零电压下以零电荷存储，可以得到图1所示的平带对准结构。
继续参照图7，其示出了方法实施例700的流程图。在方框702，该方法包括提供第一电极，该第一电极包括具有第一功函数的第一材料。在方框704中，所述方法进一步包括：提供第二电极，该第二电极包括具有比第一功函数高的第二功函数的第二材料，在方框706，在所述第一电极和所述第二电极之间提供第一电介质，第一电介质具有第一带隙。方法在方框708包括：在第一电介质层和所述第二电极之间提供第二电介质，所述第二电介质具有宽度比所述第一带隙宽的第二带隙，并且被设置成使得在该第一电介质中生成量子阱。最后，在方框710中，该方法包括提供设置在所述第一电极和所述第一电介质之间的第三电介质，该第三电介质比第二电介质薄且具有比所述第一带隙宽的第三带隙。
有利的是，根据实施例，可以使用双功函数电极的实施方式来创建非易失性存储元件，该非易失性存储元件包括用于在其中存储注入电荷的量子阱。夹置电介质叠层的电极可以具体选择为具有不同的功函数，以调节存储元件的能带对准，从而允许在元件的导通状态(on-state)下更容易地编程和擦除，并且在元件的截止状态更好地保持电荷。有利的是，表现出导带不连续性的并置两层电介质材料的电介质叠层允许在较低带隙的电介质中生成量子阱，这样促进了量子阱中电荷的存储。当结合使用电介质叠层的任一侧上的双功函数电极时，量子阱结构可以导致生成在零偏置下也能确保数据保持的量子阱导带的倾斜。更高的带隙电介质可以用作电子导线的势垒，并且可以促进电子保持且允许进行更有效的写操作。此外，由双功函数电极提供的调节能力允许可以在第一电极和第二电介质之间设置薄的第三电介质，以方便写和擦除操作。包括SiO2/高-k/SiO2叠层作为存储元件的一部分的实施例的另一个优点是，其不需要在材料叠层中使用多晶硅，并且利用了本领域工艺技术的高-k/金属栅极状态，从而提供了与CMOS工艺流程不匹配的基于多晶硅的存储元件的前身。而且，实施例是兼容的，可结合到当前的SOC(片上系统)和CPU工艺技术。此外，该存储元件的可扩展性因此可以匹配于技术最小栅极构图能力。
以上的描述旨在是说明性的，而不是限制性的。本领域的技术人员会想到变型。这些变型也都被包括在本发明的各种实施例内，本发明仅受限于以下权利要求的范围。

Claims (15)

1.一种非易失性存储元件，包括：
第一电极，其包括具有第一功函数的第一材料；
第二电极，其包括具有第二功函数的第二材料，所述第二功函数高于所述第一功函数；
第一电介质，其设置在所述第一电极和所述第二电极之间，所述第一电介质具有第一带隙；
第二电介质，其设置在所述第一电介质和所述第二电极之间，所述第二电介质具有比所述第一带隙宽的第二带隙并且被设置成使得在所述第一电介质中生成量子阱；以及
第三电介质，其设置在所述第一电极和所述第一电介质之间，所述第三电介质比所述第二电介质薄并且具有比所述第一带隙宽的第三带隙，
其中所述第一电极、所述第二电极、所述第一电介质和所述第二电介质被配置成使得：在所述第一电极和所述第二电极之间为零偏置时，在所述第一电介质、所述第二电介质和所述第三电介质中的每一个的导带中、在朝向所述第二电极的方向上产生倾斜，并且在所述量子阱中进行对电子的存储。
2.如权利要求1所述的存储元件，其中所述第一电介质和所述第三电介质包括二氧化硅、氮化硅和氮氧化硅中的一种。
3.如权利要求1所述的存储元件，其中所述第一电介质和所述第二电介质中的至少一个包括高k材料。
4.如权利要求1所述的存储元件，其中所述第一电介质在1nm和15nm之间，所述第二电介质在0.5nm和10nm之间，并且所述第三电介质在0.5nm和2nm之间。
5.如权利要求1所述的存储元件，其中所述第一电极、所述第二电极、所述第一电介质、所述第二电介质和所述第三电介质被配置成使得：在所述第一电极和所述第二电极之间为负偏置时，在所述第一电介质、所述第二电介质和所述第三电介质的导带中、在朝向所述第二电极的方向上产生倾斜，并且发生电子从所述第一电极到所述量子阱中的隧穿。
6.如权利要求1所述的存储元件，其中所述第一电极、所述第二电极、所述第一电介质、所述第二电介质和所述第三电介质被配置成使得：在所述第一电极和所述第二电极之间为正偏置时，在所述第一电介质、所述第二电介质和所述第三电介质的导带中、在朝向所述第一电极的方向上产生倾斜，并且发生电子从所述量子阱到所述第一电极的隧穿。
7.一种制造存储元件的方法，包括：
提供第一电极，该第一电极包括具有第一功函数的第一材料；
提供第二电极，该第二电极包括具有第二功函数的第二材料，所述第二功函数高于所述第一功函数；
在所述第一电极和所述第二电极之间提供第一电介质，该第一电介质具有第一带隙；
在所述第一电介质和所述第二电极之间提供第二电介质，该第二电介质具有比所述第一带隙宽的第二带隙并且设置成使得在所述第一电介质中生成量子阱；
在所述第一电极和所述第一电介质之间提供第三电介质，该第三电介质比所述第二电介质薄并且具有比所述第一带隙宽的第三带隙；以及
配置所述第一电极、所述第二电极、所述第一电介质、所述第二电介质和所述第三电介质，使得在所述第一电极和所述第二电极之间为零偏置时，在所述第一电介质、所述第二电介质和所述第三电介质的导带中、在朝向所述第二电极的方向上产生倾斜，并且在所述量子阱中进行对电子的存储。
8.如权利要求7所述的方法，其中所述第一电介质和所述第三电介质包括二氧化硅、氮化硅和氮氧化硅中的一种。
9.如权利要求7所述的方法，其中所述第一电介质和所述第二电介质中的至少一个包括高k材料。
10.如权利要求7所述的方法，其中所述第一电介质在1nm和15nm之间，所述第二电介质在0.5nm和10nm之间，并且所述第三电介质在0.5nm和2nm之间。
11.如权利要求7所述的方法，进一步包括：配置所述第一电极、所述第二电极、所述第一电介质、所述第二电介质和所述第三电介质，使得在所述第一电极和所述第二电极之间为负偏置时，在所述第一电介质、所述第二电介质和所述第三电介质的导带中、在朝向所述第二电极的方向上产生倾斜，并且发生电子从所述第一电极到所述量子阱中的隧穿。
12.如权利要求7所述的方法，进一步包括：配置所述第一电极、所述第二电极、所述第一电介质、所述第二电介质和所述第三电介质，使得在所述第一电极和所述第二电极之间为正偏置时，在所述第一电介质、所述第二电介质和所述第三电介质的导带中、在朝向所述第一电极的方向上产生倾斜，并且发生电子从所述量子阱到所述第一电极的隧穿。
13.一种集成电路，包括：
存储元件，其包括：
第一电极，其包括具有第一功函数的第一材料；
第二电极，其包括具有第二功函数的第二材料，所述第二功函数高于所述第一功函数；
第一电介质，其设置在所述第一电极和所述第二电极之间，所述第一电介质具有第一带隙；
第二电介质，其设置在所述第一电介质和所述第二电极之间，所述第二电介质具有比所述第一带隙宽的第二带隙并且被设置成使得在所述第一电介质中生成量子阱；以及
第三电介质，其设置在所述第一电极和所述第一电介质之间，所述第三电介质比所述第二电介质薄并且具有比所述第一带隙宽的第三带隙；以及
叠层，其包括互连层、与所述互连层交错的层间电介质层、以及延伸到所述层间电介质层中的过孔，所述叠层包括所述过孔中的连接至所述第一电极的第一过孔以及所述过孔中的连接至所述第二电极的第二过孔，
其中所述第一电极、所述第二电极、所述第一电介质和所述第二电介质被配置成使得：在所述第一电极和所述第二电极之间为零偏置时，在所述第一电介质、所述第二电介质和所述第三电介质中的每一个的导带中、在朝向所述第二电极的方向上产生倾斜，并且在所述量子阱中进行对电子的存储。
14.如权利要求13所述的集成电路，其中所述第一电介质和所述第三电介质包括二氧化硅、氮化硅和氮氧化硅中的一种。
15.如权利要求13所述的集成电路，其中所述第一电介质和所述第二电介质中的至少一个包括高k材料。
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