TWI529864B - 記憶體結構 - Google Patents

Description

記憶體結構

本發明是有關於一種記憶體結構，且特別是有關於一種具有側向控制閘極之記憶體結構。

快閃記憶體具有不需電源即可保存資料的特性，而且具有抹除與寫入的功能，因此廣泛的應用於各種電子產品上。傳統之快閃記憶體可劃分成許多記憶區塊，每個記憶區塊具有許多記憶胞。每個記憶胞係用以記錄一個位元的資料。記憶胞具有控制閘極、浮置閘極、源極與汲極。記憶胞的資料是以浮置閘極中所儲存的電子量多寡而定。

然而，傳統的記憶胞以兩層多晶矽來製作控制閘極與浮置閘極，比傳統的邏輯電路之金氧半導體電晶體的製程多一道多晶矽製程，使得記憶胞無法與一般邏輯電路的製程整合在一起，必須分開製作，因而增加製程的複雜度。

本發明係有關於一種記憶體結構，其與一般邏輯電路的電晶體製程相容，以減少製程步驟及時間。

根據本發明之一方面，提出一種記憶體結構，包 括一基底、一源極區、一汲極區、一閘絕緣層、一浮置閘極以及一控制閘極。基底具有一表面以及由表面延伸至基底中之一井區。源極區與汲極區分別位於井區中，且源極區與汲極區之間形成有一通道區。閘絕緣層形成於源極區與汲極區之間的基底表面上，且覆蓋通道區。浮置閘極形成於閘絕緣層上，用以儲存一位元資料。控制閘極配置於浮置閘極之側邊。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

本實施例之記憶體與傳統的非揮發性記憶體不同之處在於：本實施例之控制閘極並非形成在浮動閘極的上方，而是形成於浮動閘極之側邊。因此，記憶體之閘極結構與邏輯電路的閘極結構可在同一道步驟形成，不需分開製作。此外，本實施例係以貫穿層間介電層之導電插塞做為記憶體之控制閘極，可與一般邏輯電路的金屬內連線的製程同時形成，不需分開製作，故可節省光罩之數量及閘極微影蝕刻的步驟。另外，本實施例係以介電層隔離於浮置閘極之側壁與控制閘極之間，與傳統SONOS記憶體的氧化矽/氮化矽/氧化矽(ONO)層係設置於控制閘極之下方，大不 相同。由於與浮置閘極側向連接之介電層的電容值(Cno)，因側向接觸面積增加而隨之增加，且其相對於閘氧化層的電容值(Ctun)的閘極耦合比〔Cno/(Cno+Ctun)〕也會增加，故可提高讀取速率及元件效能。

以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並非用以限縮本發明欲保護之範圍。

第一實施例

請參照第1A~1C圖，其分別繪示依照本發明一實施例之記憶體結構的示意圖。本實施例之記憶體結構100例如為非揮發性快閃記憶體，常見的類型有NOR快閃記憶體或NAND快閃記憶體。如第1A圖所示之俯視圖，記憶體結構100包括一基底102、一井區110、一通道區130、一源極區112、一汲極區122、一浮置閘極140以及一控制閘極150。基底102例如為P型矽基底，而井區110自基底表面103延伸至於基底102中，井區110例如為N型井區或P型井區。源極區112與汲極區122分別位於井區110中，且源極區112與汲極區122之間具有一通道區130。通道區130的長度以L表示，寬度以W表示，因此通道區 130的面積為L×W。根據各世代製程能力，通道區130的寬度W最小可達1600埃或更低，以縮小記憶體元件的尺寸。浮置閘極140配置於源極區112與汲極區122之間的基底102上，且覆蓋通道區130。

第1B圖為記憶體結構100沿著I-I線的剖面示意圖，其中源極區112與汲極區122分別形成於井區110中且位於浮置閘極140的相對兩側，且井區110外圍以隔離區104包圍以定義記憶體結構100的主動區。此外，浮置閘極140與基底102之表面103之間以一閘絕緣層106隔離。閘絕緣層106為一穿隧氧化層，其材質例如為氧化矽、氮化矽、氮氧化矽、金屬氧化物等高介電係數介電材料，而浮置閘極140之材質例如為摻雜多晶矽、矽鍺材料、導電金屬或具有電荷儲存功能之材質。閘絕緣層106的厚度例如在數十~數百埃之間，以使載子能由基底102注入於浮置閘極140之中並儲存，且浮置閘極140的啟始電壓係由浮置閘極140內儲存的電荷量來決定。

在第1B圖中，記憶胞MC係由位於基底102上方的浮置閘極140、介電層160與位於基底102中的源極區112以及汲極區122所構成，其與傳統的金氧半導體電晶體的結構相似，故可與一般邏輯電路的電晶 體製程相容，以減少製程步驟及時間。

此外，在形成層間介電層170於基底102上之後，更可形成一位元線174於層間介電層170上，且位元線174藉由貫穿層間介電層170的導電插塞172與汲極區122電性連接，以輸出浮置閘極140的位元資料。另外，控制端T可經由另一導電插塞173與源極區112電性連接，以控制施加至源極區112的偏壓。

當浮置閘極140中儲存高量之電子，此時啟始電壓較高，需要給予控制閘極150一個較高的電壓，例如是大於6伏特，才能使記憶胞MC之源極區110與汲極區120導通，一般定義此時記憶胞MC為程式化狀態。

當浮置閘極140中儲存低量之電子，此時啟始電壓較低，只需要給予控制閘極150一個較低的電壓，例如是小於4伏特，即可使記憶胞MC之源極區110與汲極區120之間的通道區130導通，一般定義此時記憶胞MC為抹除狀態。

第1C圖為記憶體結構100沿著V-V線的剖面示意圖，其中介電層160形成於浮置閘極140之側壁141，且隔離於控制閘極150與浮置閘極140之間。介電層160包括層疊之一第一介電層161以及一第二介電層162，第一介電層161與浮置閘極140之側壁 141接觸，第二介電層162與控制閘極150接觸。第一介電層161之材質例如為氧化矽，其厚度約為250埃。第二介電層162之材質例如為氮化矽，其厚度約為200埃。需說明的是，在第1B圖中，介電層160為三層介電層，也就是傳統製作SONOS電晶體之三層ONO介電層，最外層的介電層163為氧化矽層。但在第1C圖中，最外層的介電層163於製作控制閘極150時被蝕刻而使介電層160成為兩層介電層，即第一介電層161與第二介電層162。因此，在第1C圖中，控制閘極150才會直接與第二介電層162接觸。

此外，傳統的ONO介電層位於浮置閘極140上方，而本實施例之介電層160係與浮置閘極140的兩側連接，其側向接觸面積(A)約為2倍介電層160的高度(H)乘上通道區130的長度(L)，即2H×L。由電容公式可知，Cno=介電常數×A/Tno，介電層160的電容值(Cno)與接觸面積(A)呈正比，而與介電層160的厚度(Tno)呈反比。因此，當接觸面積(A)增加，介電層的電容值(Cno)也會隨之增加，且其相對於閘絕緣層106的電容值(Ctun)的比值〔Cno/(Cno+Ctun)〕也會增加，故可提高閘極耦合比(gate coupling ratio，GCR)。

另外，在第1C圖中，控制閘極150形成在浮置 閘極140之側邊S1，用以提供一操作電壓以改變浮置閘極140的偏壓。控制閘極150例如為一導電插塞，其貫穿層間介電層170，並接觸介電層160。由於控制閘極(導電插塞)172可與一般邏輯電路的金屬內連線的製程同時形成，不需分開製作，因此可減少製程的步驟及時間。在一實施例中，控制閘極(導電插塞)150的一底部150a可由層間介電層170插入至隔離區104中。隔離區104例如以區域矽氧化法(Local Oxidation of Silicon)或淺溝渠隔離法(Shallow Trench Isolation,STI)形成於基底102中，且隔離區104由基底102之表面103向下延伸並環繞於井區110之周圍，以定義出主動區。

另外，在第1C圖中，形成貫穿層間介電層170之控制閘極150之後，更可形成一字元線176於層間介電層170上，且字元線176與控制閘極150電性連接，以控制浮置閘極140之偏壓。字元線176與控制閘極150例如以化學氣相沉積法及平坦化製程形成，與一般記憶體的金屬內連線製程相似，在此不再贅述。在一實施例中，控制閘極150之材質為金屬，例如鎢。

第二實施例

請參照第2圖，其繪示依照本發明一實施例之記憶體結構的示意圖。本實施例與第一實施例不同之處在於：記憶體結構101之控制閘極150除了形成在浮置閘極140之相對兩側S1以外，更可形成在浮置閘極140的相鄰兩側S1及S2，以增加控制閘極150與浮置閘極140之間的耦合面積。如第2圖所示，浮置閘極140具有相接之二第一側邊S1與二第二側邊S2，而控制閘極150對應於各個第一側邊S1例如具有一對第一控制閘極151，且對應於各個第二側邊S2例如具有一對第二控制閘極152。在一實施例中，第二控制閘極152例如分別位於源極區112與汲極區122的相對兩側，其數量例如為4個。此外，第一控制閘極151與第二控制閘極152例如以環狀排列於浮置閘極140之周圍，其總數量不限，例如6~8個。

第一側邊S1的長度以L表示，第二側邊S2於源極區112相對兩側的寬度以W1、W2表示，且第二側邊S2於汲極區122相對兩側的寬度以W1、W2表示。第1B圖之介電層160隔離於浮置閘極140之側壁141與控制閘極150之間，其側向接觸面積(A1)可表示為A1=2H×(L+W1+W2)。相較於第一實施例之介電層，A1大於A。因此，介電層160的電容值(Cno)也會隨之增加，且其相對於閘絕緣層106的電容值(Ctun) 的比值〔Cno/(Cno+Ctun)〕也會增加，故可提高閘極耦合比(GCR)。

以下介紹非揮發性記憶體之操作模式，常見的有程式化、抹除與資料讀取等操作模式。當對記憶胞MC進行程式化操作時，於控制閘極150上施加偏壓(Vgp)，例如是-10伏特左右，並於源極區112與汲極區122上施加偏壓，例如是6伏特左右。在此種偏壓情況下，即可以在利用通道F-N穿隧效應，使電子注入浮置閘極140中，以程式化記憶胞MC。當讀取記憶胞MC之資料時，於控制閘極150上施加偏壓(Vgr)，其例如是3.3伏特左右，並於汲極區122上施加0伏特左右之偏壓，且於源極區112上施加偏壓(Vsr)，其例如是1.65伏特左右。此時，浮置閘極140中存有電荷量的記憶胞MC的通道會被關閉且電流很小，或浮置閘極140層中未存有電荷量的記憶胞MC的通道會被打開且電流大，故可藉由記憶胞MC之通道開關/通道電流大小來判斷儲存於此記憶胞MC中的位元資訊是「1」還是「0」。此外，本實施例不限定以單一記憶胞MC為單位進行讀取操作，亦可以位元組、節區，或是區塊為單位進行讀取操作。

另外，當抹除記憶胞MC之資料時，可於控制閘極150上施加偏壓(Vge)，其例如是10伏特左右， 使汲極區122為浮置，且於源極區112施加偏壓(Vse)，其例如是-6伏特左右，並於基底102施加偏壓(Vbe)，其例如是-10伏特左右。此時，施加於控制閘極150與基底102之間的電壓足以在控制閘極150與基底102之間建立一個大的電場，而得以利用通道F-N穿隧效應(F-N Tunneling)使電子從浮置閘極140排出並注入基底102而移除。上述抹除操作也可藉由字元線176的控制，而以節區或是區塊為單位對記憶胞MC進行抹除。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、101‧‧‧記憶體結構

102‧‧‧基底

103‧‧‧表面

104‧‧‧隔離區

106‧‧‧閘絕緣層

110‧‧‧第一井區

112‧‧‧源極區

120‧‧‧第二井區

122‧‧‧汲極區

130‧‧‧通道區

140‧‧‧浮置閘極

141‧‧‧側壁

150‧‧‧控制閘極

150a‧‧‧底部

151‧‧‧第一控制閘極

152‧‧‧第二控制閘極

160‧‧‧介電層

161‧‧‧第一介電層

162‧‧‧第二介電層

163‧‧‧最外層之介電層

170‧‧‧層間介電層

172‧‧‧導電插塞

174‧‧‧位元線

176‧‧‧字元線

H‧‧‧介電層的高度

L‧‧‧長度

T‧‧‧控制端

W、W1、W2‧‧‧寬度

MC‧‧‧記憶胞

S1‧‧‧第一側邊

S2‧‧‧第二側邊

第1A~1C圖分別繪示依照本發明一實施例之記憶體結構的示意圖。

第2圖繪示依照本發明一實施例之記憶體結構的示意圖。

100‧‧‧記憶體結構

102‧‧‧基底

110‧‧‧井區

112‧‧‧源極區

122‧‧‧汲極區

130‧‧‧通道區

140‧‧‧浮置閘極

150‧‧‧控制閘極

L‧‧‧長度

W‧‧‧寬度

S1‧‧‧側邊

Claims (13)

1. 一種記憶體結構，包括：一基底，具有一表面以及由該表面向下延伸之一井區；一源極區與一汲極區，分別形成於該井區中，且該源極區與該汲極區之間形成有一通道區；一閘絕緣層，形成於該源極區與該汲極區之間的該基底之該表面上，且覆蓋該通道區：一浮置閘極，配置於該閘絕緣層上，用以儲存一位元資料；以及一控制閘極，配置於該浮置閘極之側邊；一介電層，形成於該浮置閘極之側壁，且隔離於該控制閘極與該浮置閘極之間；以及一層間介電層，覆蓋於該基底之該表面與該浮置閘極，其中該控制閘極貫穿該層間介電層，且接觸該介電層。
2. 如申請專利範圍第1項所述之記憶體結構，其中該介電層包括層疊之一第一介電層以及一第二介電層，該第一介電層與該浮置閘極接觸，該第二介電層與該控制閘極接觸。
3. 如申請專利範圍第2項所述之記憶體結構， 其中該第一介電層之材質為氧化矽，該第二介電層之材質為氮化矽。
4. 如申請專利範圍第1項所述之記憶體結構，其中該層間介電層之材質包括氧化矽。
5. 如申請專利範圍第1項所述之記憶體結構，其中該基底具有一隔離區，該隔離區由該基底之該表面向下延伸並環繞於該該井區之周圍。
6. 如申請專利範圍第5項所述之記憶體結構，其中該控制閘極為一導電插塞，該導電插塞的一底部由該層間介電層插入至該隔離區中。
7. 如申請專利範圍第1項所述之記憶體結構，更包括：一字元線，形成於該層間介電層上，並與該控制閘極電性連接；以及一位元線，形成於該層間介電層上，並與該汲極區電性連接。
8. 如申請專利範圍第1項所述之記憶體結構，其中該浮置閘極之材質為摻雜多晶矽、矽鍺材料或導電金屬，而該控制閘極之材質為金屬。
9. 如申請專利範圍第1項所述之記憶體結構，其中該閘絕緣層為一穿隧氧化層，其材質為氧化矽、氮化矽、氮氧化矽或金屬氧化物。
10. 如申請專利範圍第1項所述之記憶體結構，其中該控制閘極配置於該浮置閘極之相對兩側及/或相鄰兩側。
11. 如申請專利範圍第1項所述之記憶體結構，其中該浮置閘極具有相連之第一側邊與第二側邊，而該控制閘極對應於該第一側邊具有至少一第一控制閘極，且對應於該第二側邊具有至少一第二控制閘極。
12. 如申請專利範圍第11項所述之記憶體結構，其中該些第二控制閘極分別位於該汲極區與該源極區的相對兩側。
13. 如申請專利範圍第11項所述之記憶體結構，其中該些第一控制閘極與該些第二控制閘極以環狀排列於該浮置閘極之周圍。