JP2010282987A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】メモリゲート電極11a、11bがコントロールゲート電極5a、5bのサイドウォール形状に形成されたスプリットゲート型の不揮発性メモリにおいて、メモリゲート長La、Lbの異なるメモリセルを同一チップ内に混載することにより、動作速度が速く書き換え可能回数の多いメモリと信頼性のあるメモリとを有するメモリチップを安価に製造することができる。
【選択図】図14
Description
半導体基板の主面に形成された第1メモリセルおよび第2メモリセルを有する半導体装置であって、前記第1、第2メモリセルはそれぞれ、
前記半導体基板中に形成された第1導電型のウエルと、
前記ウエル上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜を介して前記半導体基板上に形成されたコントロールゲートと、
前記コントロールゲートの一方の側壁、および、前記ウエル上に延在して形成された第2ゲート絶縁膜と、
前記コントロールゲートの一方の側壁に形成され、前記第2ゲート絶縁膜を介して前記コントロールゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記コントロールゲートの近傍の前記半導体基板に形成された前記第1導電型とは反対の導電型となる第2導電型の半導体領域からなるドレイン領域と、
前記メモリゲートの近傍の前記半導体基板に形成された前記第2導電型の半導体領域からなるソース領域とを有し、
前記第1メモリセルのメモリゲートのゲート長は、前記第2メモリセルのメモリゲートのゲート長よりも長いことを特徴とするものである。
図1は、本発明の実施の形態1である半導体装置のメモリアレイ領域を示す要部断面図である。また、図2は、本発明の実施の形態1である半導体装置の平面レイアウト図であり、このマイクロ・コンピュータはプログラム用不揮発性メモリ・モジュール31、データ用不揮発性メモリ・モジュール32、周辺回路33、RAM(Random Access Memory)34、およびCPU(Central Processing Unit)/DSP(Digital Signal Processor)35を備えている。
以下に、図15〜図21を用いて本実施の形態の不揮発性メモリの製造方法を工程順に説明する。
以下に、図22〜図26を用いて本実施の形態の不揮発性メモリの製造方法を工程順に説明する。
本実施の形態4は、前述の実施の形態1と比較して、同一チップ内に使用目的に合わせた複数の性能を持つメモリを混載させることを可能とする場合の変形例である。
2 p型ウエル
3 ゲート絶縁膜
4 多結晶シリコン膜
5a コントロールゲート電極
5b コントロールゲート電極
6 ボトム酸化膜
7 窒化シリコン膜
8 トップ酸化膜
9 多結晶シリコン膜
10 酸化シリコン膜
11a メモリゲート電極
11b メモリゲート電極
12 n−型半導体領域
13 酸化シリコン膜
14 サイドウォール
15 n+型半導体領域
16 コバルトシリサイド膜
17 エッチングストッパ膜
18 層間絶縁膜
19 コンタクトホール
20 コンタクトプラグ
21 配線
22 フォトレジスト膜
30 ONO膜
31 プログラム用不揮発性メモリ・モジュール
32 データ用不揮発性メモリ・モジュール
33 周辺回路
34 RAM
35 CPU/DSP
La ゲート長
Lb ゲート長
EX1 低濃度不純物拡散領域
EX2 低濃度不純物拡散領域
NR1 高濃度不純物拡散領域
NR2 高濃度不純物拡散領域
Claims (22)
- 半導体基板の主面に形成された第1メモリセルおよび第2メモリセルを有する半導体装置であって、
前記第1、第2メモリセルはそれぞれ、前記半導体基板中に形成された第1導電型のウエルと、
前記ウエル上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜を介して前記半導体基板上に形成されたコントロールゲートと、
前記コントロールゲートの一方の側壁、および、前記ウエル上に延在して形成された第2ゲート絶縁膜と、
前記コントロールゲートの一方の側壁に形成され、前記第2ゲート絶縁膜を介して前記コントロールゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記コントロールゲートの近傍の前記半導体基板に形成された前記第1導電型とは反対の導電型となる第2導電型の半導体領域からなるドレイン領域と、
前記メモリゲートの近傍の前記半導体基板に形成された前記第2導電型の半導体領域からなるソース領域とを有し、
前記第1メモリセルのメモリゲートのゲート長は、前記第2メモリセルのメモリゲートのゲート長よりも長いことを特徴とする半導体装置。 - 前記第1、第2メモリセルそれぞれの前記メモリゲートの上面の高さが、前記第1および第2メモリセルそれぞれのコントロールゲートの上面の高さより低いことを特徴とする請求項1記載の半導体装置。
- 前記第1メモリセルはデータの保存用に使用され、前記第2メモリセルはプログラム用に使用されることを特徴とする請求項1記載の半導体装置。
- 前記第2メモリセルの前記メモリゲートは、前記第2メモリセルのコントロールゲートの側壁にサイドウォール状に形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1メモリセルのメモリゲートは、前記第2ゲート絶縁膜を介して前記第1メモリセルのコントロールゲートの一方の側面および上面を覆い、前記第1メモリセルのコントロールゲートの上面に乗り上げて形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1、第2メモリセルそれぞれの前記メモリゲートの上面の一部は、前記コントロールゲートの側面にサイドウォール状に形成された絶縁膜により覆われ、
前記コントロールゲートの上部、前記メモリゲートの上部の前記絶縁膜で覆われていない領域、前記ソース領域、および、前記ドレイン領域上にそれぞれシリサイドが形成され、かつ、前記メモリゲートの上部の前記絶縁膜で覆われている領域には前記シリサイドが形成されていないことを特徴とする請求項2記載の半導体装置。 - 前記第2ゲート絶縁膜は、電荷保持膜を含む積層膜で形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1メモリセルの前記第2ゲート絶縁膜および前記メモリゲートは、前記第1メモリセルの前記コントロールゲートのもう一方の側壁にも形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第2メモリセルの前記第2ゲート絶縁膜および前記メモリゲートは、前記第2メモリセルの前記コントロールゲートのもう一方の側壁にも形成されていることを特徴とする請求項8記載の半導体装置。
- 半導体基板の主面に形成された、第1コントロールゲートおよび第1メモリゲートを有する第1メモリセルと、第2コントロールゲートおよび第2メモリゲートを有する第2メモリセルとを含む半導体装置の製造方法であって、
(a)前記半導体基板に第1導電型のウエルを形成する工程と、
(b)前記ウエル上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に前記第1、第2コントロールゲートを形成する工程と、
(d)前記(c)工程の後、前記半導体基板の主面上に第2ゲート絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記半導体基板の主面上に導電膜を形成する工程と、
(f)前記(e)工程の後、前記半導体基板の主面上に第1絶縁膜を形成する工程と、
(g)前記第1コントロールゲートおよびその近傍を覆う形で前記第1絶縁膜をパターニングする工程と、
(h)前記(g)工程の後、前記第1コントロールゲートの側壁を覆う前記導電膜の側面に前記第1絶縁膜からなるサイドウォールを異方性エッチングにより形成する工程と、
(i)前記(h)工程の後、前記第2ゲート絶縁膜上に形成した前記導電膜をパターニングすることによって、前記第1、第2コントロールゲートの両方の側壁に前記第1、第2メモリゲートを形成する工程と、
(j)前記(i)工程の後、前記サイドウォールを除去する工程と、
(k)前記(j)工程の後、前記第1、第2コントロールゲートそれぞれの両方の側壁に形成された前記第1、第2メモリゲートの一方を除去する工程と、
(l)前記(k)工程の後、前記第2ゲート絶縁膜をパターニングすることによって、前記第1、第2コントロールゲートの側壁と前記第1、第2メモリゲートとの間、および前記ウエルと前記第1、第2メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
(m)前記(l)工程の後、前記ウエル中に、前記第1および第2メモリセルの前記第1導電型とは反対の導電型となる第2導電型のソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記第1メモリゲートのゲート長は、前記第2メモリゲートのゲート長よりも長く形成されていることを特徴とする半導体装置の製造方法の製造方法。 - 前記(i)工程において、前記第1および第2メモリセルそれぞれの前記メモリゲートの上面の高さを、前記第1および第2メモリセルそれぞれのコントロールゲートの上面の高さより低く形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記第1メモリセルはデータの保存用に使用され、前記第2のメモリセルはプログラム用に使用されることを特徴とする請求項10記載の半導体装置の製造方法。
- 前記(i)工程において、前記第2メモリゲートを前記第2コントロールゲートの側壁にサイドウォール状に形成することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記(m)工程の後、さらに、
(n)前記第1、第2メモリゲートの上面の一部を、前記第1、第2コントロールゲートの側面にサイドウォール状に形成された第2絶縁膜により覆う工程と、
(o)前記コントロールゲートの上部、前記メモリゲートの上部で前記第2絶縁膜で覆われていない領域、前記ソース領域、および、前記ドレイン領域上にそれぞれシリサイドを形成する工程とを有することを特徴とする請求項11記載の半導体装置の製造方法。 - 前記(d)工程における前記第2ゲート絶縁膜を形成する工程は、
(d1)前記(c)工程の後に、前記半導体基板上に第1電位障壁膜を形成する工程と、
(d2)前記第1電位障壁膜上に電荷保持膜を形成する工程と、
(d3)前記電荷保持膜上に第2電位障壁膜を形成する工程と、
を含むことを特徴とする請求項10記載の半導体装置の製造方法。 - 前記(k)工程において、前記第1メモリゲートは除去せずに前記第1コントロールゲートの両方の側壁に残し、前記第2メモリゲートの一方は除去することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記(k)工程において、前記第1、第2メモリゲートを除去せずに前記第1、第2コントロールゲートの両方の側壁に残すことを特徴とする請求項10記載の半導体装置の製造方法。
- 半導体基板の主面に形成された、第1コントロールゲートおよび第1メモリゲートを有する第1メモリセルと、第2コントロールゲートおよび第2メモリゲートを有する第2メモリセルとを含む半導体装置の製造方法であって、
(a)前記半導体基板に第1導電型のウエルを形成する工程と、
(b)前記ウエル上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜を介して前記第1、第2コントロールゲートを形成する工程と、
(d)前記(c)工程の後、前記半導体基板の主面上に第2ゲート絶縁膜を形成する工程と、
(e)前記(d)工程の後、前記半導体基板の主面上に導電膜を形成する工程と、
(f)前記(e)工程の後、前記第1コントロールゲートの上面の一部から、前記第1コントロールゲートの一方の側壁から前記第1コントロールゲートの近傍の前記半導体基板にかけての領域をフォトレジストで覆う工程と、
(g)前記(f)工程の後、前記第2ゲート絶縁膜上に形成した前記導電膜をパターニングすることによって、前記フォトレジストの下部の前記第1コントロールゲートの一方の側面に前記導電膜からなる前記第1メモリゲートを、前記第1コントロールゲートのもう一方の側面に、前記導電膜からなるサイドウォールを形成し、前記第2コントロールゲートの両方の側壁に第2メモリゲートを形成した後、前記フォトレジストを除去する工程と、
(h)前記(g)工程の後、前記サイドウォールおよび前記第2メモリゲートの一方を除去する工程と、
(i)前記(h)工程の後、前記第2ゲート絶縁膜をパターニングすることによって、前記第1、第2コントロールゲートの側壁と前記第1、第2メモリゲートとの間、および前記半導体基板と前記第1、第2メモリゲートとの間に前記第2ゲート絶縁膜を残す工程と、
(j)前記(i)工程の後、前記ウエル中に前記第1および第2メモリセルの前記第1導電型とは反対の導電型となる第2導電型のソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記第1メモリゲートのゲート長は、前記第2メモリゲートのゲート長よりも長く形成されていることを特徴とする半導体装置の製造方法。 - 前記第1メモリセルはデータの保存用に使用され、前記第2のメモリセルはプログラム用に使用されることを特徴とする請求項18記載の半導体装置の製造方法。
- 前記(d)工程における前記第2ゲート絶縁膜を形成する工程は、
(d1)前記(c)工程の後に、前記半導体基板上に第1電位障壁膜を形成する工程と、
(d2)前記第1電位障壁膜上に電荷保持膜を形成する工程と、
(d3)前記電荷保持膜上に第2電位障壁膜を形成する工程と、
を含むことを特徴とする請求項18記載の半導体装置の製造方法。 - 前記(f)工程において、前記第1コントロールゲートの一方の側壁に形成した前記フォトレジストを、同様にもう一方の側壁にも形成し、
前記(g)工程において、前記第1、第2コントロールゲートの両方の側壁に、前記第1、第2メモリゲートを形成し、
前記(h)工程において、前記第1メモリゲートは除去せず前記第1コントロールゲートの両方の側壁に残し、前記第2メモリゲートの一方は除去することを特徴とする請求項18記載の半導体装置の製造方法。 - 前記(f)工程において、前記第1コントロールゲートの一方の側壁に形成した前記フォトレジストを、同様にもう一方の側壁にも形成し、
前記(g)工程において、前記第1、第2コントロールゲートの両方の側壁に、前記第1、第2メモリゲートを形成し、
前記(h)工程において、前記第1、第2メモリゲートは除去せず前記第1、第2コントロールゲートの両方の側壁に残すことを特徴とする請求項18記載の半導体装置の製造方法。
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