CN108257969A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法，在分裂栅型的MONOS存储器中，防止存储器栅电极的栅极长度的偏差所引起的不良率增大，提高半导体装置的可靠性。在针对硅膜，进行各向异性强且针对氧化硅的选择比低的第一干蚀刻之后，进行各向异性弱且针对氧化硅的选择比高的第二干蚀刻，从而在形成由该硅膜构成的控制栅电极(CG)之后，在控制栅电极(CG)的侧面形成侧壁状的存储器栅电极(MG)。在此，在第一干蚀刻中，依照蚀刻时间设定表格，根据制造的存储器的期望的特性以及该硅膜的膜厚，确定蚀刻时间的长度，从而控制第一干蚀刻以及第二干蚀刻各自的蚀刻量，由此控制存储器栅电极(MG)的栅极长度(L1)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，例如，能够利用于具有非易失性存储器的半导体装置的制造的技术。
背景技术
作为可电写入/删除的非易失性半导体存储装置，广泛使用EEPROM(ElectricallyErasable and Programmable Read Only Memory，电可擦除可编程只读存储器)。这样的存储装置在MISFET的栅电极下，具有用氧化膜包围的导电性的浮栅电极或者陷阱性绝缘膜，将浮栅极或者陷阱性绝缘膜(电荷保持部)处的电荷积蓄状态作为存储信息，将其作为晶体管的阈值读出。
陷阱性绝缘膜是指能够积蓄电荷的绝缘膜，作为一个例子，可以举出氮化硅膜等。通过这样的向电荷积蓄区域的电荷的注入/放出，使MISFET的阈值偏移而作为存储元件动作。作为使用陷阱性绝缘膜的非易失性半导体存储装置，有使用MONOS(Metal OxideNitride Oxide Semiconductor，金属氧化物氮化物半导体)膜的分裂栅型单元。
在专利文献1(日本特开2014-72484号公报)、专利文献2(日本特开2005-123518号公报)、专利文献3(日本特开2012-94790号公报)以及专利文献4(日本特开2004-111749号公报)中，记载有在分裂栅型的MONOS存储器中，在控制(选择)栅电极的侧面设置锥形部。另外，在专利文献3中，记载有使隔着ONO(Oxide Nitride Oxide，氧氮化物)与存储器栅电极邻接的控制栅电极的侧面的下部后退。
现有技术文献
专利文献1：日本特开2014-72484号公报
专利文献2：日本特开2005-123518号公报
专利文献3：日本特开2012-94790号公报
专利文献4：日本特开2004-111749号公报
发明内容
在分裂栅型的MONOS存储器中，存储器栅电极的栅极长度的大小对存储器的特性造成大的影响。在此，在通过蚀刻形成分裂栅型的MONOS存储器的控制栅电极时，有为了使蚀刻在适合的定时结束，在进行各向异性高的第一蚀刻之后，进行各向异性低的第二蚀刻，从而形成控制栅电极的情况。在不特别控制这些蚀刻各自的蚀刻量的情况下，在控制栅电极的形状中产生偏差，所以产生由此存储器栅电极的栅极长度变动而存储器的特性变动的问题。
另外，如果能够在各个晶片处形成存储器栅电极的栅极长度不同的元件，则能够针对每个晶片形成搭载有期望的特性的存储器的产品，能够实现半导体装置的低成本化。
但是，依赖于为了形成存储器栅电极而形成的导电膜的膜厚，确定在控制栅电极的侧面按照侧壁状形成的存储器栅电极的栅极长度的大小。因此，用针对多个晶片同时进行成膜的成批式的成膜方法，进行该导电膜的成膜。在该情况下，难以分开制作在晶片彼此之间栅极长度不同的存储器栅电极。由于同样的理由，难以分开制作在从一个晶片得到的芯片彼此之间，具有相互不同的栅极长度的存储器栅电极，难以在一个芯片上，混合搭载具有相互不同的栅极长度的存储器栅电极。
其它课题和新的特征根据本说明书的记述以及附图将更加明确。
如果简单地说明在本申请中公开的实施方式中的代表性的实施方式的概要，则如下所述。
在作为一个实施方式的半导体装置的制造方法中，依照蚀刻条件设定表格，根据为了形成控制栅电极而形成的导电膜的膜厚，控制垂直地加工控制栅电极的侧面的距离，由此控制控制栅电极的侧面的下部的卷边长度，之后，在控制栅电极的侧面隔着电荷积蓄膜形成存储器栅电极。
在作为一个实施方式的半导体装置中，在半导体基板上，具备分裂栅型的第一存储器单元和分裂栅型的第二存储器单元，第一存储器单元的第一存储器栅电极的第一栅极长度小于第二存储器单元的第二存储器栅电极的第二栅极长度。
根据一个实施方式，能够提高半导体装置的可靠性。
或者，能够提高半导体装置的性能。
附图说明
图1是作为本发明的实施方式1的半导体装置的制造工序中的剖面图。
图2是接着图1的半导体装置的制造工序中的剖面图。
图3是接着图2的半导体装置的制造工序中的剖面图。
图4是接着图3的半导体装置的制造工序中的剖面图。
图5是接着图4的半导体装置的制造工序中的剖面图。
图6是接着图5的半导体装置的制造工序中的剖面图。
图7是接着图6的半导体装置的制造工序中的剖面图。
图8是接着图7的半导体装置的制造工序中的剖面图。
图9是接着图8的半导体装置的制造工序中的剖面图。
图10是接着图9的半导体装置的制造工序中的剖面图。
图11是示出作为本发明的实施方式1的加工半导体装置的控制栅电极时的突破(breakthrough)时间的设定表格的表。
图12是作为本发明的实施方式2的半导体装置的制造工序中的剖面图。
图13是接着图12的半导体装置的制造工序中的剖面图。
图14是接着图13的半导体装置的制造工序中的剖面图。
图15是接着图14的半导体装置的制造工序中的剖面图。
图16是接着图15的半导体装置的制造工序中的剖面图。
图17是接着图16的半导体装置的制造工序中的剖面图。
图18是作为本发明的实施方式3的半导体装置的剖面图。
图19是作为本发明的实施方式3的半导体装置的制造工序中的剖面图。
图20是接着图19的半导体装置的制造工序中的剖面图。
图21是接着图20的半导体装置的制造工序中的剖面图。
图22是接着图21的半导体装置的制造工序中的剖面图。
图23是接着图22的半导体装置的制造工序中的剖面图。
图24是接着图23的半导体装置的制造工序中的剖面图。
图25是接着图24的半导体装置的制造工序中的剖面图。
图26是接着图25的半导体装置的制造工序中的剖面图。
图27是接着图26的半导体装置的制造工序中的剖面图。
图28是作为本发明的实施方式3的变形例1的半导体装置的剖面图。
图29是作为本发明的实施方式3的变形例2的半导体装置的剖面图。
图30是作为本发明的实施方式3的变形例3的半导体装置的剖面图。
图31是作为本发明的实施方式3的变形例4的半导体装置的剖面图。
图32是示出“写入”、“删除”以及“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。
图33是作为比较例的半导体装置的剖面图。
(符号说明)
CG、CG1、CG2、CGA、CGB：控制栅电极；D1、D2、DF：扩散区域；E1、E2、EX：扩展区域；GI1、GI2：栅极绝缘膜；L1、L2：栅极长度；MC、MC1、MC2、MCA、MCB：存储器单元；MG、MG1、MG2、MGA、MGB：存储器栅电极；ON：ONO膜；SB、SBA、SBB：半导体基板。
具体实施方式
在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。
以下，根据附图详细说明实施方式。此外，在用于说明实施方式的全部图中，对具有相同功能的部件附加相同符号，省略其重复的说明。另外，在以下的实施方式中，除了特别必要时以外，原则上不重复相同或者同样的部分的说明。
本申请的半导体装置是具备非易失性存储器(非易失性存储元件、闪存存储器、非易失性半导体存储装置)的半导体装置。在此说明的非易失性存储器是分裂栅型的MONOS型存储器(以下简称为MONOS存储器)。在以下的实施方式中，关于非易失性存储器，说明以n沟道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor，金属-绝缘体-半导体场效应晶体管)为基础的存储器单元。
另外，本申请中的极性(写入/删除/读出时的施加电压的极性以及载流子的极性)是用于说明以n沟道型MISFET为基础的存储器单元的情况的动作的例子，在以p沟道型MISFET为基础的情况下，通过使施加电位以及载流子的导电类型等所有极性反转，能够得到原理上相同的动作。
另外，在本申请中所称的掩模是指，为了从蚀刻保护一部分的对象物而使用的保护膜(蚀刻掩模)、或者、从离子注入保护一部分的对象物的保护膜(离子注入阻止掩模)。
(实施方式1)
<关于半导体装置的制造方法>
参照图1～图11，说明本实施方式的半导体装置的制造方法。图1～图10是本实施方式的半导体装置的制造工序中的剖面图。图11是示出加工控制栅电极时的突破时间(蚀刻时间)的设定表格的一个例子的表。在此，说明形成n沟道型的MISFET(控制晶体管以及存储器晶体管)的情况，但还能够使导电类型变成相反来形成p沟道型的MISFET(控制晶体管以及存储器晶体管)。
在本实施方式的半导体装置的制造工序中，首先，如图1所示，准备由例如具有1～10Ωcm左右的电阻率的p型的单晶硅(Si)等构成的半导体基板(半导体晶片)SB。接下来，在半导体基板SB的主面形成槽，在该槽内形成元件分离区域(未图示)。元件分离区域由例如氧化硅膜构成，能够通过STI(Shallow Trench Isolation，浅沟槽隔离)法形成。但是，元件分离区域也可以通过例如LOCOS(Local Oxidization of Silicon，局部硅氧化)法等形成。此外，图1所示的区域是在后面形成存储器单元的区域。
接下来，通过针对半导体基板SB的主面进行离子注入，在半导体基板SB的主面形成p型的阱(未图示)。通过在半导体基板SB的主面以比较低的浓度射入p型的杂质(例如B(硼))而形成阱。阱从半导体基板SB的主面形成至半导体基板SB的中途深度。之后，针对半导体基板SB进行热处理，使阱内的杂质扩散。此外，虽然未图示以及详细说明，但在形成p型的场效应晶体管或者包括其的存储器单元的区域中，通过在半导体基板SB的主面对n型的杂质(例如砷(As)或者P(磷))进行离子注入，形成n型的阱。
接下来，通过针对半导体基板SB的主面进行离子注入，在半导体基板SB的主面形成作为p型的半导体区域的沟道区域(未图示)。通过在半导体基板SB的主面以比较低的浓度射入p型的杂质(例如B(硼))而形成沟道区域。沟道区域形成于半导体基板SB的主面，沟道区域的形成深度比阱的形成深度浅。沟道区域具有调整在后面形成的控制晶体管以及存储器晶体管的阈值电压的作用。
接下来，进行热氧化等，在露出的半导体基板SB的上表面，形成绝缘膜IF1。由此，半导体基板SB的上表面被绝缘膜IF1覆盖。绝缘膜IF1由例如氧化硅膜构成。之后，在半导体基板SB的整个主面上，使用例如CVD(Chemical Vapor Deposition，化学气相沉积)法，形成硅膜PS1。由此，在半导体基板SB上，隔着绝缘膜IF1形成硅膜PS1。硅膜PS1是用于形成后述控制栅电极CG的导电膜。
硅膜PS1在成膜时形成为非晶硅膜后，还能够在之后的热处理中，将该非晶硅膜变更为由多晶硅膜构成的硅膜PS1。另外，硅膜PS1还能够在成膜时不导入杂质，在成膜之后对n型的杂质(例如砷(As)或者P(磷))进行离子注入，在之后的热处理中使该杂质扩散，从而成为低电阻的导电膜。如图1所示，用膜厚(距离)a表示硅膜PS1的膜厚。膜厚(距离)a的单位是nm。在此，硅膜PS1的膜厚a是例如250nm。
接下来，如图2所示，通过使用光刻技术进行第一干蚀刻(各向异性蚀刻)，去除硅膜PS1的一部分，之后，如图3所示，改变蚀刻条件来进行第二干蚀刻，从而去除硅膜PS1的全部膜厚，由此形成由硅膜PS1构成的控制栅电极CG。这样在加工中途变更蚀刻条件的目的在于，使用于形成控制栅电极CG的蚀刻在适合的定时结束和仅使控制栅电极CG的侧面的下部成为横向扩大的卷边形状。
即，如图2所示，在硅膜PS1的上表面上，形成由光致抗蚀剂膜PR1构成的抗蚀剂图案。该抗蚀剂图案是覆盖硅膜PS1的上表面的一部分，使其它区域的硅膜PS1的上表面露出的图案。利用光致抗蚀剂膜PR1覆盖硅膜PS1的区域是在后面的工序中形成控制栅电极CG的区域。但是，在本实施方式中，以比光致抗蚀剂膜PR1的正下方的区域向横侧(外侧)扩大的方式，控制栅电极CG的一部分露出而形成。
接下来，通过将光致抗蚀剂膜PR1用作掩模(蚀刻掩模)进行第一干蚀刻，使未被光致抗蚀剂膜PR1覆盖的区域的硅膜PS1的上表面后退。在此，并非去除硅膜PS1的全部膜厚，而将硅膜PS1的上表面下挖至硅膜PS1的中途深度。即，即使进行第一干蚀刻工序，绝缘膜IF1也不露出。
将CH2F2(二氟甲烷)气体以及SF6(六氟化硫)气体用作蚀刻气体，以比较大的RF(Radio Frequency，无线电频率)功率，进行该第一干蚀刻。在该条件下进行的干蚀刻由于各向异性高，所以通过从光致抗蚀剂膜PR1露出的区域的硅膜PS1的上表面的后退而形成的硅膜PS1的侧面具有相对半导体基板SB的主面垂直或者接近垂直的角度。即，第一干蚀刻是能够形成相对半导体基板SB的主面垂直的侧面的突破蚀刻。此外，第一干蚀刻是针对氧化硅的选择比比较小的蚀刻。
在本实施方式中，依照图11所示的表，确定在第一干蚀刻工序中下挖硅膜PS1的距离b。换言之，依照图11所示的表，确定为了将硅膜PS1下挖距离b而进行的第一干蚀刻的蚀刻时间的长度。即，在第一干蚀刻中，并非在终点检测中判断结束蚀刻的定时，而通过图11所示的表记载的时间确定蚀刻时间的时间分配，调整蚀刻量(加工量、距离b)。终点检测是指，使用目视或者传感器等感知蚀刻时的发光状态的变化，判断结束蚀刻的定时的方法。通过进行第一干蚀刻，未被光致抗蚀剂膜PR1覆盖的区域的硅膜PS1以具有预定的距离c的膜厚的状态残留。
图11示出用于根据硅膜PS1的膜厚a设定进行加工后述控制栅电极时的突破蚀刻的时间(突破时间)的表格的一个例子。在图11所示的表中，在横向上记载区间1～区间5的栏，在纵向上记载不同的特性的产品A、产品B以及产品C各自的栏。产品A、产品B以及产品C分别是搭载有具有相互不同的特性的存储器的产品(半导体芯片)，区分通过半导体装置的制造工序制造的期望的产品的种类。
产品A是搭载有由于在后面形成的存储器栅电极的栅极长度大，所以具有写入动作快且删除动作慢的特性的存储器的产品。产品B是搭载有由于在后面形成的存储器栅电极的栅极长度是小于产品A且大于产品C的标准程度的大小，所以具有写入动作以及删除动作是标准程度的特性的存储器的产品。产品C是搭载有由于在后面形成的存储器栅电极的栅极长度小，所以具有写入动作慢、且删除动作快的特性的存储器的产品。另外，产品A由于存储器栅电极的栅极长度大，所以具有存储的信息的保持特性(以下有简称为保持特性的情况)高的性质、即保留特性良好的性质。相对于此，产品C由于存储器栅电极的栅极长度小，所以具有存储的信息的保持特性低的性质、即保留特性差的性质。另外，产品B具有产品A以及产品C的中间的保留特性。此外，此处所称的标准意味着是产品A以及产品C的中间的特性。
图11的横向排列的各列的区间1～5是依照为了形成控制栅电极而形成的硅膜PS1的膜厚a选择的区间。在图11中矩阵状地排列的46秒至54秒的栏是通过希望制造的产品A～C和膜厚a的组合设定的第一干蚀刻的蚀刻时间。在本实施方式中，作为例子，膜厚a的值是250nm，所以从该表的区间3的列选择突破时间。在该情况下，在期望例如制造产品C的情况下，将使用图2说明的第一干蚀刻进行48秒钟。以下，说明形成产品C的情况。
此外，在例如硅膜PS1的膜厚a是例如252.5nm的情况、且制造产品C的情况下，依照图11的表的区间4，将第一干蚀刻进行49秒钟。这样，在膜厚a比较大的情况下，延长突破时间来延长距离b。由此，无论与膜厚a的大小如何，都能够距离c成为恒定并且期望的大小。
使用图2说明的工序并非针对多个晶片同时进行，而针对每个晶片进行。即，以逐张式的处理形式，进行第一干蚀刻。因此，即使在晶片彼此之间在膜厚a的值有差，通过依照图11的表进行加工(第一干蚀刻)，能够使这些晶片各自的加工后的硅膜PS1的膜厚(距离c)成为一定的大小。另外，在多个晶片各自的膜厚a的值相同的情况以及在膜厚a中有差的情况这两方下，能够根据希望制造的产品(例如产品A～产品C)的特性，适当地变更第一干蚀刻的蚀刻时间的长度，针对每个晶片使距离c成为不同的大小。因此，还能够在晶片彼此之间形成不同的特性的存储器。
接下来，如图3所示，通过将光致抗蚀剂膜PR1用作掩模进行第二干蚀刻，去除未被光致抗蚀剂膜PR1覆盖的硅膜PS1(参照图2)，由此使绝缘膜IF1露出，形成由硅膜PS1构成的控制栅电极CG。但是，在此并非去除未被光致抗蚀剂膜PR1覆盖的全部硅膜PS1，而光致抗蚀剂膜PR1的正下方的区域的附近的硅膜PS1的一部分残留。即，控制栅电极CG的侧面的下部成为越接近半导体基板SB越横向扩大的卷边形状。
换言之，控制栅电极CG的侧面包括通过第一干蚀刻形成的上部的侧面(第一侧面)和通过第二干蚀刻形成的下部的侧面(第二侧面)，该下部的侧面(第二侧面)具有锥形部。第二侧面具有从控制栅电极CG的上表面侧越接近下表面侧，在横向上越远离控制栅电极CG的上表面的形状。因此，栅极长度方向上的控制栅电极CG的下表面的宽度比控制栅电极CG的上表面的宽度宽。
即，在第一侧面的上端至下端的高度中，控制栅电极CG的宽度恒定，但从第二侧面的上端向下端，控制栅电极CG的宽度逐渐变大。即，控制栅电极CG的下部越接近控制栅电极CG的下表面其宽度越宽。在本申请中，将这样的控制栅电极CG的形状称为卷边形状(锥形部形状)。此外，此处所称的横向是指，沿着半导体基板SB的主面的方向。
将HBr(臭化氢)气体以及O2(氧)气体用作蚀刻气体，以比第一干蚀刻的上述RF功率低的中间程度的RF功率，进行该第二干蚀刻。在该条件下进行的干蚀刻的各向异性比第一干蚀刻低、并且、存放性比第一干蚀刻高。即，在进行第二干蚀刻的过程中，去除的硅膜PS1的一部分容易再次附着到控制栅电极CG。因此，控制栅电极CG的侧面的下部成为卷边形状(锥形部形状)。因此，控制栅电极CG的栅极长度方向上的宽度在控制栅电极CG和绝缘膜IF1相接的界面最大。
用距离d表示控制栅电极CG的底面的卷边长度。距离(卷边长度)d是指，在栅极长度方向上，控制栅电极CG的下表面的端部比控制栅电极CG的上表面的端部向外侧突出的距离。换言之，距离(卷边长度)d意味着在栅极长度方向上的控制栅电极CG的两侧的侧面中的一方中，控制栅电极CG的下端横向扩大的量。即，控制栅电极CG的下表面的宽度比控制栅电极CG的上表面的宽度宽2d的大小。即，控制栅电极CG的下表面的大小和控制栅电极CG的下表面的大小的差的1/2的值是距离d的大小。
此外，第二干蚀刻是相比于第一干蚀刻，针对氧化硅的选择比更大的蚀刻。因此，能够通过第二干蚀刻，在由氧化硅膜构成的绝缘膜IF1露出的时间点下进行终点检测，使第二干蚀刻结束。因此，在结束第二干蚀刻的时间点下，控制栅电极CG的旁边的半导体基板SB的主面被绝缘膜IF1覆盖。
用距离c表示通过第二干蚀刻去除硅膜PS1的膜厚的量、即蚀刻量。膜厚a、距离b以及c都是相对半导体基板SB的主面垂直的方向(垂直方向)上的距离，这些距离的关系用a＝b+c表示。
在使用图2说明的第一干蚀刻中，依照图11所示的突破时间的设定表格设定蚀刻时间的理由在于，无论硅膜PS1(参照图1)的膜厚a的值的大小如何，都通过第一干蚀刻使期望的膜厚c的硅膜PS1残留，通过之后的第二干蚀刻，形成具有期望的卷边形状的控制栅电极CG。即，通过进行依照突破时间设定表格(蚀刻时间设定表格)的干蚀刻，能够使控制栅电极CG的侧面中的、具有相对半导体基板SB的主面垂直的侧面的第一侧面的下端始终在一定的位置成为终端。因此，能够防止在第二干蚀刻中去除的硅膜PS1的膜厚(距离c)未预期地变动，所以能够始终通过第二干蚀刻形成具有期望的卷边长度d的控制栅电极CG。
这样通过第一干蚀刻以及第二干蚀刻形成的控制栅电极CG的栅极长度成为对栅极长度方向上的控制栅电极CG的下表面的宽度的大小、即控制栅电极CG的上表面的宽度加上2d的大小。控制栅电极CG是上部具有长方形的剖面，与该上部连接的下部具有梯形的剖面的图案。控制栅电极CG在沿着半导体基板SB的主面的方向、且与栅极长度正交的栅极宽度方向、即图3的纵深方向上延伸。
使用图3说明的工序并非针对多个晶片同时进行，而针对每个晶片进行。即，以逐张式的处理形式，进行第二干蚀刻。因此，能够根据希望制造的产品(例如产品A～产品C)的特性，针对每个晶片，适当地变更第二干蚀刻的蚀刻条件，形成针对每个晶片具有不同的形状以及不同的栅极长度的控制栅电极CG。即，能够针对每个晶片变更控制栅电极CG的第二侧面的斜率。换言之，能够变更控制栅电极CG的卷边长度d，既能够以相对半导体基板SB的主面垂直的角度形成控制栅电极CG的第二侧面，也能够如后述实施方式2所示以倒锥形部形成控制栅电极CG的第二侧面。因此，还能够在晶片彼此之间形成不同的特性的存储器。
接下来，如图4所示，在去除光致抗蚀剂膜PR1之后，通过使用HF(氢氟酸)的清洗(湿蚀刻)工序，去除从控制栅电极CG露出的绝缘膜IF1，从而使半导体基板SB的主面露出。由此，形成由位于控制栅电极CG的下表面与半导体基板SB的主面之间的绝缘膜IF1构成的栅极绝缘膜GI1。
接下来，在半导体基板SB的整个主面上，形成一部分是成为存储器晶体管的栅极绝缘膜的层叠膜的ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)膜ON。ONO膜ON覆盖半导体基板SB的上表面和由栅极绝缘膜GI1以及控制栅电极CG构成的层叠膜的侧面以及上表面。
ONO膜ON是在内部具有电荷积蓄部的绝缘膜。具体而言，ONO膜ON由在半导体基板SB上形成的氧化硅膜(底部氧化膜)OX1、在氧化硅膜OX1上形成的氮化硅膜N1、以及在氮化硅膜N1上形成的氧化硅膜(顶部氧化膜)OX2的层叠膜构成。氮化硅膜N1是作为电荷积蓄部发挥功能的陷阱性绝缘膜、即电荷积蓄膜(电荷积蓄部)。
氧化硅膜OX1以及氧化硅膜OX2能够通过例如氧化处理(热氧化处理)或者CVD法或者其组合形成。在此时的氧化处理中，还能够使用ISSG氧化。上述氮化硅膜N1能够通过例如CVD法形成。氧化硅膜OX1以及氧化硅膜OX2各自的厚度是例如2～10nm左右，上述氮化硅膜N1的厚度是例如5～15nm左右。
接下来，以覆盖ONO膜ON的表面的方式，在半导体基板SB的整个主面上，使用例如CVD法，以预定的膜厚，形成硅膜(导电膜)PS2。由此，露出的ONO膜ON的侧面以及上表面被硅膜PS2覆盖。即，在控制栅电极CG的侧面，隔着ONO膜ON形成硅膜PS2。
此处所称的膜厚是指在特定的膜的情况下相对该膜的基底的表面垂直的方向上的该膜的厚度。例如，在如ONO膜ON的上表面等，在沿着半导体基板SB的主面的面上，沿着该面形成有硅膜PS2的情况下，硅膜PS2的膜厚是指，相对ONO膜ON的该上表面垂直的方向、即相对半导体基板SB的主面垂直的方向上的硅膜PS2的厚度。另外，在如覆盖控制栅电极CG的第一侧面的ONO膜ON的侧面，与相对半导体基板SB的主面垂直的面相接地形成的部分的硅膜PS2的情况下，硅膜PS2的膜厚是指，相对该侧面垂直的方向(横向)上的硅膜PS2的厚度。
在此，使用针对多个晶片同时形成硅膜PS2的方式(成批式)。即，在一个成膜装置内设置有多个晶片(半导体基板)的状态下，通过1次的成膜处理，针对各晶片，同时形成硅膜PS2。
接下来，如图5所示，通过利用干蚀刻法，对硅膜PS2进行回蚀，使ONO膜ON的上表面露出。在此，使与半导体基板SB的主面相接的ONO膜ON的一部分的上表面、以及控制栅电极CG的正上方的ONO膜ON的上表面露出。
在该回蚀工序中，通过对硅膜PS2进行各向异性蚀刻(回蚀)，在由栅极绝缘膜GI1以及控制栅电极CG构成的层叠膜的两方的侧面的旁边，隔着ONO膜ON，使硅膜PS2按照侧壁状残留。在该层叠膜的两侧残留的侧壁状的硅膜PS2中的一方构成存储器栅电极MG。存储器栅电极MG是通过干蚀刻(各向异性蚀刻)在控制栅电极CG的相邻处自匹配地形成的、具有侧壁形状的电极。
接下来，如图6所示，使用光刻技术，在半导体基板SB上，形成覆盖与控制栅电极CG的一个侧面相邻的存储器栅电极MG、并且、使与控制栅电极CG的另一个侧面相邻的硅膜PS2露出的光致抗蚀剂图案(未图示)。之后，通过将该光致抗蚀剂图案用作蚀刻掩模，进行蚀刻，去除夹着控制栅电极CG在存储器栅电极MG的相反侧形成的硅膜PS2。之后，去除该光致抗蚀剂图案。此时，存储器栅电极MG被光致抗蚀剂图案覆盖，所以不蚀刻而残存。
接下来，通过蚀刻(例如湿蚀刻)，去除ONO膜ON中的、未被存储器栅电极MG覆盖而露出的部分。此时，存储器栅电极MG的正下方的ONO膜ON不被去除而残留。同样地，位于包括栅极绝缘膜GI1以及控制栅电极CG的层叠膜、与存储器栅电极MG之间的ONO膜ON不被去除而残留。其它区域的ONO膜ON被去除，所以半导体基板SB的上表面露出，并且，控制栅电极CG的上表面露出。另外，控制栅电极CG的侧面、且未被存储器栅电极MG覆盖的一方的侧面露出。
这样，以与控制栅电极CG相邻的方式，在半导体基板SB上，隔着在内部具有电荷积蓄部的ONO膜ON，形成存储器栅电极MG。在与控制栅电极CG相邻的区域中，在半导体基板SB的主面上，隔着ONO膜ON，形成存储器栅电极MG。在此，控制栅电极CG的侧面的下部(第二侧面)具有卷边形状，控制栅电极CG的一部分向存储器栅电极MG侧扩大。因此，存储器栅电极MG在与控制栅电极CG的第一侧面相邻的部分，越接近半导体基板SB的主面，栅极长度方向的宽度越扩大，但在与控制栅电极CG的第二侧面相邻的部分，越接近半导体基板SB的主面，栅极长度方向的宽度越小。即，存储器栅电极MG的栅极长度L1并非存储器栅电极MG的最大的宽度，而是存储器栅电极MG的下表面的宽度，栅极长度L1小于存储器栅电极MG的最大的宽度。
在卷边长度d不同的各种存储器单元中，卷边长度d和存储器栅电极MG的栅极长度L1具有如下的关系。例如，在控制栅电极CG的卷边长度d是17nm的情况下，存储器栅电极MG的栅极长度L1成为59nm，在卷边长度d是20nm的情况下，栅极长度L1成为53nm，在卷边长度d是23nm的情况下，栅极长度L1成为53nm。这样，卷边长度d与栅极长度L1之和未必恒定。
在此，通过集中距离c以及卷边长度d的测定结果，能够对在针对具有预定的膜厚(距离c)的硅膜PS1(参照图2)以一定的蚀刻条件进行第二干蚀刻(参照图3)的情况下形成的控制栅电极CG的卷边长度d在经验上进行数据库化。另外，通过集中卷边长度d、硅膜PS2(参照图4)的膜厚、以及栅极长度L1的测定结果，能够对与卷边长度d和硅膜PS2的膜厚对应地得到的栅极长度L1在经验上进行数据库化。
本实施方式的主要的特征之一在于，通过形成具有卷边形状的控制栅电极CG，控制受到控制栅电极CG的形状的影响而形成的存储器栅电极MG的栅极长度L1，由此形成具有期望的特性的MONOS存储器的元件。
接下来，如图7所示，通过将控制栅电极CG用作掩模(离子注入阻止掩模)进行离子注入，在半导体基板SB的主面形成一对扩展区域(杂质扩散区域、n-型半导体区域)EX。即，通过在半导体基板SB的主面用离子注入法导入例如砷(As)等n型的杂质，形成扩展区域EX。
接下来，如图8所示，形成作为覆盖包括栅极绝缘膜GI1、控制栅电极CG、ONO膜ON以及存储器栅电极MG的图案的两侧的侧面的绝缘膜的侧壁SW。通过例如在使用CVD法在半导体基板SB上依次形成例如氧化硅膜以及氮化硅膜之后，利用各向异性蚀刻将该氧化硅膜以及该氮化硅膜去除一部分，使半导体基板SB的主面、控制栅电极CG以及存储器栅电极MG各自的上表面露出，能够自匹配地形成侧壁SW。
即，一对侧壁SW中的、一方与存储器栅电极MG的侧面相接地形成，另一方与控制栅电极CG的侧面相接地形成。侧壁SW一般认为利用层叠膜形成，但在图中未示出构成该层叠膜的膜彼此的界面。
接下来，通过将上述图案以及侧壁SW用作掩模(离子注入阻止掩模)进行离子注入，在半导体基板SB的主面形成一对扩散区域(杂质扩散区域、n+型半导体区域)DF。具体而言，通过在半导体基板SB的主面使用离子注入法以比较高的浓度导入n型杂质(砷(As)或者磷(P))，形成扩散区域DF。
扩展区域EX相比于扩散区域DF，形成深度(接合深度)更小。扩展区域EX与扩散区域DF相接地形成。如上所述，形成包括扩展区域EX和作为杂质浓度比扩展区域EX高的扩散层的扩散区域DF的一对源极/漏极区域。即，该源极/漏极区域具有LDD(Lightly DopedDrain，轻掺杂漏极)构造。源极区域具有相互相接的扩展区域以及扩散区域DF，漏极区域具有相互相接的扩展区域以及扩散区域DF。在一对扩散区域DF各自之间，相互离开地形成有一对扩展区域EX。
接下来，进行作为用于使导入到构成源极区域以及漏极区域的半导体区域(扩展区域EX、扩散区域DF)等的杂质活性化的热处理的活性化退火。由此，形成控制晶体管以及存储器晶体管和由这些晶体管构成的存储器单元MC。
控制栅电极CG和其旁边的一对源极/漏极区域构成控制晶体管。另外，存储器栅电极MG和其旁边的一对源极/漏极区域构成存储器晶体管。该控制晶体管以及该存储器晶体管构成分裂栅型的MONOS存储器的存储器单元MC。一对扩展区域EX之间的半导体基板SB的主面附近的阱是在存储器单元MC的动作时形成沟道的沟道区域。
接下来，如图9所示，形成硅化物层S1。通过进行所谓自对准硅化物(Salicide：Self Aligned Silicide)工艺，能够形成硅化物层S1。具体而言，能够如下所述形成硅化物层S1。
即，在包括扩散区域DF、控制栅电极CG以及存储器栅电极MG各自的上表面上的半导体基板SB的整个主面上，形成(堆积)硅化物层S1的形成用的金属膜。该金属膜能够使用单体的金属膜(纯金属膜)或者合金膜。该金属膜例如由钴(Co)膜、镍(Ni)膜、或者镍铂合金膜构成，能够使用溅射法等来形成。
然后，通过针对半导体基板SB实施热处理(硅化物层S1形成用的热处理)，使扩散区域DF、控制栅电极CG以及存储器栅电极MG的各表层部分与该金属膜反应。由此，与扩散区域DF、控制栅电极CG以及存储器栅电极MG各自的上表面相接地，形成硅化物层S1。之后，通过湿蚀刻等去除未反应的该金属膜，得到图9所示的构造。硅化物层S1能够成为例如钴硅化物层、镍硅化物层、或者、镍铂硅化物层。
接下来，在半导体基板SB的整个主面上，以覆盖存储器单元MC的方式，形成层间绝缘膜IL。层间绝缘膜IL由例如氧化硅膜的单体膜构成，能够使用例如CVD法等来形成。在此，以例如比控制栅电极CG的膜厚厚的膜厚形成层间绝缘膜IL。接下来，使用CMP(ChemicalMechanical Polishing，化学机械抛光)法等，研磨层间绝缘膜IL的上表面。
接下来，如图10所示，将使用光刻技术在层间绝缘膜IL上形成的光致抗蚀剂图案(未图示)用作蚀刻掩模，对层间绝缘膜IL进行干蚀刻。由此，形成多个贯通层间绝缘膜IL的接触孔(开口部、贯通孔)。
在各接触孔的底部，作为半导体基板SB的主面的一部分的扩散区域DF各自的表面上的硅化物层S1的上表面、控制栅电极CG的表面上的硅化物层S1的上表面、或者、存储器栅电极MG的表面上的硅化物层S1的上表面等露出。在图中，仅示出扩散区域DF的正上方的接触孔。
接下来，在各接触孔内，作为连接用的导电体，形成多个由钨(W)等构成的导电性的接触插头CP。为了形成接触插头CP，例如，在包括接触孔的内部的层间绝缘膜IL上，形成势垒导电膜(例如钛膜、氮化钛膜、或者它们的层叠膜)。然后，在该势垒导电膜上，以完全掩埋各接触孔内的方式，形成由钨膜等构成的主导电膜后，通过CMP法或者回蚀法等，去除接触孔的外部的不需要的主导电膜以及势垒导电膜，从而能够形成多个接触插头CP。
埋入到接触孔的多个接触插头CP经由硅化物层S1与扩散区域DF、控制栅电极CG以及存储器栅电极MG各自的上表面电连接。各接触插头CP与扩散区域DF上的硅化物层S1的上表面、扩散区域DF上的硅化物层S1的上表面、控制栅电极CG上的硅化物层S1的上表面、以及存储器栅电极MG上的硅化物层S1的上表面等连接。
此外，为了简化附图，在图10中，一体化地示出构成接触插头CP的势垒导电膜以及主导电膜(钨膜)。另外，在图10的剖面图中，未示出与控制栅电极CG以及存储器栅电极MG的各个连接的接触插头CP。即，分别针对在栅极宽度方向上延伸的控制栅电极CG以及存储器栅电极MG，在未图示的区域中连接有接触插头CP。
接下来，在埋入有接触插头CP的层间绝缘膜IL上，形成包括第一层的布线M1的第一布线层。能够使用所谓单镶嵌技术来形成布线M1。第一布线层具有在层间绝缘膜IL上形成的层间绝缘膜(未图示)和贯通层间绝缘膜的第一层的布线M1。布线M1的底面与接触插头CP的上表面连接。之后的工序的图示省略，在第一布线层上，依次形成第二布线层以及第三布线层等而形成层叠布线层之后，通过切割工序对半导体晶片进行单片化，得到多个半导体芯片。如以上所述，制造本实施方式的半导体装置。
<关于非易失性存储器的动作>
接下来，参照图32，说明非易失性存储器的动作例。图32是示出本实施方式的“写入”、“删除”以及“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。在图32的表中，分别在“写入”、“删除”以及“读出”时，记载有如图10所示的对存储器单元MC的存储器栅电极MG施加的电压Vmg、对源极区域施加的电压Vs、对控制栅电极CG施加的电压Vcg、对漏极区域施加的电压Vd、以及对半导体基板上表面的p型阱施加的基极电压Vb。
此处所称的选择存储器单元是指，被选择为进行“写入”、“删除”或者“读出”的对象的存储器单元。此外，在图10所示的非易失性存储器的例子中，在各存储器单元的存储器栅电极MG侧的活性区域形成的扩展区域EX以及扩散区域DF构成源极区域，在控制栅电极CG侧的活性区域形成的扩展区域EX以及扩散区域DF构成漏极区域。
此外，图32的表所示的是电压的施加条件的优选的一个例子，不限于此，能够根据需要进行各种变更。另外，在本实施方式中，将向存储器晶体管的ONO膜ON(参照图10)中的作为电荷积蓄部的氮化硅膜N1注入电子定义为“写入”，将注入空穴(hole：空穴)定义为“删除”。
另外，在图32的表中，A的栏与写入方法是SSI方式、并且删除方法是BTBT方式的情况对应，B的栏与写入方法是SSI方式、并且删除方法是FN方式的情况对应，C的栏与写入方法是FN方式、并且删除方法是BTBT方式的情况对应，D的栏与写入方法是FN方式、并且删除方法是FN方式的情况对应。
SSI方式可视为通过对氮化硅膜N1注入热电子来进行存储器单元的写入的动作法，BTBT方式可视为通过对氮化硅膜N1注入热空穴来进行存储器单元的删除的动作法，FN方式可视为通过电子或者空穴的隧穿进行写入或者删除的动作法。关于FN方式，在以其它表现而言时，FN方式的写入可视为通过对氮化硅膜N1利用FN隧道效应注入电子来进行存储器单元的写入的动作方式，FN方式的删除可视为通过对氮化硅膜N1利用FN隧道效应注入空穴来进行存储器单元的删除的动作方式。以下，具体地说明。
写入方式有通过利用被称为所谓SSI(Source Side Injection：源极侧注入)方式的源极侧注入的热电子注入进行写入的写入方式(热电子注入写入方式)和通过被称为所谓FN方式的FN(Fowler Nordheim)隧穿进行写入的写入方式(隧穿写入方式)。
在SSI方式的写入中，对进行写入的选择存储器单元的各部位施加例如如图32的表的A的栏或者B的栏的“写入动作电压”所示的电压(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V)，在选择存储器单元的ONO膜ON中的氮化硅膜N1中注入电子，从而进行写入。
此时，热电子在两个栅电极(存储器栅电极MG以及控制栅电极CG)之间下的沟道区域(源极、漏极之间)中产生，在存储器栅电极MG下的作为电荷积蓄部的氮化硅膜N1中注入热电子。注入的热电子(电子)被ONO膜ON中的氮化硅膜N1中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。
在FN方式的写入中，对进行写入的选择存储器单元的各部位施加例如如图32的表的C的栏或者D的栏的“写入动作电压”所示的电压(Vmg＝-12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)，在选择存储器单元中，使电子从存储器栅电极MG隧穿并注入到ONO膜ON中的氮化硅膜N1，从而进行写入。此时，电子从存储器栅电极MG通过FN隧穿(FN隧道效应)在氧化硅膜(顶部氧化膜)OX2中隧穿而被注入到ONO膜ON中，被ONO膜ON中的氮化硅膜N1中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。
此外，在FN方式的写入中，还能够通过使电子从半导体基板SB隧穿并注入到氮化硅膜N1来进行写入，在该情况下，写入动作电压能够成为使例如图32的表的C的栏或者D的栏的“写入动作电压”的正负反转的电压。
删除方法有通过利用被称为所谓BTBT方式的BTBT(Band-To-Band Tunneling：带间隧道现象)的热空穴注入进行删除的删除方式(热空穴注入删除方式)和通过被称为所谓FN方式的FN(Fowler Nordheim)隧穿进行删除的删除方式(隧穿删除方式)。
在BTBT方式的删除中，将通过BTBT产生的空穴(空穴)注入到电荷积蓄部(氮化硅膜N1)，从而进行删除。对进行删除的选择存储器单元的各部位，施加例如如图32的表的A的栏或者C的栏的“删除动作电压”所示的电压(Vmg＝-6V、Vs＝6V、Vcg＝0V、Vd＝open、Vb＝0V)。由此，通过利用BTBT现象产生空穴并电场加速而对选择存储器单元的氮化硅膜N1注入空穴，由此使存储器晶体管的阈值电压降低。即，存储器晶体管成为删除状态。
在FN方式的删除中，对进行删除的选择存储器单元的各部位施加例如如图32的表的B的栏或者D的栏的“删除动作电压”所示的电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)，在选择存储器单元中，使空穴从存储器栅电极MG隧穿而注入到氮化硅膜N1，从而进行删除。此时，空穴从存储器栅电极MG通过FN隧穿(FN隧道效应)在氧化硅膜(顶部氧化膜)OX2中隧穿而被注入到ONO膜ON中，被ONO膜ON中的氮化硅膜N1中的陷阱能级捕获，其结果，存储器晶体管的阈值电压降低。即，存储器晶体管成为删除状态。
此外，在FN方式的删除中，还能够通过使空穴从半导体基板SB隧穿并注入到氮化硅膜N1进行删除，在该情况下，删除动作电压能够成为使例如图32的表的B的栏或者D的栏的“删除动作电压”的正负反转的电压。
在读出时，对进行读出的选择存储器单元的各部位，施加例如如图32的表的A的栏、B的栏、C的栏或者D的栏的“读出动作电压”所示的电压。通过使读出时的对存储器栅电极MG施加的电压Vmg成为写入状态下的存储器晶体管的阈值电压与删除状态下的阈值电压之间的值，能够判别写入状态和删除状态。
<关于本实施方式的半导体装置的制造方法的效果>
以下，说明图33所示的比较例的半导体装置的问题，说明本实施方式的效果。图33是示出作为比较例的半导体装置的剖面图。
在分裂栅型的MONOS存储器中，存储器栅电极的栅极长度的大小对存储器中的信息的写入速度、删除速度以及保持特性造成大的影响。例如，存储器栅电极的栅极长度大的存储器具有写入速度快、且删除速度慢、且保持特性良好的特性。相对于此，存储器栅电极的栅极长度小的存储器具有写入速度慢、且删除速度快、且保持特性差的特性。
在此，本发明人发现：在制造分裂栅型的MONOS存储器的过程中，为了形成存储器栅电极而形成的硅膜的膜厚越薄、产品的不良率越增；控制晶体管的阈值电压越高，产品的不良率越增大；以及存储器晶体管的阈值电压越低，产品的不良率越增大。在调查这样不良率增大的原因时，本发明人发现：作为确定存储器特性的主要素之一的存储器栅电极的栅极长度的大小依赖于控制栅电极的形状的变化而增减；以及这样的存储器栅电极的栅极长度的值的增减成为上述不良率增大的原因。此外，不良的产品是指，例如，搭载有不具有期望的写入速度、期望的删除速度、或者期望的保持特性的存储器的半导体芯片。
控制栅电极的形状未预期地变动的主要的理由在于，在通过蚀刻形成控制栅电极时，组合各向异性高的蚀刻和在该蚀刻之后进行的各向异性低的蚀刻来加工硅膜，由此形成控制栅电极。
即，各向异性高的蚀刻是针对氧化硅的选择比低的蚀刻，所以难以在期望的定时使蚀刻结束，所以在此，通过在进行各向异性高的该蚀刻之后，进而进行针对氧化硅的选择比高、且各向异性低的蚀刻，加工控制栅电极。进行这样的各向异性低的蚀刻成为控制栅电极的侧面的下部成为卷边形状的原因。因此，在不控制各向异性高的蚀刻的蚀刻量和各向异性低的蚀刻的蚀刻量的情况下，控制栅电极的下部的卷边长度未预期地变动，其结果，存储器栅电极的栅极长度变动，所以不良率增大。
图33示出起因于控制栅电极的形状的偏差而存储器栅电极的栅极长度变动的情况的比较例的半导体装置。图33是示出两个作为比较例的半导体装置的剖面图。在图33中，并排示出作为相互不同的晶片的半导体基板SBA和半导体基板SBB。另外，在图33中，省略侧壁、接触插头、层间绝缘膜以及布线等的图示。在此，说明为了将半导体基板SBA的上部的存储器单元MCA和半导体基板SBB的上部的存储器单元MCB形成为相互相同的特性的元件而制造各半导体装置的情况。
有即使在半导体基板SBA以及半导体基板SBB各自的上部形成相同的特性的元件，在不同的晶片上形成的分裂栅型的存储器单元MCA以及分裂栅型的存储器单元MCB各自的存储器特性中也产生差的情况。其原因为，在加工硅膜来分别形成控制栅电极CGA、CGB时，如上所述，为了在期望的定时使蚀刻结束，在进行各向异性高的蚀刻之后，进行各向异性低的蚀刻，由此分别形成控制栅电极CGA、CGB。
在此，即使在半导体基板SBA以及半导体基板SBB各自上形成的该硅膜的膜厚相互相同，在针对半导体基板SBA上的硅膜进行各向异性高的干蚀刻的时间(突破时间)和针对半导体基板SBB上的硅膜进行各向异性高的干蚀刻的时间(突破时间)之间也产生差。因此，之后针对半导体基板SBA上的硅膜进行的各向异性低的干蚀刻的蚀刻量小于针对半导体基板SBB上的硅膜进行的各向异性低的干蚀刻的蚀刻量。
其结果，在控制栅电极CGA的侧面的下部形成的卷边形状的卷边长度小于在控制栅电极CGB的侧面的下部形成的卷边形状的卷边长度，在控制栅电极CGA与控制栅电极CGB的相互之间在剖面形状中产生差。因此，在后面的工序以与控制栅电极CGA的侧面相邻的方式形成的存储器栅电极MGA的栅极长度大于以与控制栅电极CGB的侧面相邻的方式形成的存储器栅电极MGB的栅极长度。这样，在不控制为了形成控制栅电极CGA、CGB而进行的两种干蚀刻各自的蚀刻时间的情况下，在形成的存储器栅电极的栅极长度中未预期地产生差。由此，产生在存储器单元MCA、MCB的相互之间存储器特性出现偏差的问题，所以搭载有不具有期望的特性的存储器单元的产品被视为不良。因此，产生半导体装置的可靠性降低的问题、以及半导体装置的成品率降低的问题。
因此，本发明人研究出通过控制控制栅电极CG的形状，实现具备具有期望的特性的存储器的半导体装置的制造方法。
作为其制造方法，在本实施方式中，依照图11所示的蚀刻时间设定表格，根据为了形成控制栅电极而形成的第一硅膜的膜厚a，选择垂直地加工控制栅电极的突破时间来进行第一干蚀刻，之后，以使控制栅电极的侧面的下部成为卷边形状的方式，进行第二干蚀刻。由此，能够将通过第二干蚀刻形成卷边形状的侧面的高度即距离c控制为期望的大小。即，能够控制控制栅电极的卷边形状。因此，能够在之后的工序中在与控制栅电极的侧面相邻的区域中，形成具有期望的栅极长度的侧壁状的存储器栅电极。
具体而言，在使用图2说明的工序中，依照上述蚀刻时间设定表格，根据硅膜PS1的膜厚a，选择垂直地加工硅膜PS1的突破时间来进行第一干蚀刻。由此，能够以使硅膜PS1成为期望的膜厚(距离c)的方式，控制第一干蚀刻的蚀刻量。即，之后进行的第二干蚀刻所蚀刻的蚀刻量一定成为距离c。这样能够控制第二干蚀刻的蚀刻量，所以能够控制控制栅电极CG(参照图3)的侧面的下部的卷边长度d。即，管理/控制进行第一干蚀刻以及第二干蚀刻的各自的时间分配，由此，能够将在之后的工序中形成的侧壁状的存储器栅电极MG(参照图6)的栅极长度L1控制为期望的值。
因此，能够防止存储器栅电极MG的栅极长度L1的值未预期地变动，所以能够降低搭载有MONOS存储器的半导体装置的不良率。因此，能够提高半导体装置的可靠性。另外，能够提高半导体装置的成品率。
另外，能够在预定的晶片与其它晶片之间分开制作在相互的特性中有差异的存储器，能够制造期望的数量的搭载有预定的特性的存储器的晶片，所以能够提高半导体装置的生产率。在此，自匹配地形成的侧壁形状的存储器栅电极的栅极长度的大小例如受到为了形成存储器栅电极而形成的硅膜的膜厚的影响。即，如果该硅膜的膜厚大，则存储器栅电极的栅极长度也变大。
因此，如上所述，作为在不同的晶片彼此之间分开制作具有相互不同的栅极长度的存储器栅电极的方法，考虑通过在这些晶片上堆积各个膜厚的硅膜，并针对这些硅膜进行各向异性蚀刻，分别形成栅极长度相互不同的存储器栅电极的方法。
但是，在将多个晶片设置到一个成膜装置的炉内并针对这些晶片全部同时进行成膜处理的情况、即进行成批式的成膜处理的情况下，虽然能够提高半导体装置的生产率，但无法针对每个晶片以不同的膜厚形成用于形成存储器栅电极的硅膜。即，产生相比于以成批式针对多个晶片形成同一膜厚的该硅膜的情况，在针对每个晶片以不同的膜厚形成该硅膜的情况下，半导体装置的生产率降低，半导体装置的制造成本增大的问题。
另外，在以增大存储器栅电极的栅极长度为目的，使为了形成存储器栅电极而形成的硅膜的膜厚过度地厚时，存储器栅电极的剖面积增大而存储器栅电极的电阻降低，由此产生半导体装置的特性未预期地变动的问题。另外，在以减小存储器栅电极的栅极长度为目的，使为了形成存储器栅电极而形成的硅膜的膜厚过度地薄时，产生在存储器栅电极的上表面形成硅化物层、以及难以对该硅化物层连接接触插头的问题。即，半导体装置不正常地动作。另外，存储器单元彼此之间的距离变小，所以容易在例如相邻的存储器栅电极彼此之间发生短路。为了避免这些问题，需要再设计半导体装置，其结果，半导体装置的制造成本增大。
相对于此，在本实施方式的半导体装置的制造方法中，通过控制为了形成控制栅电极CG(参照图3)而加工硅膜PS1(参照图1)时的蚀刻时间的长度，能够控制控制栅电极CG的卷边形状，所以能够控制在控制栅电极CG的形成之后形成的存储器栅电极MG(参照图6)的栅极长度L1。即，在本实施方式中，针对为了形成存储器栅电极MG而堆积的硅膜PS2(参照图4)，与在多个晶片各自上成膜的方法是否为成批式，通过逐张式的加工处理，形成控制栅电极CG。因此，通过控制在用于形成控制栅电极CG的加工时进行的两种蚀刻的蚀刻量(蚀刻时间的分配)，能够针对每个晶片分别控制存储器栅电极MG的栅极长度L1。
其意味着，能够在晶片彼此之间，分开制作具有相互不同的期望的栅极长度的存储器栅电极。因此，能够形成必要的数量的形成有希望制造的产品的晶片，所以能够提高半导体装置的生产率。即，能够在防止半导体装置的制造成本增大的同时，制造搭载有在产品之间具有相互不同的特性的存储器的各种产品。
作为具体的制造方法，考虑在两个晶片各自上形成具有一定的膜厚的硅膜PS1(参照图1)之后，使针对在一方的晶片上形成的硅膜PS1进行的第一干蚀刻的时间比针对在另一方的晶片上形成的硅膜PS1进行的第一干蚀刻的时间更长地进行。由此，使针对在一方的晶片上形成的硅膜PS1进行的第二干蚀刻的时间比针对在另一方的晶片上形成的硅膜PS1进行的第二干蚀刻的时间更短地进行。其结果，能够在两个晶片彼此之间，分开制作具有相互不同的卷边长度的控制栅电极CG(参照图3)。因此，在这些控制栅电极CG的旁边形成的存储器栅电极MG(参照图6)的栅极长度成为相互不同的大小。
另外，在本实施方式中，无需以增大存储器栅电极的栅极长度为目的，使为了形成存储器栅电极而形成的硅膜的膜厚变厚，无需以缩小存储器栅电极的栅极长度为目的，使为了形成存储器栅电极而形成的硅膜的膜厚变薄。因此，能够防止存储器栅电极的剖面积的增大所引起的存储器栅电极的电阻降低、存储器栅电极的上部的硅化物层的形成发生不良、接触插头和存储器栅电极的连接发生不良、以及存储器单元彼此之间的距离变小而引起短路。
即，能够将存储器栅电极的电阻原样地保持为恒定，根据产品用途形成要求的性能不同的存储器。因此，能够提高半导体装置的可靠性。另外，无需为了变更存储器栅电极的栅极长度而再设计半导体装置的布局等，所以其结果，能够降低半导体装置的制造成本。
在本实施方式中，如图10所示，能够形成栅极长度L1小的存储器栅电极MG，所以能够形成具有写入速度慢、且删除速度快、且保持特性差的特性的存储器单元MC。这样的存储器单元MC具有在信息的改写次数少的产品上搭载的存储器要求的性能。
在本实施方式的存储器单元MC中，控制栅电极CG具有卷边形状，受到该形状的影响而存储器栅电极MG的下表面和控制栅电极CG侧的侧面的边界的角部变得平滑，所以该角部的电场缓和。因此，向ONO膜ON内注入电子的注入效率变低，所以写入速度变慢。相对于此，存储器栅电极MG的该角部接近源极区域，所以删除效率提高，其结果，删除速度变快。
此外，在图11的蚀刻条件设定表格中示出产品A～C的三个栏，但不限于这些三个产品，期望制造的产品的种类可适当地增减。另外，在图11的蚀刻条件设定表格中示出区间1～5这五个栏，但不限于这些五个区间，区间的数量可适当地增减。另外，在该区间1～5中，针对每2nm区分膜厚a，但相邻的区间彼此的膜厚a的差可适当地变更。通过更详细地设定该区间，能够提高第一干蚀刻的加工精度。
另外，还能够如在后述实施方式3中使用图20～图23说明，通过在用光致抗蚀剂膜覆盖形成具有相互不同的特性的存储器的区域的各自的状态下进行控制栅电极CG的加工，在从一个晶片得到的半导体芯片彼此之间，形成具有不同的特性的存储器。
(实施方式2)
在所述实施方式1中，说明了在控制栅电极的下部具有横向扩大的卷边形状的情况下，使存储器单元的不良率降低、以及在各个晶片之间分开制作相互不同的特性的存储器单元。以下，使用图12～图17，说明在控制栅电极的下部具有横向变窄的形状的情况下，使存储器单元的不良率降低、以及在各个晶片之间分开制作相互不同的特性的存储器单元。图12～图17是本实施方式2的半导体装置的制造工序中的剖面图。
在本实施方式中，首先，如图12所示，通过进行与使用图1说明的工序同样的工序，在半导体基板SB上，依次形成绝缘膜IF1和膜厚a的硅膜PS1。
接下来，如图13所示，通过进行与使用图2说明的工序同样的工序，通过将光致抗蚀剂膜PR1作为掩模进行第一干蚀刻，使从光致抗蚀剂膜PR1露出的硅膜PS1的上表面后退距离b。在该第一干蚀刻中，与所述实施方式1同样地，依照图11所示的蚀刻时间设定表格，适当地确定蚀刻时间的长度。
接下来，如图14所示，通过将光致抗蚀剂膜PR1用作掩模进行第二干蚀刻，去除未被光致抗蚀剂膜PR1覆盖的硅膜PS1(参照图2)，由此使绝缘膜IF1露出，形成由硅膜PS1构成的控制栅电极CG。但是，在此将未被光致抗蚀剂膜PR1覆盖的硅膜PS1全部去除，进而，光致抗蚀剂膜PR1的正下方的硅膜PS1的一部分也被去除。即，控制栅电极CG的侧面的下部成为越接近半导体基板SB，横向的宽度越窄的倒锥形部形状。
换言之，控制栅电极CG的侧面包括通过第一干蚀刻形成的上部的侧面(第一侧面)和通过第二干蚀刻形成的下部的侧面(第二侧面)，该下部的侧面(第二侧面)具有倒锥形部。第二侧面具有从控制栅电极CG的上表面侧越接近下表面侧，在横向上，从第一侧面侧越接近控制栅电极CG的中心侧的形状。因此，栅极长度方向上的控制栅电极CG的下表面的宽度比控制栅电极CG的上表面的宽度窄。
第二侧面具有倒锥形部，所以控制栅电极CG的侧面的下部在栅极长度方向上向控制栅电极CG的中心侧后退而凹陷。即，在垂直方向上，在控制栅电极CG的第二侧面与半导体基板SB的主面之间不形成控制栅电极CG，栅极长度方向上的控制栅电极CG在端部的下部具有檐状的形状。在本申请中所称的锥形部形状是指，预定的膜的侧面相对半导体基板SB的主面斜斜地倾斜的情况、且控制栅电极CG位于第二侧面的正下方、在第二侧面的正上方一定存在控制栅电极CG不存在的区域的形状。另外，在本申请中所称的倒锥形部形状是指，预定的膜的侧面相对半导体基板SB的主面斜斜地倾斜的情况、且控制栅电极CG位于第二侧面的正上方、在第二侧面的正下方一定存在控制栅电极CG不存在的区域的形状。
即，在第一侧面的上端至下端的高度中，控制栅电极CG的宽度一定，但从第二侧面的上端向下端，控制栅电极CG的宽度逐渐变小。即，关于控制栅电极CG的下部，越接近控制栅电极CG的下表面，其宽度越窄。在本申请中，将这样的控制栅电极CG的形状称为倒锥形部形状。
将HBr(臭化氢)气体、O2(氧)气体以及He(氦)气体用作蚀刻气体，以比第一干蚀刻的RF功率以及所述实施方式1的第二干蚀刻的RF功率都小的RF功率，进行该第二干蚀刻。在该条件下进行的干蚀刻的各向异性比第一干蚀刻低、并且、存放性比第一干蚀刻以及所述实施方式1的第二干蚀刻都高。即，在进行本实施方式的第二干蚀刻的过程中，去除的硅膜PS1的一部分容易再次附着到控制栅电极CG。但是，在此针对硅膜PS1进行过蚀刻，所以控制栅电极CG的侧面的下部不成为卷边形状(锥形部形状)，而成为倒锥形部形状。即，在本实施方式的第二干蚀刻中，进行具有比所述实施方式1的第二干蚀刻接近各向同性的蚀刻的性质的干蚀刻。因此，控制栅电极CG的栅极长度方向上的宽度在控制栅电极CG和绝缘膜IF1相接的界面成为最小。
用距离d表示控制栅电极CG的底面的后退幅度。距离(后退幅度、后退量)d是指，在栅极长度方向上，控制栅电极CG的下表面的端部比控制栅电极CG的上表面的端部向控制栅电极CG的中央侧后退的距离。换言之，距离d意味着，在栅极长度方向上的控制栅电极CG的两侧的侧面中的一方的下部，控制栅电极CG的下端横向上变窄的距离。即，控制栅电极CG的下表面的宽度比控制栅电极CG的上表面的宽度窄2d的大小。即，控制栅电极CG的下表面的大小和控制栅电极CG的下表面的大小的差的1/2的值是距离d的大小。
此外，第二干蚀刻是相比于第一干蚀刻以及所述实施方式1的第二干蚀刻中的各蚀刻，针对氧化硅的选择比更大的蚀刻。因此，能够通过第二干蚀刻，在由氧化硅膜构成的绝缘膜IF1露出的时间点进行终点检测，使第二干蚀刻结束。因此，在结束第二干蚀刻的时间点，控制栅电极CG的旁边的半导体基板SB的主面被绝缘膜IF1覆盖。
用距离c表示通过第二干蚀刻去除硅膜PS1的膜厚的量、即蚀刻量。膜厚a、距离b以及c都是相对半导体基板SB的主面垂直的方向(垂直方向)上的距离，这些距离的关系用a＝b+c表示。
在使用图2说明的第一干蚀刻中，依照图11所示的突破时间的设定表格设定蚀刻时间的理由在于，无论硅膜PS1(参照图1)的膜厚a的值的大小如何，通过第一干蚀刻使期望的膜厚c的硅膜PS1残留，通过之后的第二干蚀刻形成具有期望的倒锥形部形状的控制栅电极CG。
这样通过第一干蚀刻以及第二干蚀刻形成的控制栅电极CG的栅极长度成为对栅极长度方向上的控制栅电极CG的下表面的宽度的大小、即控制栅电极CG的上表面的宽度减去2d而得到的大小。控制栅电极CG是上部具有长方形的剖面，与该上部连接的下部具有上底比下底大的梯形的剖面的图案。以逐张式的处理形式，进行第二干蚀刻。
接下来，如图15所示，通过进行与使用图4说明的工序同样的工序，形成由位于控制栅电极CG的下表面与半导体基板SB的主面之间的绝缘膜IF1构成的栅极绝缘膜GI2。
接下来，在半导体基板SB的整个主面上，依次形成ONO膜ON以及硅膜(导电膜)PS2。此时，由ONO膜ON以及硅膜PS2构成的层叠膜被埋入到控制栅电极CG的第二侧面与半导体基板SB的主面之间的凹部(后退部)内而形成。即，第二侧面和第二侧面的正下方的半导体基板SB的主面被该层叠膜覆盖。其结果，在第二侧面的正下方存在至少氧化硅膜OX1。另外，在第二侧面的后退幅度d大的情况下，可能有在第二侧面的正下方存在氧化硅膜OX1及氮化硅膜N1的情况、存在ONO膜ON的情况、以及存在ONO膜ON及硅膜PS2的情况。在此，使用针对多个晶片同时形成硅膜PS2的方式(成批式)。
接下来，如图16所示，通过进行使用图5以及图6说明的工序，在控制栅电极CG的侧面，隔着ONO膜ON，自匹配地形成由硅膜PS2构成的侧壁状的存储器栅电极MG。该ONO膜ON位于存储器栅电极MG与半导体基板SB的主面之间。
在此，控制栅电极CG的侧面的下部(第二侧面)具有倒锥形部形状，在第二侧面的正下方的凹部中埋入有由ONO膜ON以及存储器栅电极MG构成的层叠膜的一部分，所以存储器栅电极MG的一部分向控制栅电极CG侧扩大。因此，与第二侧面相邻的存储器栅电极MG在与控制栅电极CG的第二侧面相邻的部分，越接近半导体基板SB的主面，栅极长度方向的宽度越大。即，存储器栅电极MG的栅极长度L2是存储器栅电极MG的最大的宽度、并且、是存储器栅电极MG的下表面的宽度。
本实施方式的主要的特征之一在于，通过形成具有倒锥形部形状的控制栅电极CG，控制受到控制栅电极CG的形状的影响而形成的存储器栅电极MG的栅极长度L2，由此形成具有期望的特性的MONOS存储器的元件。
接下来，如图17所示，进行与使用图7～图10说明的工序同样的工序。由此，通过形成由一对扩展区域EX以及一对扩散区域DF构成的源极/漏极区域，形成由控制晶体管以及存储器晶体管构成的存储器单元MC。之后，形成硅化物层S1、层间绝缘膜IL、接触插头CP以及布线M1。之后，在依次形成第二布线层以及第三布线层等来形成层叠布线层之后，通过切割工序对半导体晶片进行单片化，得到多个半导体芯片。如以上所述，制造本实施方式的半导体装置。
如本实施方式所述，即使在形成具有倒锥形部形状的控制栅电极CG的情况下，也能够通过在加工硅膜PS1(参照图13以及图14)时依照蚀刻时间设定表格控制蚀刻量，控制存储器栅电极MG的栅极长度L2。因此，能够得到与所述实施方式1同样的效果。但是，在本实施方式中，以使存储器栅电极MG的栅极长度L2扩大的方式，形成倒锥形部形状的控制栅电极CG，所以能够形成例如如图11所示的产品A，具有写入速度快、且删除速度慢、且保持特性优良的特性的存储器单元MC。
另外，如在所述实施方式1中说明，即使在本实施方式中，也能够在晶片彼此之间，分开制作具有相互不同的期望的栅极长度的存储器栅电极。在此，在各个不同的晶片处，形成具有倒锥形部形状的控制栅电极CG。
作为具体的制造方法，考虑在两个晶片各自上形成具有一定的膜厚的硅膜PS1(参照图12)之后，使针对在一方的晶片上形成的硅膜PS1进行的第一干蚀刻的时间比针对在另一方的晶片上形成的硅膜PS1进行的第一干蚀刻的时间更长地进行。由此，使针对在一方的晶片上形成的硅膜PS1进行的第二干蚀刻的时间比针对在另一方的晶片上形成的硅膜PS1进行的第二干蚀刻的时间更短地进行。其结果，能够在两个晶片彼此之间，分开制作具有相互不同的后退幅度的控制栅电极CG(参照图14)。因此，在这些控制栅电极CG的旁边形成的存储器栅电极MG(参照图16)的栅极长度成为相互不同的大小。
在本实施方式中，如图17所示，能够形成栅极长度L2大的存储器栅电极MG，所以能够形成具有写入速度快、且删除速度慢、且保持特性良好的特性的存储器单元MC。这样的存储器单元MC具有在信息的改写次数多的产品搭载的存储器要求的性能。
在这样的存储器单元MC中，存储器栅电极MG的角部由于容易向控制栅电极CG侧按照锐角突出，所以电场容易集中。因此，在写入动作中，使从漏极区域流出的电子在控制栅电极CG下加快，注入到存储器栅电极MG的侧面和下表面的边界的角部时，将电子注入到存储器栅电极MG的效率变高，所以写入速度变快。相对于此，在删除动作中从源极区域侧向ONO膜ON注入空穴。此时，积蓄大量电子的存储器栅电极MG的角部远离源极区域，所以删除效率降低。因此，删除速度变慢。
(实施方式3)
在所述实施方式1、2中，说明了使存储器单元的不良率降低、以及在各个晶片之间分开制作相互不同的特性的存储器单元。相对于此，以下，使用图18～图27，说明在一个半导体芯片上，混合搭载相互不同的特性的存储器单元。图18是本实施方式3的半导体装置的剖面图。图19～图27是本实施方式的半导体装置的制造工序中的剖面图。
<关于半导体装置的构造>
图18示出本实施方式的半导体装置。在图18中，在图的左侧示出第一存储器单元区域1A，在图的右侧示出第二存储器单元区域1B。第一存储器单元区域1A以及第二存储器单元区域1B是在同一半导体基板SB存在的区域、且沿着该半导体基板SB的主面排列的区域，在俯视时未相互重叠。另外，第一存储器单元区域1A以及第二存储器单元区域1B是在同一半导体芯片共同存在的区域。
第一存储器单元区域1A是例如形成改写次数例如最大为100～1000次程度而较少、不要求高的抗改写性而替代地要求快的改写速度的存储器的区域。另外，第二存储器单元区域1B是形成例如需要保证1万～10万次程度的非常多的抗改写性，要求高的保持特性的存储器的区域。具体而言，第一存储器单元区域1A是形成代码闪存存储器的区域，第二存储器单元区域1B是形成数据闪存存储器的区域。
如图18所示，本实施方式的半导体装置具有一个半导体基板SB。在半导体基板SB的主面，形成有p型的阱(未图示)和作为形成深度比p型的阱浅的p型的半导体区域的沟道区域(未图示)。阱以及沟道区域是将p型的杂质(例如B(硼))导入到半导体基板SB的主面而形成的区域。
在第一存储器单元区域1A的半导体基板SB上，隔着栅极绝缘膜GI1形成有控制栅电极CG1。栅极绝缘膜GI1由例如氧化硅膜构成，控制栅电极CG1由例如多晶硅膜构成。控制栅电极CG1包括第一部分和第一部分之下的第二部分，第一部分是具有相对半导体基板SB的主面垂直的侧面，具有长方形的剖面形状的部分，第二部分是具备相对半导体基板SB的主面具有锥形部的侧面，具有下底比上底大的梯形的剖面形状的部分。即，控制栅电极CG1具有卷边形状(锥形部形状)。因此，控制栅电极CG1的栅极长度方向上的第二部分的宽度从第二部分的上端向下端逐渐变大。用距离b1表示第一部分的垂直方向的厚度，用距离c1表示第二部分的垂直方向的厚度。另外，用距离(卷边长度)d1表示控制栅电极CG1的卷边长度。
在栅极长度方向上的控制栅电极CG1的两方的侧面中的、一个侧面，隔着ONO膜ON按照侧壁状形成有存储器栅电极MG1。该ONO膜ON还位于存储器栅电极MG1与半导体基板SB的主面之间。ONO膜ON从存储器栅电极MG1以及半导体基板SB的主面之间连续地形成到存储器栅电极MG1以及控制栅电极CG1之间。ONO膜ON具有在半导体基板SB上，依次层叠有氧化硅膜OX1、氮化硅膜N1以及氧化硅膜OX2的层叠构造。
控制栅电极CG1具有卷边形状，未与控制栅电极CG1的侧面对置的一方的存储器栅电极MG1的侧面具有接近垂直方向的斜率，所以与第二部分相邻的部位的存储器栅电极MG1的栅极长度方向的宽度越接近半导体基板SB的主面则越小。在此，存储器栅电极MG1的下表面的宽度方向的宽度是存储器栅电极MG1的栅极长度L1。
在半导体基板SB上，形成有作为覆盖包括栅极绝缘膜GI1、控制栅电极CG1、ONO膜ON以及存储器栅电极MG1的图案的两侧的侧面的绝缘膜的侧壁SW。另外，以夹住该图案的正下方的半导体基板SB的主面(沟道区域)的方式，形成有一对扩展区域E1和一对扩散区域D1。在栅极长度方向上，扩展区域E1比扩散区域D1位于该图案侧。扩展区域E1以及扩散区域D1是在半导体基板SB的主面导入n型的杂质(例如砷(As)或者P(磷))而形成的n型半导体区域，扩展区域E1具有比扩散区域D1低的杂质浓度。另外，扩展区域E1具有比扩散区域D1浅的形成深度，扩散区域D1具有比阱浅的形成深度。扩展区域E1以及扩散区域D1构成源极/漏极区域。
控制栅电极CG1和其旁边的一对源极/漏极区域构成控制晶体管。另外，存储器栅电极MG1和其旁边的一对源极/漏极区域构成存储器晶体管。该控制晶体管以及该存储器晶体管构成分裂栅型的MONOS存储器的存储器单元MC1。
在第二存储器单元区域1B的半导体基板SB上，隔着栅极绝缘膜GI2形成有控制栅电极CG2。栅极绝缘膜GI2由例如氧化硅膜构成，控制栅电极CG2由例如多晶硅膜构成。控制栅电极CG2包括第三部分和第三部分之下的第四部分，第三部分是具有相对半导体基板SB的主面垂直的侧面，具有长方形的剖面形状的部分，第四部分是具备相对半导体基板SB的主面具有倒锥形部的侧面，具有下底比上底小的梯形的剖面形状的部分。即，控制栅电极CG2具有倒锥形部形状。因此，控制栅电极CG2的栅极长度方向上的第四部分的宽度从第四部分的上端向下端逐渐变小。
用距离b2表示第三部分的垂直方向的厚度，用距离c2表示第四部分的垂直方向的厚度。另外，用距离d2表示控制栅电极CG2的后退幅度。
在栅极长度方向上的控制栅电极CG2的两方的侧面中的、一个侧面，隔着ONO膜ON按照侧壁状形成有存储器栅电极MG2。该ONO膜ON还位于存储器栅电极MG2与半导体基板SB的主面之间。ONO膜ON从存储器栅电极MG2以及半导体基板SB的主面之间连续地形成到存储器栅电极MG2以及控制栅电极CG2之间。
控制栅电极CG2在第四部分的横向的端部处具有凹部(檐部分)，未与控制栅电极CG2的侧面对置的一方的存储器栅电极MG2的侧面具有接近垂直方向的斜率，所以与第四部分相邻的部位的存储器栅电极MG2的栅极长度方向的宽度越接近半导体基板SB的主面越大。在此，存储器栅电极MG2的下表面的宽度方向的宽度是存储器栅电极MG2的栅极长度L2。
在半导体基板SB上，形成有作为覆盖包括栅极绝缘膜GI2、控制栅电极CG2、ONO膜ON以及存储器栅电极MG2的图案的两侧的侧面的绝缘膜的侧壁SW。另外，以夹住该图案的正下方的半导体基板SB的主面(沟道区域)的方式，形成有一对扩展区域E2和一对扩散区域D2。在栅极长度方向上，扩展区域E2比扩散区域D2位于该图案侧。扩展区域E2以及扩散区域D2是在半导体基板SB的主面导入n型的杂质(例如砷(As)或者P(磷))而形成的n型半导体区域，扩展区域E2具有比扩散区域D2低的杂质浓度。另外，扩展区域E2具有比扩散区域D2浅的形成深度，扩散区域D2具有比阱浅的形成深度。扩展区域E2以及扩散区域D2构成源极/漏极区域。
控制栅电极CG2和其旁边的一对源极/漏极区域构成控制晶体管。另外，存储器栅电极MG2和其旁边的一对源极/漏极区域构成存储器晶体管。该控制晶体管以及该存储器晶体管构成分裂栅型的MONOS存储器的存储器单元MC2。
另外，在控制栅电极CG1、CG2、存储器栅电极MG1、MG2、扩散区域D1以及D2各自的上表面，形成有硅化物层S1。另外，在第一存储器单元区域1A以及第二存储器单元区域1B中，在半导体基板SB的主面上，以覆盖存储器单元MC1、MC2的方式，形成有由例如氧化硅膜构成的层间绝缘膜IL。
另外，形成有多个作为贯通层间绝缘膜IL的连接部的接触插头CP，各接触插头CP经由硅化物层S1，与控制栅电极CG1、CG2、存储器栅电极MG1、MG2、扩散区域D1或者D2中的某个电连接。另外，在接触插头CP上，形成有与接触插头CP连接的布线M1。接触插头CP例如主要由W(钨)构成，布线M1例如主要由Cu(铜)构成。
如图18所示，存储器单元MC1的存储器栅电极MG1的栅极长度L1小于存储器单元MC2的存储器栅电极MG2的栅极长度L2。其原因为，在具有卷边形状的控制栅电极CG1以及具有倒锥形部形状的控制栅电极CG2各自的侧面上，自匹配地形成有侧壁形状的存储器栅电极MG1、MG2。
因此，在本实施方式的半导体装置中，能够在同一半导体芯片上，混合搭载存储器栅电极的栅极长度相互不同的多个种类的存储器单元。由此，能够在半导体芯片上按照每个种类形成特性相互不同的存储器单元。因此，在制造要求的性能不同相互的存储器的情况下，无需分别准备搭载有具有预定的特性的存储器的半导体芯片和搭载有具有其它特性的存储器的半导体芯片。因此，能够实现半导体装置的微型化。另外，能够提高半导体装置的布局的自由度。
<关于半导体装置的制造方法>
以下，使用图19～图27，说明本实施方式的半导体装置的制造方法。在图19～图27中，在图的左侧示出第一存储器单元区域1A，在图的右侧示出第二存储器单元区域1B。
在本实施方式的半导体装置的制造工序中，首先，如图19所示，准备由p型的单晶硅(Si)等构成的半导体基板SB。虽然未图示，在半导体基板SB的上表面形成元件分离区域。接下来，通过针对半导体基板SB的主面进行离子注入，在半导体基板SB的主面形成p型的阱(未图示)以及沟道区域(未图示)。
也可以分别在第一存储器单元区域1A和第二存储器单元区域1B中，以相互不同的浓度，分别形成阱以及沟道区域。在此，以使在第一存储器单元区域1A中形成的晶体管的阈值电压变高，使在第二存储器单元区域1B中形成的晶体管的阈值电压变低的方式，调整第一存储器单元区域1A以及第二存储器单元区域1B的沟道区域的杂质浓度。其目的在于，提高在第一存储器单元区域1A中形成的存储器单元的改写速度，并且，提高在第二存储器单元区域1B中形成的存储器单元的抗改写性(保持特性)。
接下来，与使用图1说明的工序同样地，在第一存储器单元区域1A以及第二存储器单元区域1B各自的半导体基板SB上，依次形成绝缘膜IF1以及硅膜PS1。硅膜PS1具有膜厚a。
接下来，如图20所示，与使用图2说明的工序同样地，通过使用光刻技术进行第一干蚀刻(各向异性蚀刻)，去除第一存储器单元区域1A的硅膜PS1的一部分。之后，如图21所示，与使用图3说明的工序同样地，通过改变蚀刻条件来进行第二干蚀刻，去除第一存储器单元区域1A的硅膜PS1的全部膜厚，由此形成由硅膜PS1构成的控制栅电极CG1。这样在加工中途变更蚀刻条件的目的在于，使用于形成控制栅电极CG1的蚀刻在适合的定时结束和仅使控制栅电极CG1的侧面的下部成为横向扩大的卷边形状。
即，如图20所示，在硅膜PS1的上表面上形成由光致抗蚀剂膜PR2构成的抗蚀剂图案。该抗蚀剂图案是覆盖第二存储器单元区域1B的硅膜PS1的上表面全部和第一存储器单元区域1A的硅膜PS1的上表面的一部分，使其它区域的硅膜PS1的上表面露出的图案。
接下来，通过将光致抗蚀剂膜PR2用作掩模(蚀刻掩模)进行第一干蚀刻，使未被光致抗蚀剂膜PR2覆盖的区域的硅膜PS1的上表面后退距离b1。依照图11所示的表，确定在第一干蚀刻工序中下挖硅膜PS1的距离b1。通过进行第一干蚀刻，未被光致抗蚀剂膜PR2覆盖的区域的硅膜PS1以具有距离c的膜厚的状态残留。在此，为了在第一存储器单元区域1A中，形成具有写入速度慢、且删除速度快、且保持特性差的特性的存储器单元，参照图11所示的蚀刻时间设定表格，确定与膜厚a对应的第一干蚀刻的蚀刻时间的长度。
接下来，如图21所示，通过将光致抗蚀剂膜PR2用作掩模进行第二干蚀刻，去除未被光致抗蚀剂膜PR2覆盖的硅膜PS1，由此使绝缘膜IF1露出，形成由硅膜PS1构成的控制栅电极CG1。控制栅电极CG1的侧面的下部成为越接近半导体基板SB越横向扩大的卷边形状。用距离d1表示控制栅电极CG1的底面的卷边长度。
用距离c1表示通过第二干蚀刻去除硅膜PS1的膜厚的量、即蚀刻量。膜厚a、距离b1以及c1都是相对半导体基板SB的主面垂直的方向(垂直方向)上的距离，这些距离的关系用a＝b1+c1表示。
接下来，如图22所示，在去除光致抗蚀剂膜PR2之后，进行与使用图13说明的工序同样的工序。即，通过将光致抗蚀剂膜PR3作为掩模进行第三干蚀刻，使从光致抗蚀剂膜PR3露出的硅膜PS1的上表面后退距离b2。在该第三干蚀刻中，与所述实施方式2同样地，依照图11所示的蚀刻时间设定表格，适当地确定蚀刻时间的长度。在此形成的光致抗蚀剂膜PR3是覆盖第一存储器单元区域1A的半导体基板SB的主面的整体，覆盖第二存储器单元区域1B的一部分的硅膜PS1的上表面的抗蚀剂图案。
在此，在第二存储器单元区域1B中，为了形成具有写入速度快、且删除速度慢、且保持特性良好的特性的存储器单元，参照图11所示的蚀刻时间设定表格，确定与膜厚a对应的第三干蚀刻的蚀刻时间的长度。
接下来，如图23所示，与使用图14说明的工序同样地，通过将光致抗蚀剂膜PR3用作掩模进行第四干蚀刻，去除未被光致抗蚀剂膜PR3覆盖的硅膜PS1，由此使绝缘膜IF1露出，形成由硅膜PS1构成的控制栅电极CG2。第四干蚀刻是在具有相比于第二干蚀刻更接近各向同性的蚀刻的性质的条件下进行的蚀刻，所以控制栅电极CG2的侧面的下部成为越接近半导体基板SB，横向的宽度越窄的倒锥形部形状。
用距离d2表示控制栅电极CG2的底面的后退幅度。距离(后退幅度、后退量)d2是指，在栅极长度方向上，控制栅电极CG2的下表面的端部比控制栅电极CG2的上表面的端部向控制栅电极CG2的中央侧后退的距离。
用距离c2表示通过第四干蚀刻去除硅膜PS1的膜厚的量、即蚀刻量。膜厚a、距离b2以及c2都是垂直方向上的距离，这些距离的关系用a＝b2+c2表示。
接下来，如图24所示，通过在去除光致抗蚀剂膜PR3之后，进行与使用图4说明的工序同样的工序，形成由第一存储器单元区域1A的绝缘膜IF1构成的栅极绝缘膜GI1和由第二存储器单元区域1B的绝缘膜IF1构成的栅极绝缘膜GI2，之后，在半导体基板SB的主面上，依次形成ONO膜ON以及硅膜PS2。
接下来，如图25所示，进行与使用图5以及图6说明的工序同样的工序。由此，在控制栅电极CG1的一个侧面的旁边，隔着ONO膜ON，形成由硅膜PS2构成的侧壁状的存储器栅电极MG1，在控制栅电极CG2的一个侧面的旁边，隔着ONO膜ON，形成由硅膜PS2构成的侧壁状的存储器栅电极MG2。与具有卷边形状的控制栅电极CG1相邻地形成的存储器栅电极MG1的栅极长度L1小于与具有倒锥形部形状的控制栅电极CG2相邻地形成的存储器栅电极MG2的栅极长度L2。
接下来，如图26所示，通过进行与使用图7说明的工序同样的工序，在第一存储器单元区域1A中形成一对扩展区域E1，在第二存储器单元区域1B中形成一对扩展区域E2。
接下来，通过进行与使用图8说明的工序同样的工序，在第一存储器单元区域1A中，形成作为覆盖包括栅极绝缘膜GI1、控制栅电极CG1、ONO膜ON以及存储器栅电极MG1的图案的两侧的侧面的绝缘膜的侧壁SW。另外，在第二存储器单元区域1B中，形成作为覆盖包括栅极绝缘膜GI2、控制栅电极CG2、ONO膜ON以及存储器栅电极MG2的图案的两侧的侧面的绝缘膜的侧壁SW。之后，在第一存储器单元区域1A中形成一对扩散区域D1，在第二存储器单元区域1B中形成一对扩散区域D2。
扩展区域E1以及扩散区域D1构成第一存储器单元区域1A的源极/漏极区域，扩展区域E2以及扩散区域D2构成第二存储器单元区域1B的源极/漏极区域。扩展区域E1、E2也可以在相互不同的条件下形成。另外，扩散区域D1、D2也可以在相互不同的条件下形成。之后，进行活性化退火。由此，形成控制晶体管以及存储器晶体管和由这些晶体管构成的存储器单元MC1、MC2。
即，控制栅电极CG1和其旁边的一对源极/漏极区域构成控制晶体管。另外，存储器栅电极MG1和其旁边的一对源极/漏极区域构成存储器晶体管。同样地，控制栅电极CG2和其旁边的一对源极/漏极区域构成控制晶体管。另外，存储器栅电极MG2和其旁边的一对源极/漏极区域构成存储器晶体管。第一存储器单元区域1A的控制晶体管以及存储器晶体管构成分裂栅型的MONOS存储器的存储器单元MC1，第二存储器单元区域1B的控制晶体管以及存储器晶体管构成分裂栅型的MONOS存储器的存储器单元MC2。
接下来，如图27所示，进行与使用图9以及图10说明的工序同样的工序。由此，形成硅化物层S1、层间绝缘膜IL、接触插头CP以及布线M1。之后，在依次形成第二布线层以及第三布线层等来形成层叠布线层之后，通过切割工序对半导体晶片进行单片化，得到多个半导体芯片。如以上所述，制造本实施方式的半导体装置。
在本实施方式的半导体装置的制造方法中，分别在第一存储器单元区域1A以及第二存储器单元区域1B中形成有不同的剖面形状的控制栅电极CG1、CG2。因此，能够在同一半导体芯片上混合搭载具备具有栅极长度L1的存储器栅电极MG1的存储器单元MC1和具备具有大于栅极长度L1的栅极长度L2的存储器栅电极MG2的存储器单元MC2。在此，如使用图20～图23说明，在为了形成控制栅电极CG1而进行的干蚀刻工序和为了形成控制栅电极CG2而进行的干蚀刻工序中，以形成具有相互不同的特性的存储器为目的，依照图11所示的蚀刻时间设定表格，进行加工。
由此，能够分开制作具有卷边形状的控制栅电极CG1和具有倒锥形部形状的控制栅电极CG2。因此，通过以与这些控制栅电极CG1、CG2各自的侧面相邻的方式自匹配地形成侧壁形状的存储器栅电极MG1、MG2，能够将在第一存储器单元区域1A中形成的存储器栅电极MG1的栅极长度L1和在第二存储器单元区域1B中形成的存储器栅电极MG2的栅极长度L2控制为不同的大小。
因此，通过使用本实施方式的半导体装置的制造方法，能够在同一半导体芯片上，按照每个种类形成特性相互不同的存储器单元。因此，在制造要求的性能相互不同的存储器的情况下，无需准备搭载有具有预定的特性的存储器的半导体芯片和搭载有具有其它特性的存储器的半导体芯片。因此，能够实现半导体装置的微型化。另外，能够提高半导体装置的布局的自由度。另外，能够降低半导体装置的制造成本。
此外，在此，距离b1、b2各自的值既可以相互相同也可以相互不同，距离c1、c2各自的值既可以相互相同也可以相互不同。
<变形例1>
图28示出作为本实施方式的变形例1的半导体装置的剖面图。在图28中，与图18同样地，并排示出第一存储器单元区域1A以及第二存储器单元区域1B。
图28所示的构造除了控制栅电极CG2具有卷边形状且对应地存储器栅电极MG2的栅极长度L2缩小这点以外，与使用图18说明的构造相同。其中，距离b1、b2各自的值相互不同，距离c1、c2各自的值相互不同。
本变形例的第一存储器单元区域1A的存储器单元MC1能够通过与使用图19～图27说明的存储器单元MC1同样的制造方法形成。相对于此，第二存储器单元区域1B的存储器单元MC2能够通过与使用图19～图27说明的存储器单元MC1同样的制造方法形成。因此，控制栅电极CG1、CG2都具有卷边形状。但是，控制栅电极CG2的第三部分的垂直方向(高度方向)的距离b2大于控制栅电极CG1的第一部分的垂直方向(高度方向)的距离b1。因此，控制栅电极CG2的第四部分的垂直方向(高度方向)的距离c2小于控制栅电极CG1的第二部分的垂直方向(高度方向)的距离c1。
因此，相比于控制栅电极CG1的卷边长度d1，控制栅电极CG2的卷边长度d2更小。在进行用于形成控制栅电极CG2的第三干蚀刻时，以在第二存储器单元区域1B中形成相比于在第一存储器单元区域1A中形成的存储器单元MC1的期望的特性例如写入速度比较快的特性的存储器单元MC2为前提，能够通过依照图11的蚀刻时间设定表格设定蚀刻时间来实现这样的构造。
即，即使在同一半导体基板SB上形成具备具有卷边形状的控制栅电极CG1的存储器单元MC1和具备具有卷边形状的控制栅电极CG2的存储器单元MC2的情况下，通过将第一干蚀刻的蚀刻时间和第三干蚀刻的蚀刻时间设定为不同的长度，能够对存储器单元MC1、MC2的性能设置差。
即，如果以比为了形成控制栅电极CG2的第三部分而进行的第三干蚀刻更短的时间进行为了形成控制栅电极CG1的第一部分而进行的第一干蚀刻，则距离b1小于距离b2。其结果，以比为了形成控制栅电极CG2的第四部分而进行的第四干蚀刻长的时间进行为了形成控制栅电极CG1的第二部分而进行的第二干蚀刻，所以距离c1大于距离c2。因此，能够使卷边长度d1大于卷边长度d2，由此，能够使存储器栅电极MG1的栅极长度L1小于存储器栅电极MG2的栅极长度L2。
通过实现这样的构造，能够形成比图18所示的构造，缩小了性能的相互差的存储器单元MC1、MC2。
<变形例2>
图29示出作为本实施方式的变形例2的半导体装置的剖面图。在图29中，与图18同样地，并排示出第一存储器单元区域1A以及第二存储器单元区域1B。
图29所示的构造除了控制栅电极CG1不具有卷边形状而仅具有垂直的侧面且相应地存储器栅电极MG1的栅极长度L1扩大这点以外，与使用图18说明的构造相同。其中，距离b1、b2各自的值相互不同，距离c1是0或者接近0的值。
能够通过与使用图19～图27说明的存储器单元MC2同样的制造方法，形成本变形例的第二存储器单元区域1B的存储器单元MC2。相对于此，第一存储器单元区域1A的控制栅电极CG1通过利用第一干蚀刻去除硅膜PS1(参照图19)的大部分的膜厚而形成，因此，具有长方形的剖面形状。
这样，作为构成存储器单元MC1的电极，也可以形成既不具有卷边形状也不具有倒锥形部形状的具有垂直的侧面的控制栅电极CG1。在本变形例中，也能够对存储器栅电极MG1的栅极长度L1和存储器栅电极MG2的栅极长度L2设置差，所以能够得到与使用图18说明的半导体装置同样的效果。
<变形例3>
图30示出作为本实施方式的变形例3的半导体装置的剖面图。在图30中，与图18同样地，并排示出第一存储器单元区域1A以及第二存储器单元区域1B。
图30所示的构造除了控制栅电极CG2不具有卷边形状而仅具有垂直的侧面且相应地存储器栅电极MG2的栅极长度L2缩小这点以外，与使用图18说明的构造相同。其中，距离b1、b2各自的值相互不同，距离c2是0或者接近0的值。
与所述变形例2不同，也可以如本变形例，混合搭载具备具有卷边形状的控制栅电极CG1的存储器单元MC1和具备具有沿着垂直方向的侧面的控制栅电极CG2的存储器单元MC2。即使在该情况下，也能够对存储器栅电极MG1的栅极长度L1和存储器栅电极MG2的栅极长度L2设置差，所以能够得到与使用图18说明的半导体装置同样的效果。
<变形例4>
图31示出作为本实施方式的变形例4的半导体装置的剖面图。在图31中，与图18同样地，并排示出第一存储器单元区域1A以及第二存储器单元区域1B。
与图28所示的所述变形例1的半导体装置不同，也可以如图31所示，分别在第一存储器单元区域1A以及第二存储器单元区域1B中，都以倒锥形部形状形成要形成的控制栅电极CG1、CG2。在此，使第一存储器单元区域1A的距离b1大于第二存储器单元区域1B的距离b2。即，以比为了形成控制栅电极CG2的第三部分而进行的第三干蚀刻长的时间，进行为了形成控制栅电极CG1的第一部分而进行的第一干蚀刻。因此，距离b1大于距离b2。
其结果，进行为了形成控制栅电极CG1的第二部分而进行的第二干蚀刻的时间比进行为了形成控制栅电极CG2的第四部分而进行的第四干蚀刻的时间短，所以距离c1小于距离c2。因此，后退幅度d1小于后退幅度d2，所以能够使存储器栅电极MG1的栅极长度L1小于存储器栅电极MG2的栅极长度L2。
通过实现这样的构造，能够形成与图18所示的构造相比缩小了性能的相互差的存储器单元MC1、MC2。
以上，根据其实施方式，具体地说明了由本发明人完成的发明，但本发明不限定于所述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。

Claims (14)

1.一种半导体装置的制造方法，具有：
(a)准备第一半导体基板的工序；
(b)在所述第一半导体基板的主面上隔着第一绝缘膜形成具有第一膜厚的第一导电膜的工序；
(c)通过进行第一干蚀刻，使所述第一导电膜的一部分的上表面后退至所述第一导电膜的中途深度的工序；
(d)在所述(c)工序之后，通过在与所述第一干蚀刻不同的条件下进行第二干蚀刻，去除所述第一导电膜的所述一部分，由此使所述第一绝缘膜露出，从而形成由所述第一导电膜构成的第一控制栅电极的工序；
(e)以覆盖所述第一控制栅电极的方式，在所述第一半导体基板上，形成在内部包括电荷保持部的第二绝缘膜的工序；
(f)以覆盖所述第一控制栅电极及所述第二绝缘膜的方式形成第二导电膜的工序；
(g)通过对所述第二导电膜进行第三干蚀刻，使所述第一半导体基板的所述主面的一部分从所述第二导电膜露出，由此在所述第一控制栅电极的相邻处，按照侧壁状形成由所述第二导电膜构成的第一存储器栅电极的工序；以及
(h)在所述第一半导体基板的所述主面形成第一源极/漏极区域的工序，
所述第一控制栅电极、所述第一存储器栅电极以及所述第一源极/漏极区域构成第一存储器单元，
在所述(c)工序中，依照蚀刻时间设定表格，根据所述第一膜厚和所述第一存储器单元的期望的特性，设定进行所述第一干蚀刻的时间的长度。
2.根据权利要求1所述的半导体装置的制造方法，其中，
所述第一绝缘膜由氧化硅膜构成，所述第一干蚀刻的针对氧化硅的选择比低于所述第二干蚀刻的针对氧化硅的选择比。
3.根据权利要求1所述的半导体装置的制造方法，其中，
所述第一控制栅电极包括第一部分和所述第一部分之下的第二部分，
所述第一部分的侧面沿着与所述第一半导体基板的所述主面垂直的方向，
所述第二部分的侧面相对于所述第一半导体基板的所述主面具有锥形部，所述第一控制栅电极的栅极长度方向上的所述第二部分的宽度越接近所述第一半导体基板的所述主面则越大。
4.根据权利要求1所述的半导体装置的制造方法，其中，
所述第一控制栅电极包括第一部分和所述第一部分之下的第二部分，
所述第一部分的侧面沿着与所述第一半导体基板的所述主面垂直的方向，
所述第二部分的侧面相对于所述第一半导体基板的所述主面具有倒锥形部，所述第一控制栅电极的栅极长度方向上的所述第二部分的宽度越接近所述第一半导体基板的所述主面则越小。
5.根据权利要求1所述的半导体装置的制造方法，具有：
(a1)准备第二半导体基板的工序；
(b1)在所述第二半导体基板的主面上隔着第三绝缘膜形成具有第二膜厚的第三导电膜的工序；
(c1)通过进行第四干蚀刻，使所述第三导电膜的一部分的上表面后退至所述第三导电膜的中途深度的工序；
(d1)在所述(c1)工序之后，通过在与所述第四干蚀刻不同的条件下进行第五干蚀刻，去除所述第三导电膜的所述一部分，由此使所述第三绝缘膜露出，从而形成由所述第三导电膜构成的第二控制栅电极的工序；
(e1)以覆盖所述第二控制栅电极的方式，在所述第二半导体基板上，形成在内部包括电荷保持部的第四绝缘膜的工序；
(f1)以覆盖所述第二控制栅电极及所述第四绝缘膜的方式形成第四导电膜的工序；
(g1)通过对所述第四导电膜进行第六干蚀刻，使所述第二半导体基板的所述主面的一部分从所述第四导电膜露出，由此在所述第二控制栅电极的相邻处，按照侧壁状形成由所述第四导电膜构成的第二存储器栅电极的工序；以及
(h1)在所述第二半导体基板的所述主面形成第二源极/漏极区域的工序，
所述第二控制栅电极、所述第二存储器栅电极以及所述第二源极/漏极区域构成第二存储器单元，
在所述(c1)工序中，依照所述蚀刻时间设定表格，根据所述第二膜厚和所述第二存储器单元的期望的特性，设定进行所述第四干蚀刻的时间的长度，
在所述(f)工序以及所述(f1)工序中，在成膜装置内设置有所述第一半导体基板及所述第二半导体基板的状态下，形成所述第二导电膜及所述第四导电膜。
6.根据权利要求5所述的半导体装置的制造方法，其中，
在所述(c)工序中，以比所述第四干蚀刻长的时间，进行所述第一干蚀刻。
7.根据权利要求5所述的半导体装置的制造方法，其中，
在所述(d1)工序中，以比所述第二干蚀刻长的时间，进行所述第五干蚀刻。
8.根据权利要求5所述的半导体装置的制造方法，其中，
所述第一控制栅电极包括第一部分和所述第一部分之下的第二部分，
所述第二部分的侧面相对于所述第一半导体基板的所述主面具有锥形部，所述第一控制栅电极的栅极长度方向上的所述第二部分的宽度越接近所述第一半导体基板的所述主面则越大，
所述第二控制栅电极包括第三部分和所述第三部分之下的第四部分，
所述第四部分的侧面相对于所述第二半导体基板的所述主面具有倒锥形部，所述第二控制栅电极的栅极长度方向上的所述第四部分的宽度越接近所述第二半导体基板的所述主面则越小。
9.根据权利要求1所述的半导体装置的制造方法，其中，
在所述(a)工序中，准备具备第一区域以及第二区域的所述第一半导体基板，
在所述(b)工序中，在所述第一区域以及所述第二区域形成所述第一绝缘膜以及所述第一导电膜，
在所述(c)工序中，使所述第一区域的所述第一导电膜的所述一部分的所述上表面后退，
在所述(d)工序中，在所述第一区域形成所述第一控制栅电极，
还具有：(c1)通过进行第四干蚀刻，使所述第二区域的所述第一导电膜的所述一部分的所述上表面后退至所述第一导电膜的中途深度的工序，
还具有：(d1)在所述(c1)工序之后，通过进行第五干蚀刻，去除所述第二区域的所述第一导电膜的所述一部分，由此使所述第一绝缘膜露出，从而形成由所述第一导电膜构成的第二控制栅电极的工序，
在所述(e)工序中，以覆盖所述第一控制栅电极以及所述第二控制栅电极的方式形成所述第二绝缘膜，
在所述(f)工序中，以覆盖所述第一控制栅电极、所述第二控制栅电极以及所述第二绝缘膜的方式形成所述第二导电膜，
在所述(g)工序中，通过进行所述第三干蚀刻，形成所述第一存储器栅电极，通过进行所述第三干蚀刻，在所述第二控制栅电极的相邻处，按照侧壁状形成由所述第二导电膜构成的第二存储器栅电极，
在所述(h)工序中，在所述第一区域形成所述第一源极/漏极区域，
还具有：(h1)在所述第二区域的所述第一半导体基板的所述主面形成第二源极/漏极区域的工序，
所述第二控制栅电极、所述第二存储器栅电极以及所述第二源极/漏极区域构成第二存储器单元，
在所述(c1)工序中，依照所述蚀刻时间设定表格，根据所述第一膜厚和所述第二存储器单元的期望的特性，设定进行所述第四干蚀刻的时间的长度，
所述第一存储器栅电极的第一栅极长度小于所述第二存储器栅电极的第二栅极长度。
10.根据权利要求9所述的半导体装置的制造方法，其中，
所述第一存储器单元以及所述第二存储器单元混合搭载于半导体芯片。
11.一种半导体装置，具有：
半导体基板，具有第一区域及第二区域；
第一控制栅电极，在所述第一区域的所述半导体基板上隔着第一绝缘膜形成；
侧壁状的第一存储器栅电极，形成于所述第一控制栅电极的一个侧面的相邻处；
第二绝缘膜，从所述第一控制栅电极和所述第一存储器栅电极之间起形成到所述第一存储器栅电极和所述半导体基板的主面之间，在内部包括电荷保持部；
第一源极/漏极区域，形成于所述第一区域的所述半导体基板的所述主面；
第二控制栅电极，在所述第二区域的所述半导体基板上隔着第三绝缘膜形成；
侧壁状的第二存储器栅电极，形成于所述第二控制栅电极的一个侧面的相邻处；
第四绝缘膜，从所述第二控制栅电极和所述第二存储器栅电极之间起形成到所述第二存储器栅电极和所述半导体基板的所述主面之间，在内部包括电荷保持部；以及
第二源极/漏极区域，形成于所述第二区域的所述半导体基板的所述主面，
所述第一控制栅电极、所述第一存储器栅电极以及所述第一源极/漏极区域构成第一存储器单元，
所述第二控制栅电极、所述第二存储器栅电极以及所述第二源极/漏极区域构成第二存储器单元，
所述第一存储器栅电极的第一栅极长度小于所述第二存储器栅电极的第二栅极长度。
12.根据权利要求11所述的半导体装置，其中，
所述第一控制栅电极包括第一部分和所述第一部分之下的第二部分，
所述第二部分的侧面相对于所述半导体基板的所述主面具有锥形部，所述第一控制栅电极的栅极长度方向上的所述第二部分的宽度越接近所述半导体基板的所述主面则越大，
所述第二控制栅电极包括第三部分和所述第三部分之下的第四部分，
所述第四部分的侧面相对于所述半导体基板的所述主面具有倒锥形部，所述第二控制栅电极的栅极长度方向上的所述第四部分的宽度越接近所述半导体基板的所述主面则越小。
13.根据权利要求11所述的半导体装置，其中，
所述第一控制栅电极包括第一部分和所述第一部分之下的第二部分，
所述第二部分的侧面相对于所述半导体基板的所述主面具有锥形部，所述第一控制栅电极的栅极长度方向上的所述第二部分的宽度越接近所述半导体基板的所述主面则越大，
所述第二控制栅电极包括第三部分和所述第三部分之下的第四部分，
所述第四部分的侧面相对于所述半导体基板的所述主面具有锥形部，所述第二控制栅电极的栅极长度方向上的所述第四部分的宽度越接近所述半导体基板的所述主面则越大，
所述第二部分的卷边长度大于所述第四部分的卷边长度。
14.根据权利要求11所述的半导体装置，其中，
所述第一控制栅电极包括第一部分和所述第一部分之下的第二部分，
所述第二部分的侧面相对于所述半导体基板的所述主面具有倒锥形部，所述第一控制栅电极的栅极长度方向上的所述第二部分的宽度越接近所述半导体基板的所述主面则越小，
所述第二控制栅电极包括第三部分和所述第三部分之下的第四部分，
所述第四部分的侧面相对于所述半导体基板的所述主面具有倒锥形部，所述第二控制栅电极的栅极长度方向上的所述第四部分的宽度越接近所述半导体基板的所述主面则越小，
所述第四部分的后退幅度大于所述第二部分的后退幅度。
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