JP2003338568A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法

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JP2003338568A JP2002373858A JP2002373858A JP2003338568A JP 2003338568 A JP2003338568 A JP 2003338568A JP 2002373858 A JP2002373858 A JP 2002373858A JP 2002373858 A JP2002373858 A JP 2002373858A JP 2003338568 A JP2003338568 A JP 2003338568A
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Abstract

(57)【要約】 （修正有） 【課題】 共通ソースラインの電気的特性を均一に維持
させることができ、工程の単純化で生産性及び収率を向
上させることができ、セルサイズを減少させることが可
能なフラッシュメモリ素子の製造方法を提供する。 【解決手段】 半導体基板５０に多数の酸化膜ライン
パターン５８Ｐ及び多数のアイソレーティングセル分離
膜５８Ｔを形成する段階と、前記半導体基板の露出部分
にトンネル酸化膜６０を形成する段階と、フローティン
グゲート６２Ｇ、誘電体膜６４、コントロールゲート６
６Ｇ及びハードマスク層６８を形成する段階と、自己整
列ソースエッチング工程によって前記酸化膜ラインパタ
ーン５８Ｐの露出部分を除去して前記半導体基板を露出
させる段階と、セルソース／ドレインインプランテーシ
ョン工程によって多数のドレイン及び多数の共通ソース
ラインを形成する段階とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
素子の製造方法に係り、特にシャロートレンチアイソレ
ーション(Shallow Trench Isolation；ＳＴＩ)工程及び
自己整列ソース(Self Align Source：ＳＡＳ)エッチン
グ工程が適用されるフラッシュメモリ素子の製造方法に
関する。
【０００２】
【従来の技術】一般に、フラッシュＥＥＰＲＯＭの共通
ソースライン(common source line)は、タングステン局
部相互連結(Tungsten Local Interconnection)工程また
は自己整列ソースエッチング工程を用いて形成する。タ
ングステン局部相互連結工程はコンタクトマージンを考
慮しなければならないため、高集積素子には不適であ
る。従って、素子の高集積化を実現するために自己整列
ソースエッチング工程を多く適用している。
【０００３】自己整列ソースエッチング工程を適用する
フラッシュメモリ素子の製造方法において、共通ソース
ラインは単位セルのソース間に存在するセル隔離膜(Cel
l Isolation film)を除去するための自己整列エッチン
グ工程と、隣り合うソースの間を連結するための不純物
イオン注入工程によって形成される。セル隔離膜はいろ
いろの方法によって形成することができるが、最近は半
導体素子の集積度を高めるためにシャロートレンチアイ
ソレーション工程を適用している。
【０００４】以下、シャロートレンチアイソレーション
工程及び自己整列ソースエッチング工程が適用される従
来のフラッシュメモリ素子の製造方法を説明する。
【０００５】図１は従来のフラッシュメモリ素子の製造
方法を説明するためのレイアウト図、図２ａ〜図２ｄは
図１の２−２’に沿った断面図、図３ａ〜図３ｄは図１
の３−３’に沿った断面図、図４ａ〜図４ｄは図１の４
−４’に沿った断面図である。
【０００６】図１、図２ａ、図３ａ及び図４ａを参照す
ると、半導体基板１０上にパッド酸化膜１２及びパッド
窒化膜１４を順次形成した後パターニングし、パターニ
ングされたパッド酸化膜１２及びパッド窒化膜１４をエ
ッチングマスクとしたシャロートレンチアイソレーショ
ン工程によって半導体基板１０に多数のストレートトレ
ンチ(Straight Trench)１６を形成する。ウォール酸化
(Wall Oxidation)工程を行った後、多数のストレートト
レンチ１６が十分埋め込まれるようにギャップフィル酸
化膜(Gap Fill Oxide Film)１８を形成する。
【０００７】図１、図２ｂ、図３ｂ及び図４ｂを参照す
ると、パッド膣化膜１４が露出されるまで化学機械研磨
（ＣＭＰ）工程でギャップフィル酸化膜１８を研磨し、
パッド窒化膜１４及びパッド酸化膜１２を除去すること
により、ストレートトレンチ１６にのみギャップフィル
酸化膜１８が残ってストレートセル分離膜１８Ｔが多数
形成される。ストレートセル分離膜１８Ｔを形成するの
で、多数のアクティブ領域がストレートセル分離膜１８
Ｔと同一の方向に定義される。しきい値電圧調節イオン
注入工程を施した後、アクティブ領域の半導体基板１０
にトンネル酸化膜２０を形成する。トンネル酸化膜２０
が形成された全体構造上にフローティングゲート用導電
層２２を形成し、フローティングゲートマスクを用いた
エッチング工程によってフローティングゲート用導電層
２２をパターニングする。
【０００８】図１、図２ｃ、図３ｃ及び図４ｃを参照す
ると、パターニングされたフローティングゲート用導電
層２２を含んだ全体構造上に誘電体膜２４、コントロー
ルゲート用導電層２６及びハードマスク層２８を順次形
成し、コントロールゲート用マスクを用いたエッチング
工程によってコントロールゲート用導電層２６をパター
ニングし、これによりストレートセル分離膜１８Ｔと交
差する方向にワードラインとしての多数のコントロール
ゲート２６Ｇが形成される。次に、パターニングされた
フローティングゲート用導電層２２の露出部分を自己整
列エッチング工程でエッチングし、これによりコントロ
ールゲート２６Ｇに重畳し且つ各単位セル毎に一つずつ
存在する多数のフローティングゲート２２Ｇが形成され
る。
【０００９】図１、図２ｄ、図３ｄ及び図４ｄを参照す
ると、自己整列ソースエッチング工程でストレートセル
分離膜１８Ｔの露出部分を除去し、これにより図４ｄに
示すように、半導体基板１０に多数のリセス３０が形成
される。セルソース／ドレイン・インプランテーション
z(Cell Source/Drain Implantation)工程で半導体基板
１０の露出部分に不純物イオンを注入し、これにより各
単位セル毎にドレイン３２が形成され、多数のセルを共
有する共通ソースライン３４が形成される。
【００１０】前述したフラッシュメモリ素子において、
セルの動作(operation)はフローティングゲートに電子
をＦＮトンネル(Fowler-Nordheim Tunneling)又はホッ
トキャリアインジェクション(Hot Carrier Injection)
して必要なデータを消去またはプログラムして情報を書
き込む。セルの動作を行うためには、独立したワードラ
イン、ビットライン、共通ソースライン及びサブライン
が必要である。ところで、半導体素子の高集積化を実現
するために、これらのラインの幅を減らしてセルサイズ
を縮小(Shrink)させている。これらのラインの幅を減ら
す程度によってチップサイズが決定されるが、ライン幅
をあまり減らす場合、セル特性が低下するため、半導体
素子の高集積化を実現するのに限界が伴う。特に、前記
従来の方法のように、シャロートレンチアイソレーショ
ン（ＳＴＩ）工程を適用して共通ソースラインを形成す
る場合、共通ソースラインの電気的特性はトレンチの形
状によって影響を受けるが、トレンチを均一且つ交通ソ
ースライン向けの形状に形成するためには、その形成過
程が非常に難しい。また、自己整列ソースエッチング工
程によって、トレンチに充填された酸化物を完全に除去
させるために、オーバーエッチング工程が必須的である
が、オーバーエッチングにより半導体基板の表面、トン
ネル酸化膜、ゲートなどがエッチング損傷を被り、これ
によりフラッシュメモリ素子の電気的特性及び信頼性が
低下するという問題がある。しかも、ストレートセル分
離膜が除去されて形成されたリセスに不純物イオンが注
入されて共通ソースリンを成すが、電気的特性問題によ
り、このような共通ソースラインの幅を減らすのには限
界があって、素子の高集積化に困る。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、シャロートレンチアイソレーション工程で各単位セ
ルのソースとソースとの間がアクティブ領域と定義され
るように、多数のアイソレーティングセル分離膜を形成
するので、アイソレーティングセル分離膜間の共通ソー
スライン部分にトレンチが形成されず、アイソーティン
グセル分離膜間の共通ソースラインの一部が単位セルの
ソースと同様にワードラインに重畳して、共通ソースラ
インの電気的特性を均一に維持させることができ、工程
の単純化で生産性及び収率を向上させることができるう
え、セルサイズを減少させることが可能なフラッシュメ
モリ素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明の実施例に係るフラッシュメモリ素子の製造方
法は、前記半導体基板上にパッド酸化膜及びパッド窒化
膜を順次形成した後、パターニングする段階と、前記パ
ターニングされたパッド酸化膜及びパッド窒化膜をエッ
チングマスクとしたシャロートレンチアイソレーション
工程によって前記半導体基板に多数のアイソレーティン
グトレンチを形成する段階と、ウォール酸化工程を行っ
た後、前記パッド窒化膜及び前記パッド酸化膜を除去す
る段階と、前記多数のアイソレーティングトレンチが十
分埋め込まれるように前記半導体基板全体構造上にギャ
ップフィル酸化膜を形成する段階と、前記ギャップフィ
ル酸化膜を化学機械研磨工程で研磨及び平坦化させる段
階と、前記研磨されたギャップフィル酸化膜の一部分を
エッチングして多数の酸化膜ラインパターン及び多数の
アイソレーティングセル分離膜を形成する段階と、前記
半導体基板の露出部分にトンネル酸化膜及びフローティ
ングゲート用導電層を形成する段階と、フローティング
ゲートマスクを用いたエッチング工程によって前記フロ
ーティングゲート用導電層をパターニングする段階と、
前記パターニングされたフローティングゲート用導電層
を含んだ全体構造上に誘電体膜、コントロールゲート用
導電層及びハードマスク層を順次形成する段階と、コン
トロールゲート用マスクを用いたエッチング工程で前記
コントロールゲート用導電層をパターニングして多数の
コントロールゲートを形成する段階と、自己整列エッチ
ング工程によって、前記パターニングされたフローティ
ングゲート用導電層の露出部分をエッチングして多数の
フローティングゲートを形成する段階と、自己整列ソー
スエッチング工程で前記酸化膜リンパターンの露出部分
を除去し、セルソース／ドレインインプランテーション
工程で多数のドレイン及び多数の共通ソースラインを形
成する段階とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を説明する。ところが、本発明は、下記の
実施例に限定されるものではなく、様々な変形実現が可
能である。これらの実施例は本発明の開示を完全にし、
当技術分野で通常の知識を有する者に本発明の範疇を知
らせるために提供されるものである。
【００１４】シャロートレンチアイソレーション工程及
び自己整列ソースエッチング工程が適用される本発明の
実施例に係るフラッシュメモリ素子の製造方法を説明す
ると、次の通りである。
【００１５】図５は本発明の実施例に係るフラッシュメ
モリ素子の製造方法を説明するためのレイアウト図、図
６ａ〜図６ｃ及び図７ａ〜図７ｃは図５の６−６’に沿
った断面図、図８ａ〜図８ｃ及び図９ａ〜図９ｃは図５
の７−７’に沿った断面図、図１０ａ〜図１０ｃ及び図
１１ａ〜図１１ｃは図５の８−８’に沿った断面図、図
１２ａ〜図１２ｃ及び図１３ａ〜図１３ｃは図５の９−
９’に沿った断面図である。
【００１６】図５、図６ａ、図８ａ、図１０ａ及び図１
２ａを参照すると、半導体基板５０上にパッド酸化膜５
２及びパッド窒化膜５４を順次形成した後パターニング
し、パターニングされたパッド酸化膜５２及びパッド窒
化膜５４をエッチングマスクとしたシャロートレンチア
イソレーション工程によって半導体基板５０に多数のア
イソレーティングトレンチ(Isolating Trench)５６を形
成する。
【００１７】図５、図６ｂ、図８ｂ、図１０ｂ及び図１
２ｂを参照すると、ウォール酸化工程を行った後、パッ
ド窒化膜５４及びパッド酸化膜５２を除去する。多数の
アイソレーティングトレンチ５６が十分埋め込まれるよ
うに、半導体基板５０の全体構造上にギャップフィル酸
化膜５８を形成する。
【００１８】図５、図６ｃ、図８ｃ、図１０ｃ及び図１
２ｃを参照すると、ギャップフィル酸化膜５８を化学機
械研磨工程で研磨及び平坦化(Planarization)させて半
導体基板５０の表面からの厚さが２００〜２０００Åと
なるようにし、研磨及び平坦化されたギャップフィル酸
化膜５８の一部分をエッチングして多数の酸化膜ライン
パターン５８Ｐ及び多数のアイソレーティングセル分離
膜(Isolating Cell Isolation Film) ５８Ｔを形成す
る。アイソレーティングトレンチ５６部分にはアイソレ
ーティングセル分離膜５８Ｔと酸化膜ラインパターン５
８Ｐとが重畳する。
【００１９】前記において、アイソレーティングセル分
離膜５８Ｔは、各単位セルのチャネル、ドレイン及びソ
ースが形成される部分のアクティブ領域を定義(define)
するだけでなく、各単位セルのソースとソースとの間で
ある共通ソースラインを成す部分もアクティブ領域とな
るように定義される。酸化膜ラインパターン５８Ｐは化
学気相蒸着酸化膜系列であって、ＢＰＳＧ膜、ＬＴＯ
膜、ＳｉＮｘ膜、ＴＥＯＳ膜、ＭＴＯ膜、ＨＴＯ膜、Ｈ
ＤＰ−酸化膜などで形成する。
【００２０】図５、図７ａ、図９ａ、図１１ａ及び図１
３ａを参照すると、しきい値電圧調節イオン注入工程及
びパンチブロッキングインプランテーション(Punch Blo
cking Implantation)工程を行った後、半導体基板５０
の露出部分にトンネル酸化膜６０を形成する。トンネル
酸化膜６０が形成された全体構造上にフローティングゲ
ート用導電層６２を形成し、フローティングゲートマス
クを用いたエッチング工程によってフローティングゲー
ト用導電層６２をパターニングする。
【００２１】前記において、トンネル酸化膜６０は５０
〜２００Åの厚さに形成する。フローティングゲート用
導電層６２はポリシリコンを用いて３００〜３０００Å
の厚さに形成する。
【００２２】図５、図７ｂ、図９ｂ、図１１ｂ及び図１
３ｂを参照すると、パターニングされたフローティング
ゲート用導電層６２を含んだ全体構造上に誘電体膜６
４、コントロールゲート用導電層６６及びハードマスク
層６８を順次形成し、コントロールゲート用マスクを用
いたエッチング工程によってコントロールゲート用導電
層６６をパターニングし、これによりアイソレーティン
グセル分離膜５８Ｔ及び酸化膜ラインパターン５８Ｐと
交差する方向にワードラインとしての多数のコントロー
ルゲート６６Ｇが形成される。次に、パターニングされ
たフローティングゲート用導電層６２の露出部分を自己
整列エッチング工程でエッチングし、これによりコント
ロールゲート６６Ｇに重畳し且つ各単位セル毎に一つず
つ存在する多数のフローティングゲート６２Ｇが形成さ
れる。
【００２３】前記において、コントロールゲート用導電
層６６は、ポリシリコンだけでなく、金属またはＭＯＳ
ｉｘ、ＴａＳｉｘ、ＴｉＳｉ、ＣｏＳｉｘ、ＰｔＳｉな
どの金属合金を用いて形成する。
【００２４】図５、図７ｃ、図９ｃ、図１１ｃ及び図１
３ｃを参照すると、自己整列ソースエッチング工程で酸
化膜ラインパターン５８Ｐの露出部分を除去し、セルソ
ース／ドレインインプランテーション工程で半導体基板
５０の露出部分に不純物イオンを注入し、これにより各
単位セル毎にドレイン７２が形成され、多数のセルを共
有する共通ソースライン７４が形成される。
【００２５】前記において、共通ソースライン７４はそ
の比抵抗を５０〜４００Ω／squareを維持させる。アイ
ソレーティングセル分離膜５８Ｔと隣り合うアイソレー
ティングセル分離膜５８Ｔとの間の共通ソースライン７
４部分は、セルソース／ドレインインプランテーション
工程以後に行われる不純物イオン活性化のための熱工程
時に側面拡散がなされ、既存のトレンチを有する共通ソ
ースラインの幅と比較するとき、拡散しただけ幅が広く
なる。これは広くなった幅を考慮して共通ソースライン
全体の幅を減らしても電気的特性の低下を招かなくなる
ため、既存のフラッシュメモリ素子よりセルサイズを減
少させることができる。
【００２６】前述した本発明において、アイソレーティ
ングセル分離膜５８Ｔは、孤立形態であって、単位セル
と単位セル間を電気的に隔離させているため、セル間の
漏洩電流を防止できるように形成されるべきである。セ
ル間の漏洩電流を防止しながらセル隔離の役割を十分行
うために、アイソレーティングセル分離膜５８Ｔの幅Ｂ
はフローティングゲート６２Ｇのチャネル長さＡより大
きくしなければならず、アイソレーティングトレンチ５
６の側壁の傾斜は９０°〜１５０°の範囲、好ましくは
９０°〜１２０°の範囲となるようにしなければなら
ず、コントロールゲート６６Ｇとアイソレーティングセ
ル分離膜５８Ｔとが重畳する部分Ｄの面積は共通ソース
ライン７４とアイソレーティングセル分離膜５８Ｔ間の
重畳しない部分Ｃの面積より広くしなければならない。
重畳しない部分Ｃの面積に対する重畳する部分Ｄの面積
を百分率で表わす場合、重畳する部分Ｄの面積は６０％
以上、好ましくは６０％〜１１０％、さらに好ましくは
６０％〜９０％の範囲となるようにしなければならな
い。ここで、重畳する部分Ｄの面積が１００％の場合、
アイソレーティングセル分離膜５８Ｔは共通ソースライ
ン７４と相触し、１１０％の場合、アイソレーティング
セル分離膜５８Ｔは共通ソースライン７４と一部重畳す
ることを意味する。
【００２７】
【発明の効果】上述したように、本発明は、シャロート
レンチアイソレーション工程で各単位セルのソースとソ
ースとの間がアクティブ領域と定義されるように、多数
のアイソレーティングセル分離膜を形成するので、アイ
ソレーティングセル分離膜間の共通ソースライン部分に
トレンチが形成されず、アイソレーティングセル分離膜
間の共通ソースラインの一部が単位セルのソースと同様
にワードラインと重畳し、共通ソースラインの電気的特
性を均一に維持させることができ、工程の単純化で生産
性及び収率を向上させることができ、既存に比べて共通
ソースラインの幅を減らすことができて半導体素子の集
積度を高めることができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ素子の製造方法を説明
するためのレイアウト図である。
【図２】図１の２−２’に沿った断面図である。
【図３】図１の３−３’に沿った断面図である。
【図４】図１の４−４’に沿った断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子の
製造方法を説明するためのレイアウト図である。
【図６】図５の６−６’に沿った断面図である。
【図７】図５の６−６’に沿った断面図である。
【図８】図５の７−７’に沿った断面図である。
【図９】図５の７−７’に沿った断面図である。
【図１０】図５の８−８’に沿った断面図である。
【図１１】図５の８−８’に沿った断面図である。
【図１２】図５の９−９’に沿った断面図である。
【図１３】図５の９−９’に沿った断面図である。
【符号の説明】
１０、５０ 半導体基板 １２、５２ パッド酸化膜 １４、５４ パッド窒化膜 １６、５６ トレンチ １８、５８ ギャップフィル酸化膜 １８Ｔ、５８Ｔ セル分離膜 ５８Ｐ 酸化膜ラインパターン ２０、６０ トンネル酸化膜 ２２、６２ フローティングゲート導電層 ２２Ｇ、６２Ｇ フローティングゲート ２４、６４ 誘電体膜 ２６、６６ コントロールゲート導電層 ２６Ｇ、６６Ｇ コントロールゲート ２８、６８ ハードマスク層 ３０ リセス ３２、７２ ドレイン ３４、７４ 共通ソースライン
フロントページの続き Ｆターム(参考） 5F083 EP13 EP23 EP27 ER02 ER03 ER22 GA09 GA27 JA35 JA56 KA14 LA12 LA16 LA20 NA01 PR21 PR40 5F101 BA05 BA23 BB05 BB08 BC02 BC11 BD02 BD05 BD35 BH02 BH19

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に複数の酸化膜ラインパター
    ン及び複数のアイソレーティングセル分離膜を形成する
    段階と、 前記半導体基板の露出部分にトンネル酸化膜及びフロー
    ティングゲート用導電層を形成する段階と、 前記フローティングゲート用導電層をパターニングする
    段階と、 前記パターニングされたフローティングゲート用導電層
    を含んだ全体構造上に誘電体膜、コントロールゲート用
    導電層及びハードマスク層を順次形成する段階と、 前記コントロールゲート用導電層及び前記パターニング
    されたフローティングゲート用導電層をパターニングし
    て複数のコントロールゲート及び複数のフローティング
    ゲートを形成する段階と、 自己整列ソースエッチング工程によって前記酸化膜ライ
    ンパターンの露出部分を除去して前記半導体基板を露出
    させる段階と、 セルソース／ドレインインプランテーション工程によっ
    て複数のドレイン及び複数の共通ソースラインを形成す
    る段階と、を含んでなることを特徴とするフラッシュメ
    モリ素子の製造方法。
  2. 【請求項２】 前記複数の酸化膜ラインパターン及び前
    記複数のアイソレーティングセル分離膜は、 前記半導体基板上にパッド酸化膜及びパッド窒化膜を順
    次形成した後、ターニングする段階と、 前記パターニングされたパッド酸化膜及びパッド窒化膜
    をエッチングマスクとしたシャロートレンチアイソレー
    ション工程によって前記半導体基板に複数のアイソレー
    ティングトレンチを形成する段階と、 ウォール酸化工程を行った後、前記パッド窒化膜及び前
    記パッド酸化膜を除去する段階と、 前記多数のアイソレーティングトレンチが十分埋め込ま
    れるように前記半導体基板の体構造上にギャップフィル
    酸化膜を形成する段階と、 前記ギャップフィル酸化膜を化学機械研磨工程で研磨及
    び平坦化させる段階と、 前記研磨されたギャップフィル酸化膜の一部分をエッチ
    ングする段階と、を含んでなることを特徴とする請求項
    １記載のフラッシュメモリ素子の製造方法。
  3. 【請求項３】 前記酸化膜ラインパターンは２００〜２
    ０００Åの厚さを有することを特徴とする請求項２記載
    のフラッシュメモリ素子の製造方法。
  4. 【請求項４】 前記アイソレーティングトレンチ部分に
    は前記アイソレーティングセル分離膜と前記酸化膜ライ
    ンパターンが重畳することを特徴とする請求項２記載の
    フラッシュメモリ素子の製造方法。
  5. 【請求項５】 前記アイソレーティングトレンチはその
    側壁の傾斜が９０°〜１５０°の範囲となるように形成
    することを特徴とする請求項２記載のフラッシュメモリ
    素子の製造方法。
  6. 【請求項６】 前記酸化膜ラインパターンは化学気相蒸
    着酸化膜物系列であって、ＢＰＳＧ膜、ＬＴＯ膜、Ｓｉ
    Ｎｘ膜、ＴＥＯＳ膜、ＭＴＯ膜、ＨＴＯ膜、ＨＤＰ−酸
    化膜の少なくともいずれか一つで形成することを特徴と
    する請求項２記載のフラッシュメモリ素子の製造方法。
  7. 【請求項７】 前記酸化膜ラインパターンを形成した
    後、しきい値電圧調節イオン注入工程及びパンチブロッ
    キングインプランテーション工程を行うことを特徴とす
    る請求項１記載のフラッシュメモリ素子の製造方法。
  8. 【請求項８】 前記トンネル酸化膜は５０〜２００Åの
    厚さに形成し、前記フローティングゲート用導電層はポ
    リシリコンを用いて３００〜３０００Åの厚さに形成す
    ることを特徴とする請求項１記載のフラッシュメモリ素
    子の製造方法。
  9. 【請求項９】 前記コントロールゲートは前記アイソレ
    ーティングセル分離膜及び前記酸化膜ラインパターンと
    交差する方向に形成することを特徴とする請求項１記載
    のフラッシュメモリ素子の製造方法。
  10. 【請求項１０】 前記アイソレーティングセル分離膜
    は、その幅が前記フローティングゲートのチャネル長さ
    より大きくなるように形成することを特徴とする請求項
    １記載のフラッシュメモリ素子の製造方法。
  11. 【請求項１１】 前記コントロールゲート用導電層はポ
    リシリコン、金属または金属合金で形成することを特徴
    とする請求項１記載のフラッシュメモリ素子の製造方
    法。
  12. 【請求項１２】 前記金属合金はＭｏＳｉｘ、ＴａＳｉ
    ｘ、ＴｉＳｉ、ＣｏＳｉｘ、ＰｔＳｉであることを特徴
    とする請求項１１記載のフラッシュメモリ素子の製造方
    法。
  13. 【請求項１３】 前記共通ソースラインはその比抵抗が
    ５０〜４００Ω／squareを維持するように形成すること
    を特徴とする請求項１記載のフラッシュメモリ素子の製
    造方法。
  14. 【請求項１４】 前記コントロールゲートと前記アイソ
    レーティングセル分離膜が重畳する部分の面積は、前記
    共通ソースラインと前記アイソレーティングセル分離膜
    間の重畳しない部分の面積より広くすることを特徴とす
    る請求項１記載のフラッシュメモリ素子の製造方法。
  15. 【請求項１５】 前記重畳しない部分の面積に対する前
    記重畳する部分の面積は６０％〜１１０％の範囲である
    ことを特徴とする請求項１４記載のフラッシュメモリ素
    子の製造方法。
  16. 【請求項１６】 前記半導体基板上にパッド酸化膜及び
    パッド窒化膜を順次形成した後、パターニングする段階
    と、 前記パターニングされたパッド酸化膜及びパッド窒化膜
    をエッチングマスクとしたシャロートレンチアイソレー
    ション工程によって前記半導体基板に複数のアイソレー
    ティングトレンチを形成する段階と、 ウォール酸化工程を行った後、前記パッド窒化膜及び前
    記パッド酸化膜を除去する段階と、 前記多数のアイソレーティングトレンチが十分埋め込ま
    れるように前記半導体基板全体構造上にギャップフィル
    酸化膜を形成する段階と、 前記ギャップフィル酸化膜を化学機械研磨工程で研磨及
    び平坦化させる段階と、 前記研磨されたギャップフィル酸化膜の一部分をエッチ
    ングして複数の酸化膜ラインパターン及び多数のアイソ
    レーティングセル分離膜を形成する段階と、 前記半導体基板の露出部分にトンネル酸化膜及びフロー
    ティングゲート用導電層を形成する段階と、 フローティングゲートマスクを用いたエッチング工程に
    よって前記フローティングゲート用導電層をパターニン
    グする段階と、 前記パターニングされたフローティングゲート用導電層
    を含んだ全体構造上に誘電体膜、コントロールゲート用
    導電層及びハードマスク層を順次形成する段階と、 コントロールゲート用マスクを用いたエッチング工程で
    前記コントロールゲート用導電層をパターニングして複
    数のコントロールゲートを形成する段階と、 自己整列エッチング工程によって、前記パターニングさ
    れたフローティングゲート用導電層の露出部分をエッチ
    ングして複数のフローティングゲートを形成する段階
    と、 自己整列ソースエッチング工程で前記酸化膜リンパター
    ンの露出部分を除去し、セルソース／ドレインインプラ
    ンテーション工程で多数のドレイン及び多数の共通ソー
    スラインを形成する段階とを含んでなることを特徴とす
    るフラッシュメモリ素子の製造方法。
  17. 【請求項１７】 前記酸化膜ラインパターンは２００〜
    ２０００Åの厚さを有することを特徴とする請求項１６
    記載のフラッシュメモリ素子の製造方法。
  18. 【請求項１８】 前記アイソレーティングトレンチ部分
    には前記アイソレーティングセル分離膜と前記酸化膜ラ
    インパターンが重畳することを特徴とする請求項１６記
    載のフラッシュメモリ素子の製造方法。
  19. 【請求項１９】 前記アイソレーティングトレンチはそ
    の側壁の傾斜が９０°〜１５０°の範囲となるように形
    成することを特徴とする請求項１６記載のフラッシュメ
    モリ素子の製造方法。
  20. 【請求項２０】 前記酸化膜ラインパターンは化学気相
    蒸着酸化物系列であって、ＢＰＳＧ膜、ＬＴＯ膜、Ｓｉ
    Ｎｘ膜、ＴＥＯＳ膜、ＭＴＯ膜、ＨＴＯ膜、ＨＤＰ−酸
    化膜の少なくともいずれか一つで形成することを特徴と
    する請求項１６記載のフラッシュメモリ素子の製造方
    法。
  21. 【請求項２１】 前記酸化膜ラインパターンを形成した
    後、しきい値電圧調節イオン注入工程及びパンチブロッ
    キングインプランテーション工程を行うことを特徴とす
    る請求項１６のフラッシュメモリ素子の製造方法。
  22. 【請求項２２】 前記トンネル酸化膜は５０〜２００Å
    の厚さに形成し、前記フローティングゲート用導電層は
    ポリシリコンを用いて３００〜３０００Åの厚さに形成
    することを特徴とする請求項１６載のフラッシュメモリ
    素子の製造方法。
  23. 【請求項２３】 前記コントロールゲートは前記アイソ
    レーティングセル分離膜及び前記酸化膜ラインパターン
    と交差する方向に形成することを特徴とする請求項１６
    記載のフラッシュメモリ素子の製造方法。
  24. 【請求項２４】 前記アイソレーティングセル分離膜
    は、その幅が前記フローティングゲートのチャネル長さ
    より大きくなるように形成することを特徴とする請求項
    １６記載のフラッシュメモリ素子の製造方法。
  25. 【請求項２５】 前記コントロールゲート用導電層はポ
    リシリコン、金属または金属合金で形成することを特徴
    とする請求項１６記載のフラッシュメモリ素子の製造方
    法。
  26. 【請求項２６】 前記金属合金はＭｏＳｉｘ、ＴａＳｉ
    ｘ、ＴｉＳｉ、ＣｏＳｉｘ、ＰｔＳｉであることを特徴
    とする請求項２５記載のフラッシュメモリ素子の製造方
    法。
  27. 【請求項２７】 前記共通ソースラインはその比抵抗が
    ５０〜４００Ω／squareを維持するように形成すること
    を特徴とする請求項１６記載のフラッシュメモリ素子の
    製造方法。
  28. 【請求項２８】 前記コントロールゲートと前記アイソ
    レーティングセル分離膜が重畳する部分の面積は、前記
    共通ソースラインと前記アイソレーティングセル分離膜
    間の重畳しない部分の面積より広くすることを特徴とす
    る請求項１６記載のフラッシュメモリ素子の製造方法。
  29. 【請求項２９】 前記重畳しない部分の面積に対する前
    記重畳する部分の面積は６０％〜１１０％の範囲である
    ことを特徴とする請求項２８記載のフラッシュメモリ素
    子の製造方法。
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Cited By (1)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713385B1 (en) * 2002-10-31 2004-03-30 Intel Corporation Implanting ions in shallow trench isolation structures
US7074682B2 (en) * 2003-10-01 2006-07-11 Dongbuanam Semiconductor Inc. Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench
KR100650813B1 (ko) * 2005-06-30 2006-11-27 주식회사 하이닉스반도체 플래쉬 메모리 소자
KR100700282B1 (ko) * 2005-12-27 2007-03-26 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100710188B1 (ko) * 2005-12-28 2007-04-20 동부일렉트로닉스 주식회사 고전압용 반도체소자의 제조방법
US7652318B2 (en) * 2006-11-03 2010-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Split-gate memory cells and fabrication methods thereof
KR100861833B1 (ko) * 2007-05-25 2008-10-07 주식회사 동부하이텍 반도체 메모리 소자의 제조 방법
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
US9679979B2 (en) 2014-02-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure for flash memory cells and method of making same
US20160181435A1 (en) * 2014-12-22 2016-06-23 Wafertech, Llc Floating gate transistors and method for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19756601A1 (de) * 1997-12-18 1999-07-01 Siemens Ag Verfahren zum Herstellen eines Speicherzellen-Arrays
TW405265B (en) * 1999-01-30 2000-09-11 United Microelectronics Corp Flash memory structure and its manufacture method
US6001687A (en) * 1999-04-01 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming self-aligned source in flash cell using SiN spacer as hard mask
US6153494A (en) * 1999-05-12 2000-11-28 Taiwan Semiconductor Manufacturing Company Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash
KR100525120B1 (ko) * 1999-12-07 2005-11-01 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 제조방법
KR100317488B1 (ko) * 1999-12-28 2001-12-24 박종섭 플래쉬 메모리 소자의 제조 방법
JP2001332635A (ja) * 2000-05-19 2001-11-30 Nec Corp 不揮発性半導体記憶装置及びその製造方法
US6638822B2 (en) * 2002-03-06 2003-10-28 United Microelectronics Corp. Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183228A (ja) * 2013-03-19 2014-09-29 Rohm Co Ltd 半導体装置および半導体装置の製造方法

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