KR100525120B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 플로팅 게이트의 표면적을 넓혀 캐패시터의 용량을 증가시키기 위하여, 반도체기판과, 상기 반도체기판에 소자격리를 위하여 형성되는 트렌치와, 상기 트렌지를 채우고 상기 기판 상부로 돌출되도록 형성되는 소자격리용 절연막과, 상기 반도체기판의 소정 부분에 위치하고, 상기 소자격리용 절연막의 일부를 덮도록 형성되는 플로팅 게이트와, 상기 플로팅 게이트 상에 상기 플로팅 게이트를 따라 증착되도록 형성되는 층간절연막과, 상기 층간절연막 상에 상기 층간절연막을 따라 증착되도록 형성되는 콘트롤 게이트를 포함하는 반도체 메모리 소자와 그의 제조방법을 제공하며, 캐패시터의 용량을 증가시킬 수 있어서, 프로그래밍 전압을 낮출 수 있다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로 특히, 이피롬(Erasable Programmable Read Only Memories, EPROM) 소자 및 그 제조방법에 관한 것이다.
EPROM은 칩을 제조하여 실장한 다음, 전기적으로 프로그램하는 반도체 메모리 소자이다.
EPROM 소자는 2층 게이트 구조를 가진다. 제 1 층 게이트는 플로팅 게이트(floating gate)로 사용되고, 제 2 층 게이트는 콘트롤 게이트(control gate)로 사용된다. 이 메모리 소자에서는 채널에서 발생되는 핫 전자(hot electron)를 콘트롤 게이트에 인가되는 전압에 의해 플로팅 게이트에 주입함으로써 프로그램된다.
도 1a부터 도 1b는 종래 기술에 따른 EPROM 소자의 제조공정을 설명하기 위한 도면이다.
도 1a를 참조하면, 소자격리막(11)이 형성되어 있는 반도체 기판(10)에 게이트 산화막(12)을 성장시키고, 그 상단에 제 1 도전층(13L), 절연막(14L) 및 제 2 도전층(15L)을 연속적으로 증착한다.
제 1 도전층(13L)과 제 2 도전층(15L)을 불순물이 도핑된 다결정 실리콘으로 형성할 수 있다. 그리고, 절연막(14L)으로는 산화막＼질화막＼산화막＼질화막, ONON막으로 형성할 수 있다.
도 1b를 참조하면, 제 2 도전층(15L), 절연막(14L) 및 제 1 도전층(13L)을 사진식각하여 콘트롤 게이트(15), 층간절연막(14) 및 플로팅 게이트(14)를 형성한다.
이 후, 도면에는 보이지 않았지만, 불순물 주입등의 후속 공정을 진행하여 EPROM 소자의 제조를 완료한다.
종래 기술에서는 도면에 보인 바와 같이, 제 1 도전층 위에 ONON 절연막을 덮고, 그 위에 제 2 도전층을 덮은 후에, 이들을 수직으로 식각하여, 콘트롤 게이트, 층간절연막 및 플로팅 게이트를 형성한다.
그런데, EPROM 소자의 프로그래밍 작동은 플로팅 게이트에 축적되는 차지(charge)량에 의하여 결정된다. 플로팅 게이트의 전하 축적용량은 플로팅 게이트와 콘트롤 게이트가 구성하는 캐패시터의 캐패시턴스에 의하여 결정된다.
Q=CV (Q는 캐패시터에 저장되는 전하량, C는 캐패시터의 용량, V는 캐패시터의 양단에 걸리는 전압)에서, V=Q/C가 된다.
따라서, 저전압을 사용하여 EPROM 소자의 프로그래밍 작업을 진행하기 위해서는 플로팅 게이트의 전하 축적용량을 증가시키는 것이 유리하다.
이 캐패시턴스를 증가시키기 위해서는 플로팅 게이트의 표면적을 증가시키는 것이 유리하다. 따라서, 표면적 A를 넓혀야 하나, 종래 기술에 따른 EPPROM 소자의 구조에서는 플로팅 게이트의 표면적을 넓히기 위해서는 집적도 측면에서 한계를 보여준다.
본 발명은 상기 종래 기술에 따른 문제점이 해결된 반도체 메모리 소자 및 그 제조방법을 제공하고자 한다.
본 발명은 소자의 집적도 향상을 위해 트렌치(trench) 구조를 사용하며, 플로팅 게이트의 표면적을 넓혀 캐패시터의 용량을 증가시킴으로써, 충전되는 전하량의 증가로 프로그램 전압을 낮출 수 있는 반도체 메모리 소자 및 그 제조방법을 제공하고자 한다.
이를 위한 본 발명은 반도체기판과, 상기 반도체기판에 소자격리를 위하여 형성되는 트렌치와, 상기 트렌지를 채우고 상기 기판 상부로 돌출되도록 형성되는 소자격리용 절연막과, 상기 반도체기판의 소정 부분에 위치하고, 상기 소자격리용 절연막의 일부를 덮도록 형성되는 플로팅 게이트와, 상기 플로팅 게이트 상에 상기 플로팅 게이트를 따라 증착되도록 형성되는 층간절연막과, 상기 층간절연막 상에 상기 층간절연막을 따라 증착되도록 형성되는 콘트롤 게이트를 포함하는 반도체 메모리 소자를 제공한다.
또한, 본 발명은 반도체기판의 소정 부분에 소자격리을 위하여 트렌치를 형성하는 공정과, 상기 트렌지를 채우되, 상기 기판 상부로 돌출되는 소자격리용 절연막을 형성하는 공정과, 상기 소자격리용 절연막 및 상기 반도체기판의 노출된 전면을 덮는 제 1 도전층, 절연막 및 제 2 도전층을 형성하는 공정과, 상기 제 2 도전층, 절연막 및 제 1 도전층을 사진식각하여, 상기 반도체기판의 소정 부분에 위치하되 상기 소자격리용 절연막의 일부를 덮는 플로팅 게이트, 상기 플로팅 게이트의 상단에 위치하는 층간절연막, 상기 층간절연막의 상단에 위치하는 콘트롤 게이트를 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.
도 2a부터 도 2d는 본 발명의 실시예에 따른 EPROM 소자의 제조공정을 설명하기 위한 도면이다.
도 2a를 참조하면, 반도체 기판(20)에 소자 격리를 위하여 트렌치(20-1)를 형성한다.
그다음, 트렌치(20-1)가 형성된 반도체 기판(20)의 전면을 덮는 제 1 절연막(21)을 형성한다. 이 때, 제 1 절연막(21)을 질화막으로 형성하는데, 기판의 누설전류를 차단시킬 수 있다.
그다음, 제 1 절연막(21) 상에 반도체기판(20)의 트렌치(20-1)를 채울수 있도록 충분한 두께로 제 2 절연막(22)을 형성한다. 제 2 절연막(22)은 TEOS(tetraethyl orthosilicate)를 CVD(chemical vapor deposition)기법을 사용하여 형성할 수 있다. 또한, 제 2 절연막(22)은 다결정 실리콘을 증착한 후에 산화시켜 형성할 수 있다. 이 때, 제 2 절연막(22)을 두껍게 함으로써, 이후의 공정에서 플로팅 게이트의 표면적을 넓히는데 유리하도록 한다.
도 2b를 참조하면, 제 2 절연막(22)과 제 1 절연막(21)을 사진식각하여 소자격리가 필요한 부분에 잔류시켜 소자격리부(23)를 형성한다. 소자격리부(23)는 반도체기판(20)의 상부로 도출되는 형상을 가지는 말뚝형상으로 형성된다.
도 2c를 참조하면, 소자격리부(23)와 반도체기판(20)의 노출된 전면을 덮도록 그 상단에 제 1 도전층(25L), 제 3 절연막(26L) 및 제 2 도전층(27L)을 연속적으로 증착한다. 제 1 도전층(25L)과 제 2 도전층(27L)은 불순물이 도핑된 다결정 실리콘으로 형성할 수 있다. 그리고, 제 3 절연막(26L)은 산화막＼질화막＼산화막＼질화막과 같은 ONON막을 사용하여 형성할 수 있다.
이 때, 다결정 실리콘으로 형성되는 제 1 도전층(25L)은 반도체 기판을 따라 형성되고, 다결정 실리콘으로 형성되는 제 2 도전층(27L)도 제 3 절연막(26L)을 따라 형성된다.
도 2d를 참조하면, 제 2 도전층(27L), 제 3 절연막(26L) 및 제 1 도전층(25L)을 사진식각하여 콘트롤 게이트(27), 층간절연막(26) 및 플로팅 게이트(25)를 형성한다. 이 때, 플로팅 게이트(25)를 반도체기판의 소정 부분에 위치하되, 소자격리용 절연막(23)의 일부를 덮도록 형성하고, 층간절연막(26)을 플로팅 게이트(25) 상에 플로팅 게이트(25)를 따라 증착되도록 형성하고, 콘트롤 게이트(27)를 층간절연막(26) 상에 층간절연막(26)을 따라 증착되도록 형성한다.
이와 같이, 게이트를 반도체기판(20) 상에 말뚝형상으로 돌출된 소자격리용 절연막(23)을 덮도록 형성하므로, 도면에 보인 바와 같이, 게이트(25)(27)의 표면적이 증가된 EPROM 소자를 제조할 수 있다.
이 후, 도면에는 보이지 않았지만, 불순물 주입등의 후속 공정을 진행하여 EPROM 소자의 제조를 완료한다.
도 3는 본 발명의 실시예에 따라 제조된 EPROM 소자의 단면구조를 개략적으로 나타낸 것이다.
소자간 격리를 위한 부분에 트렌치가 형성된 반도체기판(30)에 이중층의 절연막(31)(32)으로 구성된 소자격리부가 형성되어 있다. 소자격리부의 제 2층에 있는 절연막(32)은 반도체기판(30)의 상부로 돌출되는 말뚝형상으로 하고 있다.
그리고, 반도체기판(30)의 상부에는 플로팅 게이트(33), 층간절연막(34) 및 콘트롤 게이트(5)가 형성되어 있다. 이 들 게이트들(33)(35)은 말뚝형상의 소자격리부의 제 2 층 절연막(32)의 일부를 덮도록 형성되어 있다. 이와 같이, 게이트들(33)(35)이 소자격리부(31)(32)의 단차를 이용하기 때문에 실질적으로 표면적을 넓힐 수 있다. 그에 따라 두 개의 게이트들이 형성하는 캐패시터의 용량을 증가시킬 수 있는 장점이 있다.
도 4와 도 5는 도 3에 보인 본 발명의 EPROM 소자에서 절단선 I-I', 절단선 II-II'을 따라 나타낸 단면구조를 개략적으로 나타낸 것이다. 도 4는 게이트들과 반도체기판 사이의 위치관계를 보여주고, 도 5는 게이트들, 소자격리막 및 반도체기판 사이의 위치관게를 보여준다.
도 4를 참조하면, 불순물영역(33)이 형성되어 있는 반도체기판(30) 상에 플로팅 게이트(33), 층간절연막(34) 및 콘트롤 게이트(35)가 순차적으로 적층되어 있는 통상의 EPROM 소자의 구조를 보이고 있다.
도 5를 참조하면, 불순물영역(36)이 형성된 반도체기판(30) 상에 제 1 절연막(31)이 얇게 형성되어 있고, 그 상단에는 제 2 절연막(32)이 두껍게 형성되어 있다. 언급한 바와 같이, 제 2 절연막(32)은 소자격리를 위하여 두껍게 형성된다.
그리고, 제 2 절연막(32) 상에는 플로팅 게이트(33), 층간절연막(34) 및 콘트롤 게이트(35)가 순차적으로 적층된 구조를 보인다.
완성도인 도 3을 참조하면, 반도체기판 상부로 돌출된 소자격리용 절연막의 단차를 이용함으로써, 게이트들의 단면적을 증가시켜 게이트들이 만드는 캐패시터의 용량을 증가시킬 수 있다.
본 발명은 EPROM 소자에 있어서, 소자격리를 위하여 트렌치 절연방법을 사용함을써 고집적화를 이룰 수 있다. 또한, 게이트 절연막인 제 1 절연막을 질화막을 사용하기 때문에 누설전류를 방지할 수 있다.
또한, 트렌치에 형성된 소자격리용 절연막인 제 2 절연막의 단차를 이용하여 게이트들이 이루는 캐패시터의 용량을 증가시킬 수 있다. 따라서, EPROM 소자의 단면적을 증가시킴으로써 게이트들이 구성하는 캐패시터의 용량을 향상시키 수 있어서, 프로그래밍 전압을 낮출 수 있다.
도 1a부터 도 1b는 종래 기술에 따른 이피롬 소자의 제조공정도
도 2a부터 도 2d는 본 발명에 따른 이피롬 소자의 제조공정도
도 3은 본 발명에 따른 이피롬 소자의 단면구조의 개략도
도 4는 도 3의 절단선 I-I'을 따라 나타낸 이피롬 소자의 개략적인 단면구조도
도 5는 도 3의 절단선 II-II'을 따라 나타낸 이피롬 소자의 개략적인 단면구조도
<도면의 주요부분에 대한 부호의 설명>
20-1. 트렌치. 20. 반도체기판.
23. 소자격리용 절연막. 25,33. 플로팅 게이트.
26,34. 층간절연막. 27,35. 콘트롤 게이트.
31. 소자격리부의 제 1 층 절연막. 32. 소자격리부의 제 2 층 절연막.
Claims (5)
- 반도체기판과,상기 반도체기판에 소자격리를 위하여 형성되는 트렌치와,상기 트렌지를 채우고 상기 기판 상부로 돌출되도록 형성되는 소자격리용 절연막과,상기 반도체기판의 소정 부분에 위치하고, 상기 소자격리용 절연막의 일부를 덮도록 형성되는 플로팅 게이트와,상기 플로팅 게이트 상에 상기 플로팅 게이트를 따라 증착되도록 형성되는 층간절연막과,상기 층간절연막 상에 상기 층간절연막을 따라 증착되도록 형성되는 콘트롤 게이트를 포함하는 반도체 메모리 소자.
- 청구항 1에 있어서,상기 반도체기판과 상기 소자격리용 절연막 사이에는 다른 절연막이 추가로 형성되어 있는 반도체 메모리 소자.
- 반도체기판의 소정 부분에 소자격리을 위하여 트렌치를 형성하는 공정과,상기 트렌지를 채우되, 상기 기판 상부로 돌출되는 소자격리용 절연막을 형성하는 공정과,상기 소자격리용 절연막 및 상기 반도체기판의 노출된 전면을 덮는 제 1 도전층, 절연막 및 제 2 도전층을 형성하는 공정과,상기 제 2 도전층, 절연막 및 제 1 도전층을 사진식각하여, 상기 반도체기판의 소정 부분에 위치하되 상기 소자격리용 절연막의 일부를 덮는 플로팅 게이트, 상기 플로팅 게이트의 상단에 위치하는 층간절연막, 상기 층간절연막의 상단에 위치하는 콘트롤 게이트를 형성하는 공정을 포함하는 반도체 메모리 소자의 제조방법.
- 청구항 3에 있어서,상기 소자격리용 절연막은 TEOS로 형성하는 반도체 메모리 소자의 제조방법.
- 청구항 3에 있어서,상기 소자격리용 절연막은 다결정 실리콘을 증착한 후에 산화시켜 형성하는 반도체 메모리 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0055347A KR100525120B1 (ko) | 1999-12-07 | 1999-12-07 | 반도체 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0055347A KR100525120B1 (ko) | 1999-12-07 | 1999-12-07 | 반도체 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010054510A KR20010054510A (ko) | 2001-07-02 |
| KR100525120B1 true KR100525120B1 (ko) | 2005-11-01 |
Family
ID=19623901
Family Applications (1)
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|---|---|---|---|
| KR10-1999-0055347A KR100525120B1 (ko) | 1999-12-07 | 1999-12-07 | 반도체 메모리 소자 및 그 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100525120B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100461665B1 (ko) * | 2002-05-17 | 2004-12-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| JP2017045947A (ja) * | 2015-08-28 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
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- 1999-12-07 KR KR10-1999-0055347A patent/KR100525120B1/ko not_active IP Right Cessation
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|---|---|
| KR20010054510A (ko) | 2001-07-02 |
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