KR100231962B1 - 비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀 - Google Patents
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Abstract
적층 에칭 기술을 사용하여 분할 게이트 EPROM 셀을 제조하는 방법이 제공되어 있다. 본 발명의 바람직한 실시예에 따르면, P-실리콘 기판 상에 이산화 실리콘층이 형성된다. 그러한 연후에, 상기 이산화 실리콘층상에 폴리 실리콘층이 형성된 다음 산화물/질화물/산화물(ONO)층이 성장된다. 이때, 상기 ONO 및 폴리 실리콘 층이 에칭되어 부동 게이트가 한정된다. 다음으로는 각각의 부동 게이트의 에지는 매몰된 N+비트 라인의 자기 정렬된 주입 단계에서 사용된다. 상기 부동 게이트는 인접한 매몰된 비트 라인 사이에 한정된 채널의 제1부분상에만 확장한다. 그러한 연후에, 저온 증기 산화단계에서 차등 적인 산화물층이 인접한 부동 게이트 사이에 있는 기판상에 성장된다. 즉, 상기 매몰된 N+비트 라인의 노출 부분 상에 형성된 산화물은 상기 채널의 노출 부분상에 형성된 산화물보다 더 두껍다. 상기 차등적인 산화물층이 형성된 다음에는 제2폴리 실리콘층이 형성되고 그러한 연후에 에칭되어 종래의 분할 게이트 EPROM 셀 구조로 상기 부동 게이트에 수직으로 확장하는 제어라인이 한정된다. 제어 게이트가 상기 분할 게이트 셀을 완성시키도록 적층 에칭 단계에서 사용된다. 그와 같은 에칭은 상기 N+비트 라인 상부에 놓인 산화물이 상기 기판 표면을 보호할 정도로 이행되어 비트 라인의 인터럽션이 방지되는 반면에, 상기 채널의 노출 부분 상부에 놓인 이산화 실리콘은 상기 N+영역의 접합 길이 이하로 확장하는 트렌치를 상기 채널내에 형성하도록 과도하게 에칭됨으로써 비트 라인 사이의 리치 스투우가 제거된다.
Description
제1(a)도는 종래의 형태로 적층된 게이트 EPROM 셀을 예시하는 단면도.
제1(b)도는 제1(a)도의 형태로 적층된 게이트 EPROM 셀을 예시하는 평면도.
제2(a)도는 종래의 분할 게이트 EPROM 셀을 예시하는 단면도.
제2(b)도는 제2(a)도의 분할 게이트 EPROM 셀을 예시하는 평면도.
제3(a)도는 내지 제3(f)도는 본 발명에 따른 분할 게이트 EPROM 셀을 형성하기 위한 적층 에칭 제조공정의 단계를 예시하는 단면도.
[발명의 분야]
본 발명은 소거 가능하고 프로그램 가능한 판독 전용 메모리 (Erasable Programmable Read Only Memory ; 이하 EPROM 이라 한다) 에 사용될 수 있는 형태의 분할 게이트 메모리 셀에 관한 것으로 특히, 적층 에칭 기술을 사용하여 제조되지만 비트라인의 인터럽션 및 비트라인 간의 리치 스투우(reach-through)에 대한 면역성을 제공하는 분할 게이트 메모리 셀에 관한 것이다.
[선행 기술의 설명]
제1(a)도는 종래의 형태로 적층된 게이트 EPROM 셀(10)을 도시한 것이다. 상기 EPROM 셀(10)은, P-실리콘 기판(16)에 형성되어 있으며 기판 채널 영역(18)에 의해 분리되어 있는 매몰된 N+소오스 영역(12) 및 매몰된 드레인 영역(14)을 포함한다. 상기 기판 채널 영역(18) 상부에는 이산화 실리콘으로 형성되는 것이 전형적인 절연 재료층(20)이 놓여 있다. 상기 절연 재료층(20)상에는 부동 게이트(22)가 형성되어 있다. 그러한 부동 게이트(22)는 다결정 실리콘으로 형성되는 것이 전형적이다. 상기 부동 게이트(22) 상부에는 산화물/질화물/산화물(ONO)로 조성되어 있는 것이 전형적인 제2절연 재료층(24)이 놓여 있다. 상기 ONO층(24)상에는 제어 게이트(26)가 형성되어 있다. 그러한 제어 게이트(26)도 역시 다결정 실리콘으로 형성되는 것이 전형적이다.
제1(b)도는 제1(a)도의 형태로 적층된 게이트 EPROM 셀(10)의 평면도가 도시되어 있다. 이러한 셀(10)의 구조로 부터“적층된 게이트”의 설계가 유도되는데, 그 이유는 자기 정렬된 에칭 공정이 상기 셀(10)에 대하여 수직 형태로 정렬된 제어 게이트 라인(26) 및 부동 게이트(22)를 형성하는데 사용되기 때문이다.
상기 형태로 적층된 게이트 셀(10)의 폴리 실리콘 부동 게이트(22) 및 폴리 실리콘 제어라인(26)을 형성하기 위한 처리 공정 순서는 다음과 같다. 첫 번째의 공정으로서, 중간에 있는 이산화 실리콘층(20)상에 폴리 실리콘층이 형성된다. 그러한 연후에 상기 폴리 실리콘층 및 이 하부에 놓인 이산화 실리콘층(20)이 마스크된 다음에 에칭되어 부동 게이트(22)가 한정된다. 이때, 상기 부동 게이트(22)의 에지는 자기 정렬된 주입 단계에서 매몰된 N+소오스 및 드레인 영역(12, 14)을 각각 형성하는데 사용된다. 그러한 연후에, 상기 전체의 구조상에 ONO층이 성장된다. 이 다음에는 제어 게이트 라인(26)이 형성될 제2폴리 실리콘층이 성장된다. 이때, 상기 제2폴리 실리콘층이 마스크된 다음에 에칭된다. 그 결과로 생성된 제어 게이트 라인(26)은 자기 정렬된 마스크로서 사용되어, 제1(a)도에 도시된 적층된 게이트 셀(10)의 최종적인 구조를 한정하도록 혼합 폴리 실리콘 ONO(24) 및 이하부에 놓인 부동 게이트(22)가 에칭된다.
최근에는, 상기 기술된 적층된 게이트 EPROM 셀의 집적도 및 수율(yield)을 개선시키기 위한 수단으로서 분할 게이트 EPROM 셀이 제기되었다.
1987년 1월 27일자 Boaz Eitan에게 허여된 미합중국 특허 제4,639,893호에는 분할 게이트 EPROM 셀의 이행 예가 개시되어 있다. 제2(a)도를 참조하면 Eitan에 의해 개시된 분할 게이트 메모리 셀(30)은 부동 게이트(34)의 에지에 드레인 영역(32)을 자기 정렬 시키는 공정에 의하여 형성된다. 상기 부동 게이트(34)는 상기 드레인 영역(32) 및 소오스 영역(38) 사이에 있는 채널 영역(36)의 제1부분 상에만 확장함으로써 상기 부동 게이트(34) 및 상기 소오스 영역(38) 사이에 있는 채널 영역의 제2부분을 한정한다. 상기 부동 게이트(34) 상부에는 제어 게이트 라인이 형성되어 있으며 상기 제어 게이트 라인은 또한 분할 게이트 동작을 제공하도록 상기 채널 영역(36)의 제2부분(37)을 제어한다. 상기 채널 영역의 제2부분(37)이 상기 제어 게이트에 의하여 제어되지만 정확하게 한정될 필요가 없을 정도로 상기 소오스 영역(38)이 상기 부동 게이트(34)와 충분히 이격되어 형성된다.
집적회로 제조기술이 향상됨에 따라, 채널 영역(36)의 길이도 국적으로 감소될 수 있다. 상기 셀 크기를 감소시키는 한가지 방법은 적층된 게이트 셀(10)에서 기술된 적층 에칭기술을 사용하는 것이다. 그러나 분할 게이트 셀을 제조하기 위해 적층 에칭 공정을 사용함에 있어서는 2가지 주된 결점이 있다. 그 첫 번째의 결점으로서 제2(b)도에 도시된 분할 게이트 셀(30)의 평면도를 참조하면, 상기 분할 게이트 구조에서 제2폴리 실리콘의 제어라인 및 제1폴리 실리콘의 부동 게이트가 서로에 대하여 수직하여 있기 때문에, 상기 제2폴리 실리콘 및 제1폴리 실리층을 적층으로 에칭하는 공정은 인접한 제어라인 사이에 있는 매몰된 N+영역 즉 제2도에 도시된 영역(1)을 파고 들어가는 결과를 초래하는데, 그 이유는 이러한 영역 상부에 놓인 게이트 산화물의 두께가 충분히 두껍지 않기 때문이다. 그 두 번째의 결점으로서는, 상기 인접한 매몰된 N+영역 사이의 거리가 감소됨에 따라 인접한 제어 라인 사이에 있는 채널 영역, 즉 제2(b)도에 도시된 영역(2)을 이루는 N+소오스 영역(38)으로 부터 N+드레인 영역(32)까지의 리치 스투우에 대한 전위도 증가한다는 점이다.
그러므로, 분할 게이트 EPROM 셀을 제조하기 위해 적층된 에칭 기술을 사용하지만 비트 라인의 인터럽션(interruption)을 야기시키지 않으려 비트라인 사이의 리치 스투우(reach-through)를 방지하는 방법을 지니는 것이 바람직하다.
[발명의 요약]
본 발명은 적층 에칭 기술을 사용하여 분할 게이트 메모리 셀을 제조하는 방법을 제공하는 것이다.
상기 방법의 바람직한 실시예에 의하면, P-실리콘 기판상에 이산화 실리콘층이 형성된다. 그러한 연후에, 상기 이산화 실리콘 층상에 폴리 실리콘 층이 형성되고 상기 폴리 실리콘 층상에 산화물/질화물/산화물(ONO) 층이 성장된다. 그 다음에는, 이러한 층이 에칭되어 상기 셀 어레이의 부동 게이트가 한정된다. 이때, 각각의 부동 게이트의 에지는 자기 정렬된 주입 공정에서 상기 어레이의 매몰된 N+비트라인을 형성하도록 사용된다. 각각의 셀의 부동 게이트는 종래의 분할 게이트 셀 방식으로 상기 채널 영역의 일부분 상에만 확장한다. 본 발명에 따르면, 인접한 부동 게이트 사이에 있는 실리콘 기판상에 차등적인 산화물이 성장된다. 즉, 상기 매몰된 N+비트라인의 노출부분 상부에 형성된 산화물은 상기 채널 영역의 노출 부분상부에 형성된 산화물 보다 더 두껍다. 상기 차등적인 산화물층이 형성된 다음에는, 상기 부동 게이트가 ONO층에 의하여 제2폴리 실리콘층으로부터 분리될 정도로 전체 구조상에 제2폴리 실리콘층이 형성된다. 이때, 상기 제2폴리 실리콘층이 에칭되어 상기 부동 게이트에 수직으로 확장하는 병렬 제어 라인이 한정되므로 분리 게이트 셀이 한정된다. 그러한 연후에, 상기 제어 게이트가 이 하부에 놓인 층의 적층 에칭으로 사용된다. 상기 적층 에칭은 상기 매몰된 N+비트 라인 상부에 놓인 산화물이 상기 비트라인을 보호하도록 이행되는 반면에 상기 채널 영역의 노출 부분 상부에 놓인 산화물은 상기 매몰된 N+비트 라인의 접합 깊이 이하까지 인접한 제어라인 사이에 있는 채널 영역 내로 확장하는 트렌치(trench)를 형성하도록 과도하게 에칭된다.
따라서, 상기 기술된바 있는 차등적인 산화물 단계를 합체함으로써 적층 에칭 제조기술은 적층 에칭의 결과로서 비트라인의 인터럽션을 초래하지 않고서도 분할 게이트 EPROM 셀을 제조하는데 사용될 수 있다. 또한, 인접한 제어라인 사이에 있는 영역에 매몰된 N+비트라인 사이에 있는 트렌치를 형성함으로써 비트라인 사이의 리치 스투우가 방지된다.
본 발명의 특정 및 잇점에 대한 보다 양호한 이해는 본 발명의 원리가 사용되는 예시적인 실시예를 설명하는 첨부된 도면 및 이하 본 발명의 바람직한 실시예에 대한 상세한 설명을 참조하면 실현될 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제3(a)도 내지 제3(e)도는 분할 게이트 EPROM 셀을 형성하기 위해 적층 에칭을 사용하는 집적 회로 제조 공정을 예시한 것이다.
상기 공정에 따라 제3(a)도를 참조하면, P-실리콘 기판상에 종래의 방식으로 형성된 게이트 산화물중(52) 상에 제1폴리 실리콘층이 데포지트된다. 산화물-질화물-산화물 (ONO) 층(54)이 데포지트된 다음에는, ONO 폴리실리콘 게이트 산화물 구조가 패턴된 다음에 종래의 방식으로 에칭되어 폴리 실리콘 부동 게이트(56)가 한정된다. 그러한 연후에, 포토레지스트층이 형성된 다음에 에칭되어 매몰된 N+소오스 영역(60)이 주입되기 위한 마스크(58)로서 사용되며 상기 부동 게이트(56)의 에지가 매몰된 N+드레인 영역(62)의 에지에 대한 자기 정렬된 마스크로서 사용된다.
제3(b)도를 참조하면, 포토래지스트 마스크(58)를 벗겨낸 다음에, 본 발명에 따라 800℃의 저온 증기 산화 처리가 이행되어 매몰된 N+영역의 노출 부분, 및 상기 매몰된 N+영역 및 부동 게이트(56) 사이에 있는 채널영역(68)의 노출부분(66) 상부에 놓인 차등적인 산화물층(64)이 만들어진다. 예를 들면, 상기 매몰된 N+영역의 노출부분 상에 1000Å의 산화물층(64a)이 성장되는 경우 소오스 영역(60) 및 상기 부동 게이트(56) 사이에 있는 채널 영역의 노출 부분 상에는 250A의 산화물(64b)이 성장된다.
그와 같은 공정 다음에는 종래의 적층 에칭이 계속 이행된다. 즉, 제2폴리 실리콘층은 데포지트된 다음에 도우핑된다. 그러한 연후에, 상기 제2폴리 실리콘 층이 마스크된 다음에 에칭되어 분할 게이트 셀의 폴리 실리콘 제어 게이트 라인(70)이 한정된다. DUV 경화 단계 다음에는, 상기 에칭된 폴리 실리콘 제어 라인이 자기 정렬된 에칭 마스크로서 사용되어 상기 폴리 실리콘 제어 라인 하부에 놓인 ONO층이 에칭된 연후에 상기 ONO층 하부에 놓인 제1부동 게이트의 폴리 실리콘층(56)이 에칭된다.
이러한 단계에 의하여 제3(f)도에 도시된 형태의 분할 게이트 셀이 형성되는 결과가 초래된다.
인접한 제어 게이트(70)(단면으로 비교된)사이에서 라인(제(b)도에 도시된 3A 내지 3E)을 따라 취해진 본 발명에 따른 제3(c)도 및 제3(d)도의 단면도를 참조하면, 상기 기술된 공정이 인접한 제어 게이트 라인(70)(즉, 제2(b)도에 도시된 영역(1) 및 영역(2))사이에 있는 영역에 차등적인 산화물층을 형성하기 때문에, 폴리 실리콘 부동 게이트(56)는 적층 에칭 단계동안 과도하게 에칭됨으로써 매몰된 N+영역으로 파고 들어가지는 않지만 그 반면에 매몰된 N+영역(60, 62)의 접합 깊이 이하까지 P-기판 영역(64b)내로 파고 들어가서 제3(d)도에 도시된 바와 같이 상기 매몰된 N+영역 상부에 놓인 산화물이 어느 정도 얇아진다. 이로써, 인접한 제어 라인 사이에 있는 영역에 인접한 N+영역 사이에 트렌치(66)를 형성하는 결과가 초래된다.
제3(e)도에 도시된 바와 같이, 이와 같은 적층 에칭을 이행한 다음에는 P-분리영역(72)이 붕소로 주입된다. 그 다음에는, P-기판에 있는 트랜치가 차후의 금속 처리를 위한 양호한 도포 단계를 보장하도록 충전되어 평탄화(LPCVD TEO 데포지트 및 재 에칭(etch-back)함으로써)된다.
상기한 공정의 결과로서, 비트라인 사이의 리치 스투우가 인접한 N+영역 사이에 있는 P-실리콘 내의 트렌치에 의하여 방지된다. 더군다나, 비트라인의 인터럽션은 적층 에칭 단계동안 매몰된 N+영역을 보호하도록 차등적인 산화단계를 사용함으로써 방지된다.
본 명세서에 기술된 본 발명의 실시예의 대한 여러 변형에는 본 발명을 실시함에 있어 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 한정하며 이러한 특허청구항의 범위에 내재하는 구조 및 방법, 그리고 그에 상응하는 등가물은 상기 첨부된 특허 청구의 범위에 의해 포함되고자 의도한 것이다.
Claims (5)
- 적층 에칭 제조 기술을 사용하여 제1도전율 형태의 반도체 기판내에 분할 게이트 메모리 셀 어레이를 제조하는 방법에 있어서, (a) 상기 반도체 기판상에 제1유전체 재료층을 형성하는 단계, (b) 상기 제1유전체 재료층상에 제1도전성 재료층을 형성하는 단계, (c) 상기 제1도전성 재료층상에 제2유전체 재료층을 형성하는 단계, (d) 제1유전체 재료층이 하부에 놓여 있음으로써 반도체 기판으로부터 분리되며 상부에 제2유전체 재료층을 지니는 복수개의 이격되어 있고 병렬로 확장되어 있는 부동 게이트를 한정하도록 상기 제2유전체 재료층 및 제1도전성 재료층을 에칭하는 단계, (e) 상기 반도체 기판내에 복수개의 제2도전율 형태인 도우펀트 영역을 형성하는 단계로서, 인접한 도우펀트 영역은 이 영역 사이에 채널 영역을 한정하도록 이격되게 하고, 각각의 부동 게이트의 제1에지는 해당 도우펀트 영역의 에지를 한정하도록 사용되게 하며, 상기 부동 게이트는 상기 채널 영역의 제2부분이 상기 부동게이트의 제2에지 및 인접한 도우펀트 영역사이에 한정되도록 상기 해당 도우펀트 영역 및 상기 인접한 도우펀트 영역 사이에 한정된 채널 영역의 제1부분상에만 확장되게 하는 단계, (f) 제1두께를 지니면서 상기 도우펀트 영역의 노출 부분상에 형성된 제1산화물 영역을 포함하며 상기 제1두께 이하인 제2두께를 지니면서 상기 채널 영역의 제2부분상에 형성된 제2산화물 영역을 포함하는 차등적인 산화물 층을, 인접한 부동 게이트 사이에 있는 반도체 기판상에 형성하는 단계, (g) 상기 부동 게이트가 상기 제2유전체 재료층에 의하여 제2도전성 재료층으로부터 분리되도록 상기 차등적인 산화물 층 및 복수개의 부동 게이트상에 제2도전성 재료층을 형성하는 단계, (h) 상기 부동 게이트에 수직으로 확장하는 복수개의 병렬 제어 게이트 라인을 한정하도록 상기 제2도전성 재료층을 형성하는 단계, (i) 상기 제1산화물 영역이 상기 도우펀트 영역의 표면을 보호하여 상기 제2산화물 영역이 이 하부에 놓인 반도체 기판내로 과도하게 에칭되어 상기 도우펀트 영역의 접합 깊이 이하로 확장하는 트렌치가 상기 채널 영역내에 형성되도록 인접한 제어 게이트 라인의 에지를 사용하여 상기 인접한 제어 게이트 라인 사이에 있는 차등적인 산화물층을 에칭하는 단계를 포함하는 상기 방법.
- 적층 에칭 제조 기술을 사용하여 P-실리콘 기판내에 분할 게이트 메모리 셀 어레이를 제조하는 방법에 있어서, (a) 상기 기판상에 이산화 실리콘층을 형성하는 단계, (b) 상기 이산화 실리콘층 상에 제1폴리실리콘층을 형성하는 단계, (c) 상기 제1폴리실리콘층 상에 산화물/질화물/산화물(ONO) 층을 형성하는 단계, (d) 이산화 실리콘층이 하부에 놓여 있음으로써 상기 기판으로 부터 분리되며 상부에 산화물/질화물/산화물 층을 지니는 복수개의 이격되어 있고 병렬로 확장되어 있는 폴리실리콘 부동 게이트를 한정되도록 상기 산화물/질화물/산화물층 및 상기 제1폴리실리콘층을 에칭하는 단계, (e) 상기 기판내에 복수개의 N+영역을 형성하는 단계로서, 인접한 N+영역은 이 영역 사이에 채널 영역을 한정하도록 이격되게 하고, 각각의 부동 게이트의 제1에지는 해당 N+영역의 에지를 한정하도록 사용되게 하며, 상기 부동 게이트는 상기 채널 영역의 제2부분이 상기 부동 게이트의 제2에지 및 인접한 N+영역 사이에 한정되도록 상기 해당 N+영역 및 상기 인접한 N+영역 사이에 한정된 채널 영역의 제1부분 상에만 확장되게 하는 단계, (f) 제1두께를 지니면서 상기 N+영역의 노출 부분상에 형성된 제1산화물 영역을 포함하며 상기 제1두께 이하인 제2두께를 지니면서 상기 채널 영역의 제2부분상에 형성된 제2산화물 영역을 포함하는 차등적인 산화물층을, 인접한 부동 게이트 사이에 있는 기판상에 형성하는 단계, (g) 상기 부동 게이트가 상기 산화물/질화물/산화물층에 의하여 상기 제2폴리 실리콘층으로 부터 분리되도록 상기 차등적인 산화물층 및 상기 복수개의 부동 게이트상에 제2폴리 실리콘층을 형성하는 단계, (h) 상기 부동 게이트에 수직으로 확장하는 복수개의 병렬 폴리 실리콘 제어 게이트 라인을 한정하도록 상기 제2폴리 실리콘층을 에칭하는 단계, (i) 상기 제1산화물 영역이 상기 N+영역의 표면을 보호하며 상기 제2산화물 영역이 이 하부에 놓인 기판 내로 과도하게 에칭되어 상기 N+영역의 접합 깊이 이하로 확장하는 트렌치가 상기 채널 영역내에 형성되도록 인접한 제어 게이트 라인의 에지를 사용하여 상기 인접한 제어 게이트 라인 사이에 있는 차등적인 산화물층을 에칭하는 단계를 포함하는 상기 방법.
- 제2항에 있어서, 상기 트렌치의 하부내에 P-분리 영역을 형성하는 단계를 부가적으로 포함하는 상기 방법.
- 제2항에 있어서, 상기 트렌치를 충전하는 단계를 부가적으로 포함하는 상기 방법.
- 제2항에 있어서, 상기 트렌치의 하부내에 P-분리 영역을 형성하여 상기 트렌치를 충전하는 단계를 부가적으로 포함하는 상기 방법.
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