KR0150050B1 - 플래쉬 이이피롬 셀 형성방법 - Google Patents

플래쉬 이이피롬 셀 형성방법

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Abstract

본 발명은 플래쉬 이이피롬 셀(Flash EEPROM Cell) 형성방법에 관한 것으로, 셀의 소오스 비트라인과 드레인 비트라인(Source Drain Bit Line)영역을 BN+층(Buried N+Layer)으로 형성하고, 이후 산화공정으로 BN+층상에 성장되는 BN+산화막은 자기정렬(Self-align) 식각때 약 절반가량이 식각되어 주변부와 토폴러지(Topology)차이가 거의 없게되고, 후속 공정의 셀렉트 게이트 산화막(Select Gate Oxide) 형성을 위한 산화공정시 BN+산화막은 거의 성장되지 않아 셀의 소오스 및 드레인 비트라인 영역의 토폴러지가 완화되어 셀 특성을 향상시킬 수 있는 플래쉬 이이피롬 셀 형성방법에 관한 것이다.

Description

플래쉬 이이피롬 셀 형성방법
제1도는 종래 플래쉬 이이피롬 셀의 레이아웃도.
제2도는 제1도의 X-X'선을 따라 절단한 소자의 단면도.
제3a 및 3b도는 본 발명에 의한 플래쉬 이이피롬 셀의 레이아웃도.
제4a 내지 4f도는 본 발명에 의한 플래쉬 이이피롬 셀의 형성단계를 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 터널 산화막
13 : 플로팅 게이트 14 : 층간 절연막
15 : BN+층 16 : BN+산화막
17 : 컨트롤 게이트 18 : 셀렉트 게이트 산화막
19 : 셀렉트 게이트 A : 활성영역
B : 비활성영역 C1 : 소오스 비트라인 영역
C2 : 드레인 비트라인 영역
본 발명은 플래쉬 이이피롬 셀(Flash EEPROM Cell) 형성방법에 관한 것으로, 특히 셀의 소오스 비트라인과 드레인 비트라인(Source Drain Bit Line) 영역을 BN+층 (Buried N+Layet)으로 형성하고, 이후 산화공정으로 BN+층상에 성장되는 BN+산화막은 자기정렬(Self-align) 식각때 약 절반가량이 식각되어 주변부와 토폴러지(Topology)차이가 거의 없게 되고, 후공정의 셀렉트 게이트 산화막(Select Gate Oxide) 형성을 위한 산화공정시 BN+산화막은 거의 성장되지 않아 셀의 소오스 및 드레인 비트라인 영역의 토폴러지가 완화되어 셀 특성을 향상시킬 수 있는 플래쉬 이이피롬 셀 형성방법에 관한 것이다.
일반적으로 플래쉬 이이피롬 셀은 스택 게이트형(Stack Gate Type)과 스플릿 게이트형(Split Gate Type)이 있으며, 특히 스플릿 게이트형 셀 제조시 셀렉트 게이트 산화막 형성을 위한 산화공정을 실시하게 되는데, 이때 소오스 및 드레인 비트라인 영역에서 산화막이 과도성장(Over Growth)되어 토폴러지가 심화된다. 이를 제 1 도 및 제 2도를 참조하여 간단히 설명하면 다음과 같다.
제 1 도는 종래 스플릿 게이트형 플래쉬 이이피롬 셀의 레이아웃도이고, 제 2 도는 제 1 도의 X-X'선을 따라 절단한 소자의 단면도이다.
제 1 및 2 도에 도시한 바와 같이 소오스 및 드레인 비트라인 영역(C1 및 C2)에 셀의 소오스/드레인 불순물 이온주입공정을 완료한 후 셀렉트 게이트 산화막(7)을 성장시키는데, 이때 고농도의 불순물 이온으로 형성된 불순물 영역(6)상에 산화막(8)이 두껍게 성장된다. 특히 습식 산화공정(Wet Oxidation)의 경우 약 10배이상 성장되어 토폴러지를 크게 만들고, 이로인하여 셀 특성을 악화시키는 문제가 있다.
미설명부호(1)은 웰이 형성된 실리콘 기판, (2)는 터널산화막, (3)은 플로팅 게이트, (4)은 ONO구조의 층간 절연막, (5)는 컨트롤 게이트, (A)는 활성영역, (B)는 비활성영역이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 소오스 및 드레인 비트라인영역을 BN+층으로 형성하고, 이후 산화공정으로 BN+층상에 성장되는 산화막을 자기정렬 식각공정시 절반 정도의 두께까지 식각기키므로써 셀의 소오스 및 드레인 비트라인영역의 토폴러지를 완화시켜 후속공정을 용이하게 하여 셀의 특성을 향상시킬 수 있는 플래쉬 이이피롬 셀 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀 형성방법은 실리콘 기판상에 터널 산화막, 플로팅 게이트용 폴리실리콘층, 하부산화막 및 질화막을 순차적으로 적층한 후 소오스 및 드레인 비트라인 영역이 노출되도록 상기 다수 적층된 층을 식각하는 단계와, 상기 노출된 소오스 및 드레인 영역에 불순물 이온주입공정으로 BN+층을 형성하여 소오스 및 드레인 비트라인을 형성하고, 상부 산화막을 형성하여 층간 절연막을 형성하는 단계와, 전체구조 상부에 컨트롤 게이트용 폴리실리콘층을 형성한 후 마스크 및 자기정렬 식각공정으로 플로팅 게이트와 컨트롤게이트를 형성하는 단계와, 상기 단계로부터 셀렉트 게이트 산화막 및 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3a 및 3b도는 본 발명에 의한 플래쉬 이이피롬 셀의 레이아웃도이고, 제4a 내지 4f도는 본 발명에 의한 플래쉬 이이피롬 셀의 형성단계를 설명하기 위한 소자의 단면도인데, 제4a 내지 4c도는 상기 제3a도는 X-X'선을 따라 절단한 상태에서의 형성단계이고, 제4d 내지 4f도는 상기 제3b도의 X-X' 선을 따라 절단한 상태에서의 형성단계이다.
제4a도는 실리콘 기판(11)상에 웰을 형성한 후 활성영역(A)과 비활성영역(B)을 확정하되, 상기 활성영역(A)은 소오스 및 드레인 비트라인영역(C1 및 C2)이 포함되게 하고, 상기 비활성영역(B)에는 소자분리공정을 통해 필드 산화막(되시않음)이 형성되고, 전체구조 상부에 터널산화막(12), 플로팅 게이트용 폴리실리콘층(13A), 하부산화막(14A) 및 질화막(14B)을 순차적으로 적층한 후 소정의 마스크 및 식각공정으로 소오스 및 드레인 비트라인 영역(C1 및 C2)을 노출시키면서 나머지 활성영역(A)상에는 충분히 중첩되도록 상기 다수 적충된 층(14B, 14A, 13A 및 12)을 식각한 상태를 도시한 것이다.
제4b도는 소오스 및 드레인 비트라인 영역(C1 및 C2)에 노출된 실리콘기판(11)에 BN+불순물 이온을 주입하여 BN+층(15)을 형성한 상태를 도시한 것이다.
제4c도는 상기 BN+층 (15)으로 소오스 및 드레인 비트라인을 형성한 후 상부 산화막(14C)을 형성하여 상기 하부산화막(14A) 및 질화막(14B)과 함께 ONO 구조의 층간 절연막(14)을 형성한 상태를 도시한 것으로, 상기 상부 산화막(14C)은 산화공정에 의해 성장시키는데, 이때 고농도로 이루어진 BN+층(15)상에 산화막이 성장되어 BN+산화막(16)을 형성시킨다. 이때, BN+산화막(16)의 두께는 상부 산화막(14C)의 6내지 7배의 두께로 형성시킨다. 즉, 상기 상부 산화막(14C)을 약 300Å 타겟(Target)으로 할 경우 BN+산화막(16)은 약 2000Å 정도의 높은 토폴러지(High Topology)로 성장하게 된다.
제4d도는 전체구조 상부에 컨트롤 게이트용 폴리실리콘층을 형성한 후 컨트롤 게이트와 플로팅 게이트 형성을 위한 마스크 및 자기정렬 식각공정을 실시하여 플로팅 게이트(13)와 컨트롤 게이트(17)를 형성한 상태를 도시한 것으로, 이때 자기정렬 식각공정시 BN+산화막(16)은 일정깊이 예를 들어 1000Å 정도로 식각되어져 토폴러지가 거의 없게 된다.
제4e도는 상기 상태하에서 산화공정을 실시하여 셀렉트 게이트 산화막(18)을 형성한 상태를 도시한 것으로, 이때 일정깊이 식각된 BN+산화막(16)에는 산화비(Oxidation Rate)가 작아 거의 성장되지 않는다.
제4f도는 셀렉트 게이트(19)를 형성한 상태를 도시한 것으로, 상기 셀렉트 게이트(19)형성을 위한 폴리실리콘층 증착시 BN+산화막(16)에 의한 토폴러지의 차이가 없기 때문에 공정을 용이하게 할 수 있다.
상술한 바와같이 본 발명은 셀의 소오스 및 드레인 비트라인 영역의 토폴러지를 없앨 수 있어 셀 특성을 향상시킬 수 있고, 셀의 소오스 및 드레인 비트라인을 BN+불순물 이온주입공정으로 이룰 수 있어 셀의 소오스/드레인 불순물 이온주입공정을 배제함에 의해 공정을 단순화할 수 있다.

Claims (3)

  1. 플래쉬 이이피롬 셀 형성방법에 있어서, 실리콘 기판상에 터널 산화막, 플로팅 게이트용 폴리실리콘층, 하부산화막 및 질화막을 순차적으로 적층한 후 소오스 및 드레인 비트라인 영역이 노출되도록 상기 다수 적층된 층을 식각하는 단계와, 상기 노출된 소오스 및 드레인 영역에 불순물 이온주입공정으로 BN+층을 형성하여 소오스 및 드레인 비트라인을 형성하고, 상부 산화막을 형성하여 층간 절연막을 형성하는 단계와, 전체구조 상부에 컨트롤 게이트용 폴리실리콘층을 형성한 후 마스크 및 자기정렬 식각공정으로 플로팅 게이트와 컨트롤 게이트를 형성하는 단계와, 상기 단계로부터 셀렉트 게이트 산화막 및 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 형성방법.
  2. 제1항에 있어서, 상기 층간절연막은 하부 산화막, 질화막, 상부산화막으로 된 ONO 구조인 것을 특징으로 하는 플래쉬 이이피롬 셀 형성방법.
  3. 제1항에 있어서, 상기 상부 산화막은 산화공정에 의해 형성되며, 산화공정시 소오스 및 드레인 비트라인을 이루는 BN+층상에 BN+산화막이 성장되고, 상기 성장된 BN+산화막은 상기 자기정렬 식각공정시 절반 정도 식각되는 것을 특징으로 하는 플래쉬 이이피롬 셀 형성방법.
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