KR20010060547A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후 드레인 영역을 형성하므로써 셀렉트 게이트를 형성하기 위한 증착 공정시 층덮힘이 향상되고, 플로팅 게이트와 드레인 영역의 중첩 면적이 감소된다. 그러므로 층덮힘 향상에 따라 셀렉트 게이트의 자체 저항이 감소되어 소자의 동작 속도가 증대되고, 중첩 면적의 감소에 따라 F-N 터널링에 의한 소거 특성이 향상될 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 스프리트형(Split Type) 메모리 셀의 동작 속도 및 소거 특성을 향상시킬 수 있도록 한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀은 게이트 전극이 가지는 형태에 따라 적층형(Stack Type)과 스프리트형으로 구분되는데, 스프리트형의 게이트 전극을 갖는 플래쉬 메모리 셀로 이루어지는 종래 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2를 참조하여 설명하기로 한다.
도 1a는 반도체 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극상에 보호막(6) 및 반사 방지막(7)을 순차적으로 형성한 상태의 단면도로서, 상기 보호막(6)은 TEOS와 같은 산화막으로 형성하며, 상기 반사 방지막(7)은 산화질화막으로 형성한다.
도 1b는 전체 상부면에 제 1 감광막(8)을 형성한 후 DDD(Double Dopped Drain) 구조의 드레인 영역을 형성하기 위하여 드레인 영역이 형성될 부분의 상기 반도체 기판(1)이 노출되도록 상기 제 1 감광막(8)을 패터닝하고 노출된 부분의 반도체 기판(1)에 인(Ph)과 같은 불순물 이온을 주입하는 상태의 단면도이다.
도 1c는 상기 제 1 감광막(8)을 제거한 후 전체 상부면에 제 2 감광막(9)을 형성하고 상기 드레인 영역 및 소오스 영역이 형성될 부분의 반도체 기판(1)이 노출되도록 상기 제 2 감광막(9)을 패터닝한 다음 노출된 반도체 기판(1)에 비소(As)와 같은 불순물 이온을 주입하여 소오스 영역(10A) 및 드레인 영역(10B)을 각각 형성한 상태의 단면도로서, 상기 도 1b의 불순물 이온 주입에 의해 드레인 영역(10B)은 DDD 구조를 갖게 된다.
도 1d는 상기 제 2 감광막(9)을 제거한 후 산화 공정을 진행하여 상기 플로팅 게이트(3) 및 콘트롤 게이트(5)의 측벽 및 노출된 반도체 기판(1)의 표면에 산화막(11)이 성장되도록 한 다음 전체 상부면에 절연막(12)을 형성한 상태의 단면도로서, 상기 산화 공정시 상기 소오스 및 드레인 영역(10A 및 10B)의 표면에는 주입된 이온에 의해 다른 부분보다 두꺼운 산화막(11)이 성장된다.
도 1e는 전체 상부면에 제 3 감광막(13)을 형성한 후 상기 드레인 영역(10B)을 포함하는 일부분에만 감광막이 잔류되도록 상기 제 3 감광막(13)을 패터닝하고 노출된 부분의 상기 절연막(12)을 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(12A)가 형성되도록 한 상태의 단면도이다.
도 1f는 상기 반도체 기판(1)의 표면에 잔류된 산화막(11) 및 상기 제 3 감광막(13)을 순차적으로 제거한 후 노출된 부분의 상기 반도체 기판(1)상에 셀렉트 게이트 산화막(14)을 형성한 상태의 단면도이다.
도 1g는 전체 상부면에 폴리실리콘 및 텅스텐 실리사이드를 순차적으로 증착하여 폴리실리콘층(15) 및 텅스텐 실리사이드층(16)으로 이루어진 셀렉트 게이트를 형성한 상태의 단면도로서, 도 2의 A1 - A2 부분을 절취한 상태가 도시된다.
참고적으로, 도 2에서 설명되지 않은 도면 부호 40은 소자분리막을 형성하기 위한 마스크이며, 41은 플로팅 게이트를 형성하기 위한 폴리실리콘층을 패터닝하기 위한 마스크이다.
그런데 상기와 같은 종래의 방법은 다음과 같은 문제점을 가진다.
첫째, 상기 공정에 따르면 상기 절연막 스페이서(12A)를 형성하기 위한 마스크(Mask) 공정시 상기 드레인 영역(10B)과 상기 드레인 영역(10B)의 양측부에 형성된 게이트 전극의 일부에만 상기 제 3 감광막(13)이 잔류된다. 그러므로 상기 게이트 전극간의 거리가 약 0.44㎛인 소자의 경우 잔류된 상기 절연막(12)에 의해 상기 게이트 전극간의 공간은 0.15㎛ 정도로 감소된다. 따라서 상기 텅스텐 실리사이드층(16)을 형성하기 위한 증착 공정시 오버행(Over hang)이 발생되어 층덮힘 불량이 유발되는데, 이러한 현상은 상기 절연막 스페이서(12A)가 형성되지 않은 부분에서 심하게 발생되어 상기 텅스텐 실리사이드층(16)의 두께 불균일 및 단선을 초래한다. 또한, 이와 같이 불량하게 형성된 텅스텐 실리사이드층(16)은 후속 열처리시산화에 의해 단선된다. 따라서 이와 같은 문제점으로 인해 상기 셀렉트 게이트(워드라인)의 자체 저항(Rs)이 증가되고, 이에 의해 셀렉트 게이트 바이어스가 원하는 시간(0.6㎛의 경우 90nsec)내에 전달되지 못하는 시간지연이 발생되어 소자의 수율이 감소된다.
참고로, 상기 제 3 감광막(13)을 상기 드레인 영역(10B)이 노출되도록 패터닝할 경우에는 상기 산화막(11)을 제거하기 위한 식각 공정시 절연막 스페이서의 하부로 BOE와 같은 식각제가 침투하여 언더컷(Under-cut)이 유발되고, 이에 의해 노출된 플로팅 게이트(3) 및 콘트롤 게이트(5)가 상기 셀렉트 게이트와 접촉되는 문제가 발생된다.
둘째, 상기 플래쉬 메모리 셀은 상기 콘트롤 게이트(5)에 인가되는 전위와 상기 드레인 영역(10B)에 인가되는 전위의 차에 의해 발생되는 전계를 이용하는 F-N 터널링(Tunneling) 방식에 의해 소거된다. 그러므로 상기 플로팅 게이트(3)와 드레인 영역(10B)의 중첩면적이 적을 수록 양호한 소거특성을 갖게 된다. 즉, 전계는 면적이 적을 수록 증가되고 터널링 효과는 상대적으로 증가되어 양호한 소거 특성을 갖게 된다. 그러나 종래의 메모리 셀은 상기 플로팅 게이트(3)와 상기 드레인 영역(10B)의 중첩 면적이 약 0.145㎛ 정도로 넓기 때문에 소거 특성이 불량하며, 현재 상기와 같은 벙법으로 중첩 면적을 감소시키기 어려운 실정이다.
따라서 본 발명은 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후 드레인 영역을 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극을 형성하고 상기 게이트 전극상에 보호막 및 반사 방지막을 순차적으로 형성하는 단계와, 소오스 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 1 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와, 상기 제 1 마스크를 제거한 후 상기 플로팅 게이트 및 콘트롤 게이트의 측벽에 산화막이 형성되도록 한 다음 전체 상부면에 절연막을 형성하는 단계와, 상기 절연막상에 제 2 마스크를 형성한 후 노출된 부분의 상기 절연막을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성되도록 하는 단계와, 상기 제 2 마스크를 제거한 후 드레인 영역이 형성될 부분의 반도체 기판이 노출되도록 제 3 마스크를 형성하고 이온 주입 공정을 실시하는 단계와, 상기 제 3 마스크를 제거한 후 노출된 반도체 기판에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하며, 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극을 형성하고 상기 게이트 전극상에 보호막 및 반사 방지막을 순차적으로 형성하는 단계와, 소오스 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 1 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와, 상기 제 1 마스크를 제거한 후 상기 플로팅 게이트및 콘트롤 게이트의 측벽에 산화막이 형성되도록 산화 공정을 실시하는 단계와, 드레인 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 2 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와, 상기 제 2 마스크를 제거한 후 열처리하고 전체 상부면에 절연막을 형성하는 단계와, 상기 절연막상에 제 3 마스크를 형성한 후 노출된 부분의 상기 절연막을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성되도록 하는 단계와, 상기 제 3 마스크를 제거한 후 노출된 반도체 기판에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 내지 1g는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 종래의 플래쉬 메모리 소자를 설명하기 위한 레이-아웃도.
도 3a 내지 3g는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 4는 본 발명에 따른 플래쉬 메모리 소자를 설명하기 위한 레이-아웃도.
〈도면의 주요 부분에 대한 부호 설명〉
1 및 21: 반도체 기판 2 및 22: 터널 산화막
3 및 23: 플로팅 게이트 4 및 24: 유전체막
5 및 25: 콘트롤 게이트 6 및 26: 보호막
7 및 27: 반사 방지막 8 및 28: 제 1 감광막
9 및 32: 제 2 감광막 10A 및 29A: 소오스 영역
10B 및 29B: 드레인 영역 11 및 30: 산화막
12 및 31: 절연층 12A 및 31A: 절연막 스페이서
13: 제 3 감광막 14 및 33: 셀렉트 게이트 산화막
15 및 34: 폴리실리콘층 16 및 35: 텅스텐 실리사이드층
40, 41, 50, 51 및 52: 마스크
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 3g는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 4를 참조하여 설명하면 다음과 같다.
도 3a는 반도체 기판(21)상에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24) 및 콘트롤 게이트(25)가 적층된 구조의 게이트 전극을 형성한 후 상기 게이트 전극상에 보호막(26) 및 반사 방지막(27)을 순차적으로 형성한 상태의 단면도로서, 상기 보호막(26)은 TEOS와 같은 산화막으로 형성하며, 상기 반사 방지막(27)은 산화질화막으로 형성한다.
도 3b는 전체 상부면에 제 1 감광막(28)을 형성한 후 소오스 영역이 형성될 부분의 상기 반도체 기판(21)이 노출되도록 상기 제 1 감광막(28)을 패터닝하고 노출된 상기 반도체 기판(21)에 비소(As)와 같은 불순물 이온을 주입하여 소오스 영역(29A)을 형성한 상태의 단면도이다.
도 3c는 상기 제 1 감광막(28)을 제거한 후 산화 공정을 진행하여 상기 플로팅 게이트(23) 및 콘트롤 게이트(25)의 측벽 및 노출된 반도체 기판(21)의 표면에 산화막(30)이 성장되도록 한 다음 전체 상부면에 질화막과 같은 절연막(31)을 형성한 상태의 단면도로서, 상기 산화 공정시 상기 소오스 영역(29A)의 표면에는 주입된 이온에 의해 다른 부분보다 두꺼운 산화막(30)이 성장된다.
도 3d는 상기 절연막(31)을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서(31A)를 형성한 상태의 단면도로서, 이때 도 4에 도시된 바와 같이 소오스 영역(29A), 셀렉트 채널 및 게이트 전극 부분이 노출되도록 마스크(52)를 형성한다.
도 3e는 상기 반도체 기판(21)상에 잔류된 상기 산화막(30) 및 상기 마스크(52)를 제거한 후 전체 상부면에 제 2 감광막(32)을 형성하고 드레인 영역의 상기 반도체 기판(21)이 노출되도록 상기 제 2 감광막(32)을 패터닝한 다음 노출된 부분의 상기 반도체 기판(21)에 불순물 이온을 주입하여 DDD 구조를 갖는 드레인 영역(29B)을 형성한 상태의 단면도이다.
도 3f는 상기 제 2 감광막(32)을 제거한 후 상기 반도체 기판(21)에 셀렉트 게이트 산화막(33)을 형성한 상태의 단면도이다.
도 3g는 전체 상부면에 폴리실리콘 및 텅스텐 실리사이드를 순차적으로 증착하여 폴리실리콘층(34) 및 텅스텐 실리사이드층(35)으로 이루어진 셀렉트 게이트를형성한 상태의 단면도로서, 도 4의 B1 - B2 부분을 절취한 상태가 도시된다.
참고적으로, 도 4에서 설명되지 않은 도면 부호 50은 소자분리막을 형성하기 위한 마스크이며, 51은 플로팅 게이트를 형성하기 위한 폴리실리콘층을 패터닝하기 위한 마스크이다.
상기와 같이 상기 게이트 전극의 양측벽에 절연막 스페이서(31A)가 형성되도록 하므로써 상기 텅스텐 실리사이드 증착시 층덮힘이 양호해져 균일한 두께의 선폭을 얻을 수 있으며, 상기 셀렉트 게이트를 형성하기 위한 패터닝 공정시 브릿지(Bridge) 방지를 위해 실시하는 스트링거(Stringer) 제거 공정에서 다소 과도한 식각이 진행되어 언더컷이 발생되더라도 안정적인 워드라인 저항을 얻을 수 있다. 워드라인 저항이 낮은 메모리 셀을 형성하면 시간지연으로 인한 불량을 방지할 수 있다. 현재 0.6㎛의 선폭을 갖는 메모리 셀의 경우 워드라인 저항이 30 내지 100Ω/?정도로 나타나지만, 본 발명에 따르면 워드라인 저항을 20Ω/?이하로 감소시킬 수 있다.
또한, 본 발명은 절연막 스페이서(31A)를 형성한 후 드레인 영역(29B)을 형성하므로써 플로팅 게이트(23)와 드레인 영역(29B)의 중첩 면적이 종래보다 감소되어 소거 특성이 향상될 수 있으며, 상기 산화막(30)을 형성한 후 드레인 영역(29B)을 형성하므로써 열처리 단계가 종래보다 감소되어 드레인 영역(29B)의 자체 저항도 감소된다. 따라서 이에 따른 소자의 특성 향상이 기대된다.
상기한 바와 같이 본 발명은 플로팅 게이트(23)와 드레인 영역(29B)의 중첩 면적이 감소되도록 하여 소거 특성이 향상되도록 한다. 그러나 본 발명을 이용할경우 상기 절연막 스페이서(31A)의 크기가 증가되어 플로팅 게이트(23)와 드레인 영역(29B)의 중첩이 이루어지지 않을 수도 있는데, 이러한 경우에는 소거 동작이 이루어질 수 없기 때문에 본 발명은 다음과 같은 다른 실시예를 제공한다.
먼저, 상기 도 3a 내지 도 3c의 설명에 따라 상기 산화막(30) 형성 공정까지 실시한다. 그리고 상기 도 3E에 도시된 바와 같이 상기 드레인 영역(29B)을 형성한다. 상기와 같이 드레인 영역(29B)이 형성되면 열처리를 실시하고 상기 도 3C에 도시된 바와 같이 절연막(31)을 형성한 다음 전면식각하여 도 3D에 도시된 바와 같이 상기 게이트 전극의 양측벽에 절연막 스페이서(31A)가 형성되도록 한다. 이후 상기 반도체 기판(21)상에 잔류된 상기 산화막(30) 및 상기 전면식각 공정시 이용된 마스크(52)를 제거하고 도 3F 및 3G에 도시된 바와 같이 셀렉트 게이트 산화막(33) 및 셀렉트 게이트를 형성한다.
상술한 바와 같이 본 발명은 게이트 전극의 양측벽에 절연막 스페이서를 형성한 후 드레인 영역을 형성하므로써 첫째, 게이트 전극 측벽의 경사도를 감소시킬 수 있으며, 둘째, 플로팅 게이트와 드레인 영역의 중첩 면적이 감소되며, 셋째, 채널 길이의 증가를 이룰 수 있다. 따라서 게이트 전극 측벽의 경사도 감소에 의해 셀렉트 게이트를 형성하기 위한 텅스텐 실리사이드의 증착시 층덮힘이 양호해지고, 이에 따라 셀렉트 게이트(워드라인)의 자체저항이 효과적으로 감소되어 시간지연으로 인한 불량의 발생이 방지된다. 그리고 플로팅 게이트와 드레인 영역의 중첩 면적의 감소에 따라 메모리 셀의 소거 특성이 향상되며, 이에 따른 소자의 수율 증대가 기대된다. 또한, 채널 길이의 증가는 고집적 소자의 펀치-쓰루우(Punch-Through) 특성을 개선할 수 있는 효과를 얻는다.
Claims (8)
- 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극을 형성하고, 상기 게이트 전극상에 보호막 및 반사 방지막을 순차적으로 형성하는 단계와,소오스 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 1 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와,상기 제 1 마스크를 제거한 후 상기 플로팅 게이트 및 콘트롤 게이트의 측벽에 산화막이 형성되도록 한 다음 전체 상부면에 절연막을 형성하는 단계와,상기 절연막상에 제 2 마스크를 형성한 후 노출된 부분의 상기 절연막을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성되도록 하는 단계와,상기 제 2 마스크를 제거한 후 드레인 영역이 형성될 부분의 반도체 기판이 노출되도록 제 3 마스크를 형성하고 이온 주입 공정을 실시하는 단계와,상기 제 3 마스크를 제거한 후 노출된 반도체 기판에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 내지 제 3 마스크는 감광막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀렉트 게이트는 폴리실리콘 및 텅스텐 실리사이드가 적층된 구조로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극을 형성하고, 상기 게이트 전극상에 보호막 및 반사 방지막을 순차적으로 형성하는 단계와,소오스 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 1 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와,상기 제 1 마스크를 제거한 후 상기 플로팅 게이트 및 콘트롤 게이트의 측벽에 산화막이 형성되도록 산화 공정을 실시하는 단계와,드레인 영역이 형성될 부분의 상기 반도체 기판이 노출되도록 제 2 마스크를 형성한 후 이온 주입 공정을 실시하는 단계와,상기 제 2 마스크를 제거한 후 열처리하고 전체 상부면에 절연막을 형성하는 단계와,상기 절연막상에 제 3 마스크를 형성한 후 노출된 부분의 상기 절연막을 전면 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서가 형성되도록 하는 단계와,상기 제 3 마스크를 제거한 후 노출된 반도체 기판에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 셀렉트 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제 1 내지 제 3 마스크는 감광막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 절연막은 질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 셀렉트 게이트는 폴리실리콘 및 텅스텐 실리사이드가 적층된 구조로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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