JP3909941B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、浮遊ゲートを有し電気的に書換え及び消去可能な不揮発性半導体記憶装置で、EEPROMやフラッシュEEPROM(フラッシュメモリとも呼ばれる)と呼ばれる記憶装置に関するものである。EEPROMやフラッシュメモリは、例えば電子手帳、電話機、音声認識・記憶装置、コンピュータ等における信号処理回路の記憶装置や、携帯用機器の記憶装置などに用いるのに適する。
【0002】
【従来の技術】
電気的に書換え及び消去可能な不揮発性半導体記憶装置の中でフラッシュメモリが近年注目を浴び、業界全体で量産に向けた開発が盛んに行なわれている。従来のEEPROMは一般に単ビット消去を基本にしているのに対し、フラッシュメモリはブロック単位での消去を前提としており、使いにくい面もあるが、1ビットの単素子化やブロック消去等の採用により、DRAMに匹敵或いはそれ以上の集積度が期待できる次世代のメモリとして注目されており、その市場の大きさは計り知れない。
【0003】
フラッシュメモリに関して、これまでに各社から種々の構造・方式が提案されているが、一般に浮遊ゲート型の不揮発性メモリ素子が用いられている。浮遊ゲート型の不揮発性メモリ素子では、絶縁体で囲まれた浮遊ゲート電極中に電荷を保持し、制御ゲート電極にバイアスをかけたときにソース・ドレイン間にチャネルが形成される閾値電圧が、浮遊ゲート電極中の電荷量により変化することを利用してデータの記憶を行なっている点では共通している。しかし、書込み、消去方法は各方式によって異なっている。
【0004】
最も一般的に知られているのが、図1に示す、いわゆるETOX型(NOR型とも呼ばれる)と呼ばれるものである。同図(C)がメモリ素子アレイの上面図で、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。ETOX型では、半導体基板101に形成されたソース102とドレイン103の間のチャネル形成領域上に、ゲート絶縁膜を介して浮遊ゲート電極105が形成され、さらにその上に絶縁膜を介して制御ゲート電極106が形成されている。115は隣接するメモリ素子間を分離するフィールド酸化膜である。
【0005】
データの書込みは、チャネルに電流を流した時にチャネルのドレイン側で発生したホットエレクトロンを浮遊ゲート電極105に注入することにより行なっている。また、データの消去は、浮遊ゲート電極105とソース102の間に高電界をかけたときにゲート絶縁膜中をトンネルして流れる電流(F−N電流)により、ソース102に電子を引き抜くことにより行なっている。そして、読出しは、制御ゲート電極106にバイアスをかけたときにソース102からチャネルを経てドレイン103に電子が移動するか否かを識別することによって行なっている。図1及び他の図でも、図中の矢印で、Wは書込み、Eは消去、Rは読出しの際の電子の移動を示している。
【0006】
このメモリ素子の特徴は構造が簡単であることであるが、欠点としては書込みをチャネルのドレイン側で発生するホットエレクトロンによって行なっているため、チャネル電流に対する浮遊ゲート電極に注入される電流の比、すなわち書込み効率が低く、そのため単一電源化が困難であること、また消去については、選択トランジスタを持たない構造のため過剰消去が発生する問題があり、プロセス的にも回路的にも非常に高度なものが要求される。
【0007】
図1(C)はこのメモリ素子をセルとしてアレイ状に並べた様子を示したものであるが、各メモリセルはフィールド酸化膜115で素子分離され、ソース102はチャネル幅方向にのびた拡散層(ソースライン)で連結されて共通電位になっている。制御ゲート電極106はソースライン102と平行にライン状に延び、この方向のセルで共通になっていて、ワードラインを構成している。また、ドレイン103はワードラインと直交するライン状の金属電極(これをビットラインと呼ぶ)124にコンタクトホール121を介して連結されている。そのようにアレイ状に並べられたセルのうちの特定のセルの選択は、ワードライン106とビットライン124をマトリックス選択することにより行なわれる。このように、ETOX型のセルではドレインにコンタクトホールが必要なため、この部分で面積を要し、セルの構造が簡単な割にはメモリ素子1個あたりの面積が大きくなってしまうという欠点もある。
【0008】
これらの欠点を一部解決するための方法として、SunDisk型の構造・方式(米国特許第5070032号、米国特許第5198380号を参照)、SST型の構造・方式(米国特許第5029130号、米国特許第5045488号、米国特許第5067108号を参照)、BMI型の構造・方式(米国特許第5280446号を参照)等がある。これらの3つに共通している点は、ドレイン拡散に隣接しソース拡散とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極とソース拡散の間の基板表面をセレクトチャネルとして、そのセレクトチャネル上にはゲート絶縁膜が形成され、浮遊ゲート電極の上部からセレクトチャネル上にわたって選択ゲート電極(選択ゲート電極ともいう)が配置されているという点であり、過剰消去の問題がなく、低電圧化や多値化にも極めて有利な構造をしている。これらは、セル構造・アレイ配置、また、消去・書込方式がそれぞれ若干異なっているだけで、その組合わせで互いに特徴を出している。それぞれを以下簡単に説明する。
【0009】
SunDisk型を図2に示す。同図(C)がメモリ素子アレイの上面図で、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。制御ゲート電極204が浮遊ゲート電極205上を被い、かつ選択ゲート電極を兼ね、チャネル長方向(ソース202からドレイン203に向かう方向)に延び、ワードラインを構成している。ソース202とドレイン203は交互に配置され、いずれもワードライン204に対し垂直方向に延びてビットラインを構成している。このメモリアレイ方式はマトリクス選択するセル位置によってソースとドレインを変えていく、いわゆる仮想グランド型アレイ(Virtual-Ground-Array)方式をとっている。
【0010】
さらに、ワードライン204に挟まれるような形でライン状に配される消去ゲート電極207を有している。浮遊ゲート電極205、制御ゲート電極204及び消去ゲート電極207がそれぞれ異なる層のポリシリコン層で形成されており、3層ポリシリコン構造となっている。
【0011】
書込みはもっとも一般的なCHE注入方式(ドレイン側からのホットエレクトロン注入)方式を、消去は浮遊ゲート電極205から消去ゲート電極207へのポリシリコン−ポリシリコン間FNトンネル放出の方式を採用している。読出しはソースとドレインを反対にして行なう。これはリードディスターブ(読出し時に浮遊ゲート電極にホットエレクトロンが注入されてしまう現象)を抑える上で有利なためである。
【0012】
SunDisk型の特徴は、選択ゲート電極を有し、仮想グランド型アレイ方式で、かつ、ポリシリコン−ポリシリコン間FN消去を同時に実現していることである。この方式の利点として、
1)選択ゲート電極を有するため、過剰消去の問題がなく、低電圧化及び多値化が容易であること、
2)仮想グランド型アレイ方式なので、微細化・大容量化が容易であること、3)ポリシリコン−ポリシリコン間(浮遊ゲート電極エッジ−消去ゲート電極間)のFN消去であるため、浮遊ゲート電極−拡散層(ソース或いはドレイン)間の基板ゲート酸化膜を利用したものに比べ、トンネル膜厚を相対的に厚くすることができ信頼性が高いこと、
等が挙げられる。欠点としては、通常のCHE書込み方式を用いているため、注入効率が悪く、単一電源化が困難であることが挙げられる。
【0013】
SST型を図3に示す。同図(C)がメモリ素子アレイの上面図で、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。制御ゲート電極306が層間絶縁膜を介して浮遊ゲート電極305上に乗り上げ、かつセレクトチャネル上に延びることにより選択ゲート電極を兼ね、チャネル幅方向(ソース302からドレイン303に向かう方向と垂直方向)に延びてワードラインとなっている。また、ソース302がワードライン306に平行な方向に延び、ドレイン303はワードライン306と直交するライン状の金属電極(ビットライン)324にコンタクトホール321を介して連結されている。
【0014】
書込みは注入効率の高いSSI(Source Side Injection:ソースサイドからのホットエレクトロン注入)方式を、消去は浮遊ゲート電極から制御ゲート電極へのポリシリコン−ポリシリコン間FNトンネル放出の方式を採用している。
特徴としては、選択ゲート電極を有し、SSI書込み方式が可能で、2層ポリシリコンプロセス(消去専用のポリシリコン層がない)で、かつポリシリコン−ポリシリコン間FN消去を同時に実現していることである。
【0015】
この方式の利点としては、
1)選択ゲート電極を有するため過剰消去の問題がなく、低電圧化及び多値化が容易であること、
2)SSI書込み方式が可能なため、注入効率が高く、単一電源化に有利なこと、
3)ポリシリコン−ポリシリコン間(浮遊ゲート電極エッジ−選択ゲート電極間)のFN消去であるため、浮遊ゲート電極−拡散層(ソース或いはドレイン)間の基板ゲート酸化膜を利用したものに比べてトンネル膜厚を相対的に厚くすることができ、信頼性が高いこと、
4)2層ポリシリコン構造でありプロセスが容易なこと、
等が挙げられる。ここでも、リードディスターブに有利にするために、読出しの際は、ソースとドレインを反対にして用いる。
【0016】
欠点としては、
1)この方式は浮遊ゲート電極とドレインの容量結合(カップリング)を利用する方式であり、ドレインが浮遊ゲート電極に大きくオーバーラップした構造になっているため、その部分の寸法増加があること、
2)メモリチャネル長(浮遊ゲート電極下のチャネル長)もセレクトチャネル長もセルフアライン化されていないこと、
3)ETOX型と同様にドレインコンタクトを必要とするNOR型構造のアレイであること、等の様々な面からセルサイズ縮小・大容量化に不利であることが挙げられる。
【0017】
BMI型を図4に示す。同図(C)がメモリ素子アレイの上面図で、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。制御ゲート電極406が浮遊ゲート電極405上を被い、チャネル幅方向(ソース402からドレイン403に向かう方向と垂直な方向)に延びて疑似ビットラインとなり、選択ゲート電極404がチャネル領域上を被いチャネル長方向(ソースからドレインに向かう方向)に延びてワードラインとなり、ソース402及びドレイン403がワードライン404に対し垂直方向に延びてビットラインとなる構造になっている。
書込みは注入効率の高いSSI方式を、消去は浮遊ゲート電極からドレイン側へのFN消去の方式を採用している。
【0018】
特徴としては、選択ゲート電極を有し、SSI書込み方式が可能で、かつ、拡散層配線を用いたコンタクトレス方式の採用を同時に実現していることである。この方式の利点は、
1)選択ゲート電極を有するため、過剰消去の問題がなく、低電圧化及び多値化が容易であること、
2)SSI書込み方式が可能なため、注入効率が高く単一電源化に有利なこと、
3)仮想グランド型アレイ方式と同様に拡散層配線を用いたコンタクトレス方式なので、SSTの仮想グランド型アレイ方式と同程度に微細化・大容量化が容易であること、等が挙げられる。ここでも、リードディスターブに有利にするために、読出しの際は、ソースとドレインを反対にして用いる。
【0019】
欠点としては、通常の浮遊ゲート電極−ドレイン間のFN消去を利用しているため、ポリシリコン−ポリシリコン間消去に比べ酸化膜厚が薄く信頼性に劣ることである。また、このような浮遊ゲート電極−拡散層間のトンネル消去ではバンド間トンネルの発生が懸念される。バンド間トンネルが発生すると、ホールが発生して酸化膜にトラップされるため、酸化膜信頼性が低下したり、基板への電子電流の発生による昇圧回路への負担も問題となる。
【0020】
【発明が解決しようとする課題】
本発明の目的は、上記従来技術で示した幾つかの構造、方式の欠点を解消する不揮発性半導体記憶装置を提供するものであり、具体的には、
1)過剰消去の問題がなく、多値化及び低電圧化が容易な構造を有すること、
2)電子注入効率の高いSSI書込み方式が可能な構造を有すること、及び
3)動作が容易で信頼性の高いポリシリコン−ポリシリコン間のトンネル消去が可能な構造を有することを同時に実現する電気的消去可能な不揮発性半導体記憶装置を提供することである。
【0021】
【課題を解決するための手段】
従来の不揮発性半導体記憶装置では上記書込方式と消去方式を同時に満足するものが無かった。加えて、前記の書込・消去の方式を満足しながら、コンタクトレスNOR型のメモリアレイを実現したものがなかった。本発明はこれらを全て満足し,動作が容易で信頼性が高く、多値・高集積化が可能な不揮発性半導体記憶装置である。
【0022】
本発明は、スプリットゲート型の不揮発性半導体記憶装置であって、SSI書込方式とポリ-ポリ間トンネル消去を同時に可能にする構造及び電気的手段を有するものである。また、そのような機能を満足しながらコンタクトレスメモリアレイ化(コンタクトレスNOR型)が構成できる構造及び電気的手段を有するものである。
【0023】
本発明では、制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート(スプリットゲートともいう)電極間の絶縁膜は、これらの3つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が可能な条件に設定されている。
【0024】
本発明により達成される作用効果を挙げると、次のようになる。
1)スプリットゲート型の記憶装置は過剰消去の問題が無く低電圧化及び多値化が極めて容易である。
2)SSI書込方式は電子注入効率が高いため周辺昇圧回路の負担(電流小)が小さく、強いては低電圧化にも有利である。
3)ポリ-ポリ間トンネル消去は動作が容易でその信頼性(リテンション耐性や酸化膜信頼性等)が高い。基板上に形成されるトンネル酸化膜が薄膜化に伴って信頼性の懸念がもたれているなか、上記ポリ-ポリ間トンネル消去は比較的厚い酸化膜でも電子のトンネルが容易という点で近年になって再度その信頼性が高く評価されるようになってきた。浮遊ゲート電極−拡散層間のトンネル消去方式で心配されるバンド間トンネルの発生がない。また、浮遊ゲート電極下のゲート酸化膜の膜厚を、トンネル絶縁膜に要求される特性に拘束されることなく独自に設計できるので、信頼性を重視して厚くしたり、スピード等を重視してより薄膜化することもできる。このことは、例えばCMOSトランジスタのゲート酸化膜の薄膜化の下限の方がトンネル酸化膜の薄膜化の下限より薄くなっていることからも、意義あることであることがわかる。浮遊ゲート電極とドレインとの電気的な容量結合が不要のため実効チャネル長を大きく設定でき、結果として短チャネル効果を抑制できたり、又はその分だけプログラムゲート長(浮遊ゲート電極長)の縮小が可能になる。
【0025】
本発明の具体的な例としての不揮発性半導体記憶装置を図5に示す。半導体基板1に形成されたウエル1pにソース拡散2及びドレイン拡散3が形成され、ウエルIP上には絶縁膜12を介し、ドレイン拡散3に隣接しソース拡散2とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極5が設けられ、浮遊ゲート電極5上に絶縁膜13を介して複数のメモリ素子に共通の制御ゲート電極6が設けられ、制御ゲート電極6との間及び浮遊ゲート電極5との間にそれぞれ絶縁膜14を介し、浮遊ゲート電極5とソース拡散2との間のウエル1p上にゲート絶縁膜11を介して、浮遊ゲート電極5と制御ゲート電極6を跨ぐ選択ゲート電極4が設けられている。そして、浮遊ゲート電極5が制御ゲート電極6、選択ゲート電極4及び基板ウエル1pが電気的にカップリングした構造になっている。
【0026】
本発明の特徴の1つであるポリ-ポリ間トンネル消去は、上記3つのゲート電極4,5,6間の絶縁膜12,13,14がある特定の範囲の膜厚或いは膜厚比率のもとで、より効果的に作用するようになっている。より具体的には、浮遊ゲート電極5から選択ゲート電極4に電子放出を行なえるような処置(構造及び電気的手段)がとられている。
また、SSI書込も同様に浮遊ゲート電極5と制御ゲート電極6及び基板1p間のある特定の範囲の膜厚或いは膜厚比率のもとでより効果的に作用するようになっている。
【0027】
【発明の実施の形態】
本発明のメモリ素子をアレイ状に配置する際には、ドレイン拡散とソース拡散のうち少なくともソース拡散は連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成され、制御ゲート電極がソース拡散と平行な方向のライン状に形成され、かつ、選択ゲート電極が制御ゲート電極と直交する方向のライン状に形成されてワードラインを構成していることが好ましい。
【0028】
さらに、ドレイン拡散も、連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層としてソース拡散に平行に形成されており、ビットラインがソース又はドレインの拡散層配線で連結されたコンタクトレス構造になっていることが好ましい。コンタクトレス構造にすることにより、素子を微細化することができ、集積度が向上して大容量化に寄与する。
【0029】
ソース拡散及びドレイン拡散が、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース拡散、ドレイン拡散及び浮遊ゲート電極が配置されているのが好ましい。このことも集積度の向上、大容量化に寄与する。
ソース拡散とドレイン拡散が交互に配置されていることも好ましい。その場合には仮想グランド型アレイ方式のメモリ素子アレイとして使用することができ、このことも集積度の向上、大容量化に寄与する。
【0030】
本発明の半導体記憶装置は、メモリ消去時には、制御ゲート電極に負の電位、選択ゲート電極に正の電位、ソース拡散に正の電位が与えられて、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出がなされる。その際、選択ゲート電極(ワードライン)を共有化しているメモリ素子を一括消去することができる。
【0031】
【実施例】
図5は一実施例を示したものであり、(a)はメモリセルアレイ部分の断面図、(b)はその中の1つのメモリ素子を拡大して示したものである。この実施例では、P型シリコン基板1にPW(Pウエル)1pを形成し、その上部にN型のメモリ素子(拡散層がN型)を構成したものである。
【0032】
ウエル1Pに形成されたソース2とドレイン3の間のチャネル形成領域上に、トンネル酸化膜12を介し、ドレイン3に一部重なり、ソース2から離れた位置にメモリ素子ごとに分離された浮遊ゲート電極5が形成されている。浮遊ゲート電極5上には、絶縁膜13を介してチャネル幅方向(ソース2からドレイン3に向かう方向と垂直方向)に延びるライン状の制御ゲート電極6が形成されている。浮遊ゲート電極5とは絶縁膜14を介して絶縁され、制御ゲート電極6とは絶縁膜16を介して絶縁され、浮遊ゲート電極5とソース2との間のウエル基板領域(セレクトチャネル領域)とはゲート酸化膜11を介して絶縁されて、浮遊ゲート電極5、制御ゲート電極6及びセレクトチャネル領域を被ってチャネル長方向(ソース2からドレイン3に向かう方向)に延びる選択ゲート電極4が形成されている。ソース2、ドレイン3上にはそれぞれゲート酸化膜11よりも厚い酸化膜がそれぞれ形成されている。
【0033】
本発明のメモリ素子の特徴は、過剰消去の問題を回避する選択ゲート電極4を有していること、主に浮遊ゲート5の制御(プログラミング制御)を行う制御ゲート電極6を有すること、加えて、制御ゲート電極6−浮遊ゲート電極5間の絶縁膜13と、浮遊ゲート電極5−選択ゲート電極4間の絶縁膜14と、浮遊ゲート電極5−ウェル基板間の絶縁膜12により3つのゲート電極とウェル基板が電気的にカップリングされるような構造と絶縁膜厚の構成を有していることである。ここで、制御ゲート電極6と選択ゲート電極4の間は絶縁膜12〜14に比して比較的厚い絶縁膜で完全に絶縁されていなければならない。この構造を有することにより,ソース2、ドレイン3,制御ゲート6、選択ゲート4に適当な電位を設定する(ウエル1pは基板1がグランド電位なので必然的にグランド電位に設定される)ことで、浮遊ゲート電極5から選択ゲート電極4へのトンネル電子放出が可能となる。
【0034】
実際の装置は、図5に示すように、選択ゲート電極4が浮遊ゲート電極5の角部(肩の部分)に隣接して形成され、浮遊ゲート5と選択ゲート4間のポリ-ポリ間絶縁膜(通常は酸化膜)14をトンネル膜として利用する。電極の角部を利用することにより,その部分に電界を集中させて効率的な電子トンネルを行うことができる。別の観点から言うと、このように角部を利用することによりそのポリ-ポリ間絶縁膜14の膜厚を相対的に厚くすることができる。
【0035】
このような不揮発性半導体記憶装置で、浮遊ゲート電極5から選択ゲート電極4へのトンネル電子放出を効果的に起こさせるためには、制御ゲート電極6−浮遊ゲート電極5間の絶縁膜13(容量Ca,平均膜厚Ta)と、浮遊ゲート電極5−選択ゲート電極4間の絶縁膜14(容量Cb,平均膜厚Tb)と、浮遊ゲート電極5−ウエル1p間の絶縁膜12との間に次の関係が成立していることが好ましい。
0< [CaTa−(Cb+Cm)Tb]Vcge < [(Ca+Cm)Ta-CbTb]Vsge
ここで、Vsgeは消去時の選択ゲート電極4の電位、Vcge(Vcge<0)は消去時の制御ゲート電極6の電位を示す。
【0036】
次にこの関係を導く。浮遊ゲート電極5−選択ゲート電極4間の絶縁膜14でポリ−ポリ間トンネルが起こるためには、少なくとも絶縁膜13よりも絶縁膜14の方に高電界を印可しなければならない。従って、消去時に絶縁膜13,14にセルフバイアスされる電圧をそれぞれVa,Vbとすれば、
Va/Ta < Vb/Tb (1)
となる。
【0037】
一方、消去動作時の各部の電位と等価回路図は図6に示されるようになる。この図から、Ca,Cbにバイアスされる電圧Va,VbhはVseに依存しないことがわかる。つまり、Csg,Cs,Vseは式には無関係である。また、消去時では、ドレインは浮遊電位(F)で使う場合が多く、あるいは正電位を与えた場合でもその影響が小さく、これを無視しても設計上ほとんど問題はない。したがって、消去時の等価回路は図7(A)のように書き直すことができる。ここで、選択ゲート電極4にVsge、制御ゲート電極6にVcge(<0)、ドレイン電極3に浮遊電位(ウエルは必然的にグランド電位になる)を与えた場合において、浮遊ゲート電極5に電子がチャージされていない定常状態での簡単な場合には、この等価回路は図7(B)のように書きあらわすことができ、次の(2),(3)式を得る。
実際には、(4)式の関係が顕著である(左式≪右式 )ほど、その動作は容易(効率の良い消去)であり、選択ゲート電極4−制御ゲート電極6間の印可電圧差をより低電圧化できる。
【0038】
図8は図5の実施例における、浮遊ゲート電極5から選択ゲート電極4へのポリ-ポリ間トンネル電子放出、すなわちメモリ消去動作消去時の各部の電位を表わしたものである。このメモリ素子は浮遊ゲート電極5が制御ゲート電極6、選択ゲート電極4並びにウェル基板1pに電気的にカップリングした構造を有しているため、浮遊ゲート電極5から選択ゲート電極4へ、或いは制御ゲート電極6へ、或いはウエル基板1p或いはドレイン領域3へのトンネル電子放出が原理的に可能である。本発明では、信頼性の高い、選択ゲート電極4へのトンネル電子放出を用いる。このトンネル放出(消去)はポリシリコン電極間の電子トンネル現象を用いることから、一般にポリ-ポリ間トンネル消去と呼ばれる。
【0039】
図8に示されるように、浮遊ゲート電極5から選択ゲート電極4へのトンネル現象を起こさせるために、制御ゲート電極6に負電位を、選択ゲート電極4に正電位を与える。このとき、選択ゲート電極4とその下のウエル基板表面のチャネル領域間に高電界がかかり、この間のリーク電流(トンネル電流)の発生やそれによる信頼性低下が懸念される。そこで、ソース電極2に適当な正バイアスを与えることによりこれを解消した。この場合、選択ゲート電極4の電位により選択ゲート電極4下のチャネル領域は強反転を起こし、チャネル50が形成されるので、ソース電極2に正電位を与えると,選択ゲート電極4下のチャネル領域がソース電位に等しくなる。結果として選択ゲート電極4とウエル基板1p間の電位差を低減することが出来る。但し、このソース電位の大きさはウエル-ソース間のバンド間トンネリングの発生が起こらない電位に留めるものとする。従って、選択ゲート電極4の電位より低めの電位を与えると良い。また、ドレイン3の電位はフローティング(F)にしておくと良い。或いは適度な正電位にしておいても良い。
【0040】
各電極の実際の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとするが、以下に実施例に基づいた参考値を示す。
(この実施例の構成/各種寸法)
メモリゲート長(浮遊ゲート電極のチャネル長):Lpg=0.3〜0.5μm
制御ゲート長(チャネル方向の長さ): Lcg=Lpg−0.1μm程度
選択ゲート長(選択ゲートのチャネル長): Lsg=Lpg程度
浮遊ゲート電極幅: Wfg=0.6〜0.9μm
実効チャネル幅: Weff=Wfg−0.3μm程度
選択ゲート電極幅: Wsg=Wfg程度
浮遊ゲート電極高: hfg=0.05〜0.2μm
プログラミングゲート絶縁膜厚(絶縁膜M):
Tm=7〜13 nm(ゲート酸化膜の平均容量膜厚)
インターポリ絶縁膜厚(絶縁膜A):
Ta=11〜18 nm(ONO積層膜の酸化膜換算平均容量膜厚)
トンネル用ポリ-ポリ絶縁膜厚(絶縁膜B):
Tb=20〜35 nm(酸化膜の平均容量膜厚)
絶縁膜Aの容量(簡易計算式):Ca≒ε*Lcg*(Wfg+2hfg)/Ta
絶縁膜Bの容量(簡易計算式):Cb≒ε*Lsg*2hfg/Tb
絶縁膜Mの容量(簡易計算式):Cm≒ε*Lpg*Weff/Tm
ε:SiO2膜の誘電率
【0041】
【表1】
【0042】
一般に電気的書込消去可能な不揮発性メモリ装置の場合、半導体チップ内に内部昇圧回路(一般にチャージポンプ回路と呼ばれる)を設けるのが普通である。また、現在のようにサブハーフミクロン寸法の世代の半導体デバイスでは電源電圧として3.3V以下(3.3〜1V)での仕様が必須であるが、その場合、内部昇圧に限界があり高電圧の発生が難しくなる。また、素子分離のフィールド耐圧や接合耐圧の確保が難しくなってきており低電圧化が必須となっている。今のところ電気的消去可能なデバイスではトンネル現象を利用するしかなく、高い電圧を必要とするのが普通である。そこで、印可電圧を極力小さくするため、
1)消去時にトンネル膜への電位分圧(カップリング比)を上げる方法、
2)電位差を正電圧、負電圧の2つに分配する方法、
3)トンネル酸化膜厚を薄くすること、
4)電界集中を利用してトンネル効果を促進する方法
等の策が講じられている。本発明の構造/方法ではこれら全てに策を講じているが、表1の条件は項目2)において電位差を正と負のバイアスに分配するというものである。
【0043】
電圧分配の方法は単純に可能というわけではなく、例えば浮遊ゲート-拡散層(ソース或いはドレイン)間でトンネル消去する構造の場合には、PN接合のジャンクションリークや拡散層の端の表面部でのバンド間トンネリングによるリーク等の問題があり容易ではない。しかし本発明の構造ではトンネル消去に拡散層を用いておらず、また各電極の電位配分を容易に設定できるため、この方法を容易に使うことができる。
【0044】
本発明の構造の装置は(4)式で示唆した条件をおよそ達成しなければ正常に動作しないが,少なくとも表1に示した条件でそれが可能であることがわかる。因みに、(4)式の条件式に従って、構造的な数値(各種寸歩)を入れた場合、
|Vcg|<αVsg (5)
なる式で電気的手段を見積もることができる。簡易計算で求めたものと実験値は完全な一致を示さないが、ほぼ想定した範囲の結果を得ている。ここで、実施例の一部を紹介すると、α=0.6〜5となった。例えばhfgやWfgやTbが大きいほどαは小さくなり、Tmが大きいほどαは大きくなる。
大まかにはこの値が大きいほど、トンネル消去に必要な制御ゲート電極-選択ゲート電極間の電位差が小さくなり、また、およそα>1であればその電位差を等分に正と負のバイアスに分配することが可能となる。
【0045】
ここで、本発明の場合,ポリシリコン電極の角部での電界集中によるポリポリ間消去を用いているため,プロセスによるデバイスの仕上がり形状にも上記結果は依存するので上記数値例は参考値であることに注意されたい。
また、αの値を単純に大きくすればよいというものではない。例えばTmが大きいほどαは大きくなり、書込時のカップリング比も向上するが,メモリ読み出し時の駆動能力(読み出し電流,アクセススピード)が低下する等のトレードオフの関係もあるので、用途に応じて適宜定める必要がある。
【0046】
本発明のメモリ素子の特徴は、過剰消去の問題を回避する選択ゲート電極4を有していること、主に浮遊ゲート5の制御(プログラミング制御)を行う制御ゲート電極6を有すること、また、上記メモリ素子がシリコン基板と電気的に分離されているウエル上に形成されていること、加えて、メモリ消去時に制御ゲート電極6−浮遊ゲート電極5間の絶縁膜13と、浮遊ゲート電極5−選択ゲート電極4間の絶縁膜14により3つのゲート電極が電気的にカップリングするような構造/絶縁膜厚の構成を有していることである。ここで、制御ゲート電極6と選択ゲート電極4の間は絶縁膜12〜14に比して比較的厚い絶縁膜で完全に絶縁されていなければならない。この構造を有することにより,制御ゲート6、選択ゲート電極4に適当な電位を設定することで、浮遊ゲート電極5から選択ゲート電極4へのトンネル電子放出が可能となる。
【0047】
図9はP型シリコン基板1にdeep-Nウエル(ジャンクション位置が数ミクロン程度の深いNウエル)1nを形成し、その中にPウエル1pを形成し、そのPウエル1pにN型のメモリ素子(拡散層がN型)を構成した実施例である。図10はその1つのメモリ素子を拡大して概略的に表わしたものである。
【0048】
その実施例の装置の場合、メモリを構成しているウエル領域1pがシリコン基板1と電気的に分離されているため、トンネル消去時にウエル電位やソース・ドレインの電位を浮遊電位にしておけば良く、特別な設定がいらない。即ち、電気的手段が図5の実施例より容易であり、メモリ素子の構造(各種寸法)の設計が容易である。
【0049】
一般に半導体記憶装置の場合、チャージポンプ回路やメモリ駆動用回路(例えばCMOS回路)を同じ基板内に内蔵しなければならないので,少なくともPウエル及びNウエルが必要となる。加えてこの実施例の場合にはdeep-Nウエルが必要であるため、3つのウエルを作る必要がある。これは一般にトリプルウエルと呼ばれる難度の高い技術であり、またコスト的にも若干不利なところもある。図5の実施例と図9の実施例のいずれを採用するかは適宜その用途によって定めればよい。
【0050】
図9の実施例において、浮遊ゲート電極と制御ゲート電極間の絶縁膜A(容量Ca,平均膜厚Ta)と、浮遊ゲート電極と選択ゲート電極間の絶縁膜B(容量Cb,平均膜厚Tb)との間に、
CbTb < CaTa
なる関係が満たされていることが好ましい。
【0051】
すなわち、絶縁膜Bを介して、浮遊ゲート電極5−選択ゲート電極4間のポリポリ間トンネル消去を行うためには、少なくとも絶縁膜Aより絶縁膜Bの方に高電界を印可しなければならない。従って、消去時に絶縁膜A及びBにセルフバイアスされる電圧をそれぞれVa,Vbとすれば、
Va/Ta < Vb/Tb
なる条件が必要である。図9の実施例の装置の場合、メモリを構成しているウエル領域1pがシリコン基板1と電気的に分離されているため、トンネル消去時にウエル電位やソース・ドレインの電位を浮遊電位にしておけば良く特別な設定がいらない。従って、浮遊ゲート電極に電子がチャージされていない簡単な場合を考えると、大まかに下式が成立する。
Ca・Va = Cb・Vb
よって、下式を得る。
Cb・Tb < Ca・Ta
実際には、上記の関係が顕著である(Cb・Tb≪Ca・Ta )ほど、その動作は容易であり、選択ゲート電極4−制御ゲート電極6間の印可電圧をより低電圧化できる。また、消去時に電位差を正電圧、負電圧の2つに分配することができる点を考慮すれば、結果的に昇圧回路をより低電圧化でき回路負担を低減できる。
【0052】
また、図9の実施例において、制御ゲート電極6−浮遊ゲート電極5間の酸化膜A(面積Sa)と、浮遊ゲート電極5−選択ゲート電極4間の酸化膜B(面積Sb)との間に、
Sb<Sa
なる関係が満たされていることが好ましい。ここで、面積Sa、Sbとはシリコン酸化膜の平均膜厚換算での容量面積を示す。
【0053】
すなわち、浮遊ゲート電極5−選択ゲート電極4間の酸化膜Bでポリポリ間トンネルが起こるためには、少なくとも酸化膜Aより酸化膜Bに高電界を印可されねばならないので、Cb・Tb < Ca・Ta の関係がある。そして、どちらの絶縁膜も酸化膜である等の簡単な場合には、誘電率が等しいとして、次式を得る。
Sb < Sa
実際には、上記の関係が顕著である(Sb≪Sa)ほど、その動作は容易であり、選択ゲート電極4−制御ゲート電極6間の印可電圧をより低電圧化できる。また、消去時に電位差を正電圧、負電圧の2つに分配することができる点を考慮すれば、結果的に昇圧回路をより低電圧化でき回路負担を低減できる。通常、Sb:Sa=1:1〜10程度で行えばよい。実施の例ではSa/Sb=3〜4程度である。
【0054】
図9の実施例で浮遊ゲート電極5から選択ゲート電極4へのポリ-ポリ間トンネル電子放出を行う場合、即ち、メモリ消去動作を行う場合は、図10に示されるように各部の電圧を印加する。このメモリ素子はメモリ消去時において、浮遊ゲート電極5が制御ゲート電極6と選択ゲート電極4に電気的にカップリングする構造を有しているため、浮遊ゲート電極5から選択ゲート電極4へ、或いは制御ゲート電極6へのトンネル電子放出が原理的に可能である。本発明では信頼性の高い、選択ゲート電極4へのトンネル電子放出を用いる。そのトンネル現象を起こすために、制御ゲート電極6に負電位を、選択ゲート電極4に正電位を与える。
【0055】
図9の実施例ではメモリを構成しているウエル1pがシリコン基板1と電気的に分離されているため、図5の実施例の場合に図8に示したようなウエル1pや拡散層(ソース、或いはソース・ドレイン)への特別な電位設定が不要となる。
【0056】
実際の各電極の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとするが、以下に図9の実施例に基づいた参考値を示す。
(実施例の構成/各種寸法)
メモリゲート長(浮遊ゲートのチャネル長):Lpg=0.3〜0.5μm
制御ゲート電極長(チャネル方向の長さ): Lcg=Lpg−0.1μm程度
選択ゲート長(選択ゲートのチャネル長): Lsg=Lpg程度
浮遊ゲート電極幅: Wfg=0.6〜0.9μm
実効チャネル幅: Weff=Wfg−0.3μm程度
選択ゲート電極幅: Wsg=Wfg程度
浮遊ゲート電極高: hfg=0.05〜0.2μm
プログラミングゲート絶縁膜厚(絶縁膜M):
Tm=7〜13 nm(ゲート酸化膜の平均容量膜厚)
インターポリ絶縁膜厚(絶縁膜A):
Ta=11〜18 nm(ONO積層膜の酸化膜換算平均容量膜厚)
トンネル用ポリ-ポリ絶縁膜厚(絶縁膜B):
Tb=20〜35 nm(酸化膜の平均容量膜厚)
絶縁膜Aの容量(簡易計算式):Ca≒ε*Lcg*(Wfg+2hfg)/Ta
絶縁膜Bの容量(簡易計算式):Cb≒ε*Lsg*2hfg/Tb
絶縁膜Mの容量(簡易計算式):Cm≒ε*Lpg*Weff/Tm
ε:SiO2膜の誘電率
【0057】
【表2】
【0058】
本発明は、浮遊ゲート電極5から選択ゲート電極4へのポリ-ポリ間トンネル消去が可能なデバイス構造及び電気的手段を有する不揮発性記憶装置であって、且つ、図11に示されるように、選択ゲート電極4と浮遊ゲート電極5とに挟まれる基板(又はウエル)表面のチャネル領域から浮遊ゲート電極5へのホットエレクトロン注入(Source-Side-Injection:SSI)が可能となっているものである。本発明の装置では、メモリ消去時、図8或いは図10において説明したように、浮遊ゲート電極5に対し制御ゲート電極6及び選択ゲート電極4がカップリング(電気的に結合)し、メモリ書込時には選択ゲート電極4と浮遊ゲート5と制御ゲート6と基板チャネル領域50とが効果的にカップリングする構造を有している。ここで、ポリ-ポリ間トンネル消去とSSI書込が同時に実現できるという点が本装置の最も重要な特徴である。
【0059】
以下、本発明の装置の動作方法を実施データに基づいて説明する。
消去方式は既に述べた通りである。
書込方式は、図11に示すように、選択ゲート電極4と浮遊ゲート電極5とに挟まれる基板チャネル領域から浮遊ゲート電極5へのホットエレクトロン注入により行われる。図中50の領域は基板ウエル1pの強反転領域(チャネルが形成されている領域)を示す。即ち、選択ゲート電極4への印可バイアスで選択ゲート電極4下の基板ウエル表面が強反転(チャネル形成)し、制御ゲート電極6への印可バイアスで浮遊ゲート電極5下の基板ウエル表面が強反転(チャネル形成)する。この方式はドレイン拡散層3側ではなくソース拡散層2側のチャネル領域からのホットエレクトン注入であり,通常のドレイン拡散層側のホットエレクトン注入に比べ,ホットエレクトロンを発生させる領域(本装置では選択ゲート電極4と浮遊ゲート電極5とに挟まれる基板チャネル領域のこと)の電界強度が強く、チャネルへの供給電流に対するホットエレクトロン発生効率が高い。その結果として注入効率が高いという利点がある。実際の各電極の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとするが、以下に上記に例示した実施例に基づいた書込み時の印可電圧(電位配分)の参考値を示す。
【0060】
【表3】
このような電位設定がなされている場合には,図11に示すように選択ゲート電極4下及び浮遊ゲート電極5下のチャネル領域にはチャネル50が形成され、選択ゲートTr及びメモリゲートTrがONするので、そこに挟まれる部分に極めて高い電界が形成されホットエレクトロンが発生する。このとき浮遊ゲート電極5は制御ゲート電極6と基板との間に印可された電圧で高い正電位にバイアスされるため、このホットエレクトロンをより効率的に浮遊ゲート電極へ引き込ことが出来る。
【0061】
読込方式(メモリアクセス)はソースとドレインを事実上反対にして行う。これは読出ディスターブの低減を謀るためである。以下の表に印可電圧(電位配分)の参考値を示す。
【表4】
【0062】
図12(A)はさらに他の実施例を示したものであり、制御ゲート電極6が浮遊ゲート電極5の上面から側面まで被った構造をしている。
図12(B)はこの実施例の浮遊ゲート電極5から制御ゲート電極6へのトンネル電子放出を示すものである。トンネル現象を起こさせるために、選択ゲート電極4に負電位を、制御ゲート電極6に正電位を与える。実際の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとする。また、ドレイン3の電位はフローティング(F)、或いは適度な正電位にしておくとよい。
【0063】
図13は好ましい実施例として、選択ゲート電極4が浮遊ゲート電極5の角部(肩の部分)に隣接しているメモリ素子を示したものである。(a)はこの実施例のメモリ素子構造を示したものであり、(b)はその微視的構造を示したものである。制御ゲート電極6の幅が浮遊ゲート電極5の幅よりも狭く、制御ゲート電極6の両縁が浮遊ゲート電極5の両縁よりも内側にくるように、制御ゲート電極6が浮遊ゲート電極5上で浮遊ゲート電極5の中央部側に配置されていることにより、浮遊ゲート電極5の角部には選択ゲート電極4が隣接している。
【0064】
本発明では、浮遊ゲート5と選択ゲート電極4間のポリシリコン−ポリシリコン間絶縁膜(通常、酸化膜を使う)14をトンネル膜として利用する。トンネル膜14の厚さは絶縁膜13の膜厚や各ゲート電極の寸法等で異なり、適宜定められるのであるが、実施例では酸化膜を使用し、その厚さが200〜350Å程度であった。
【0065】
この実施例では、陰極側の電極の角部を利用することにより、その部分に電界を集中させて効率的な電子トンネルを行なうことができる。別の観点から言うと、このように角部を利用することによりそのポリシリコン−ポリシリコン間絶縁膜の膜厚を相対的に厚くすることができることを意味する。
【0066】
各メモリ素子のチャネル長方向の浮遊ゲート電極側面に、絶縁単層膜或いは積層膜をエッチバックして形成したサイドウォールを有することが好ましい。図5中に示す浮遊ゲート電極5側面の絶縁膜14(絶縁膜B)はその面内で均一な膜であっても良いが、ポリ−ポリ間トンネル消去をより効果的に行うためには浮遊ゲート電極角部(肩の部分)の膜厚が150〜450Å(実施の例では200〜350Å程度)である必要がある。また、SSI書込を効果的に行うためには基板表面に近い部分(ギャップ幅)で250〜1000程度の膜厚が必要である。従って、両者を満たし、双方をより効果的に行うためには、サイドウォールを有することが好ましい。
【0067】
図14(a)〜(e)に本発明のプロセスフローの一実施例を示す。
(a)シリコン基板にウエル等を形成した後で、メモリゲート酸化膜12を形成し、続いて浮遊ゲート電極用ポリシリコン膜5を形成し、浮遊ゲート電極をチャネル幅方向にメモリ素子ごとに分離するスリットを形成した後、その上から浮遊ゲート電極−制御ゲート電極間の絶縁膜(例えば、酸化膜、窒化膜及び酸化膜の3層構造のONO積層膜)13を形成し、続いてその上から制御ゲート電極用ポリシリコン膜6を形成し、さらに続いてその上から制御ゲート電極−選択ゲート電極間の絶縁用の絶縁膜16aを形成する。
その後、絶縁膜16a及びポリシリコン膜6を公知の写真製版技術及びエッチング技術によりパターン加工して、制御ゲート電極6を形成する。
【0068】
(b)次に、絶縁単層膜或いは積層膜を堆積し、エッチバックを施すことにより、制御ゲート電極6の側面に絶縁サイドウォール16bを形成する。
(c)次に、これらの絶縁膜16a,16bをマスクとしてポリシリコン膜5をドライエッチングによりパターン加工する。
(d)次に、再度 絶縁単層膜或いは積層膜を堆積し、エッチバックを施すことにより、浮遊ゲート側面にサイドウォールを形成する。実施例ではこのサイドウォールはONO積層膜のデポ・エッチバックにより行なった。
【0069】
(e)次に、拡散層(ソース2・ドレイン3)を形成するための不純物イオン注入を施す。
その後、ウェットエッチングにより表面の酸化膜を除去した後、酸化処理により拡散層2,3上の増速酸化膜17及び選択ゲート酸化膜11とポリ−ポリ間トンネル酸化膜14肩の部分を同時に形成する。
(f)次に、選択ゲート電極用ポリシリコン膜(及びゲート低抵抗化用ポリサイド膜及びカバー用酸化膜)4を形成し、選択ゲートを公知の写真製版技術及びエッチング技術により形成する。これらの工程により所望のメモリ装置(メモリアレイも同様な方法で作られる)を得ることができる。
【0070】
図15はポリシリコンで形成される浮遊ゲート電極5の角部が選択ゲート電極4に隣接し、しかもその角部が鋭角であることによって、その部分に電界を一層集中させて効率的な電子トンネルを行なわせる効果をより高めた実施例を示したものである。このような形状にすることにより電界集中がさらに強まり、より厚いトンネル膜においても電子トンネルが可能になった。
この場合のトンネル酸化膜14の厚さも、絶縁膜13の膜厚や各ゲート電極の寸法等で異なり、適宜定められるのであるが,実施例では200〜400Å程度であった。
【0071】
図16(a)〜(e)により図15の実施例のメモリ素子を製造するプロセスフローの一実施例を示す。
(a)シリコン基板にウエル等を形成した後でメモリゲート酸化膜12を形成し、続いて浮遊ゲート電極用ポリシリコン膜5を形成し、浮遊ゲート電極をチャネル幅方向にメモリ素子ごとに分離するスリットを形成した後、その上から浮遊ゲート電極−制御ゲート電極間の絶縁膜(例えば、酸化膜、窒化膜及び酸化膜の3層構造のONO積層膜)13を形成し、続いて制御ゲート電極用ポリシリコン膜6を形成し、続いて制御ゲート電極−選択ゲート電極間の絶縁用の絶縁膜16aを形成する。
その後、絶縁膜16a、ポリシリコン膜6、絶縁膜13及びポリシリコン膜5を公知の写真製版技術及びエッチング技術によりパターン加工して制御ゲート電極6と浮遊ゲート電極5を形成する。
【0072】
(b)次に酸化処理により、ポリシリコン膜6及びポリシリコン膜5の側面にそれぞれ絶縁膜6a,5aを形成する。ここで、ポリシリコン膜5及び6にはそれを積層する過程において低抵抗化用不純物の導入を行なっておく。このときポリシリコン膜5に比してポリシリコン膜6の不純物濃度を濃くしておくことにより、この工程での酸化処理においてポリシリコン6側面の酸化膜6aの膜厚をポリシリコン5側面の酸化膜5aの膜厚より厚くすることができる。
【0073】
(c)次に、拡散層(ソース2・ドレイン3)を形成するための不純物イオン注入を施す。
次に、ウェットエッチング処理により、ポリシリコン膜5の側面及び基板上の酸化膜を除去する。ポリシリコン膜6の側面にはポリシリコン膜5の側面よりも厚い酸化膜6aが形成されていたので、この工程のウェットエッチング処理によってもポリシリコン膜6の側面にはまだ酸化膜6aが残っている。
【0074】
(d)次に、酸化処理により、拡散層2,3上の増速酸化膜、選択ゲート酸化膜11、及びポリシリコン−ポリシリコン間トンネル酸化膜14を同時に形成する。
(e)選択ゲート用ポリシリコン膜(その上のゲート低抵抗化用ポリサイド膜及びさらにその上のカバー用酸化膜を含む)4を形成し、公知の写真製版技術及びエッチング技術によりパターン加工して選択ゲート電極4を形成することにより、所望のメモリ素子(メモリ素子アレイも同様な方法で作られる)を得ることができる。
【0075】
本発明の半導体記憶装置は、記憶素子のソース及びドレインをメモリ素子のチャネル幅方向に拡散層配線で連結(コンタクトレス化されたビットライン)し、またこれと同方向に制御ゲート電極が連結し、またこれと直交する方向(半導体記憶素子のチャネル長方向)に選択ゲート電極を連結(ワードライン)して、半導体記憶素子をアレイ配置し、ビットラインとワードラインとによりマトリックス選択が可能となっている。
【0076】
図17及び図18に本発明の記憶装置のそれぞれの実施例の概略図を示す。この装置では、図17或いは図18に示すように、ライン状の選択ゲート電極4がワードラインを構成し、ソース2及び/又はドレイン3がこれに対し直交する方向に配されるビットラインを構成し、ライン状の制御ゲート電極6がビットラインと同方向に配されている。このような配置にすることにより、メモリアレイ内のあるセルの選択(アクセス)は選択ゲート電極4(ワードライン)と拡散層2及び3(ビットライン)のマトリックス選択により可能となる。このとき制御ゲート6は擬似的なビットラインとして作用し、アクセス前に予め所望の正電位(表4のバイアス条件参照)に設定しておくことでメモりアクセスの時間を短縮させる効果も持っている。
また,この装置の基本的な製造方法や動作方法は先に説明した何れかのメモリ素子のそれと同様である。
【0077】
ここで、図17は一般にVirtual-Ground-Array(仮想グランド)方式に属するものであり、ソースラインとドレインラインが交互に配置され,ワードライン(選択ゲートライン)方向に隣り合うメモリ素子同士において、一方の素子のソースともう一方の素子のドレインが共通となっている。従って、選択される素子によって、動作上のソースとドレインが交互する。即ち,通常メモリアクセス時にグランド電位にされるソース(本装置ではリードディスターブ抑制のため図中3のドレインがソースとして使われる)が,選択されるメモリの位置によって交代するものである。このようなアレイ配置では図18のそれと比して、全てのセルが同方向を向いているのでそれに関するデバイス特性のバラツキが無いという利点が有る。また、制御ゲートのライン/スペースが一定であり、段差の低い部分(選択ゲートトランジスタの上部)に選択ゲートのポリシリコン膜を埋め込むことができ、トータル段差低減、プロセスの容易化に有利という点がある。
【0078】
ここで、図18は単純なNOR型に属すが、ソースラインとドレインラインが交互に配置され、ワードライン(選択ゲートライン)方向に隣り合うメモリ素子同士において、一方の素子のソースともう一方の素子のソースが共通となっている。従って、図17の場合のように選択される素子によって、動作上のソースとドレインが交互することはなく、電気的手段の設定も容易であるという利点がある。
何れにせよ、図17又は図18に示すメモリアレイはビットラインを拡散層配線で達成しているため、通常のNOR型に比べドレインコンタクトが不要であり、高集積化に極めて有利な構造をしている。
【0079】
図17又は図18に示すメモリアレイを備えた記憶装置において、すでに説明した消去方法を用いて、ワードラインを共有化しているセルを一括消去することができる。セルアレイは図17又は図18に示すように、選択ゲート電極4がワードラインとして同方向のセルで共通になっている。また、制御ゲート6がビットライン方向において同方向のセルで共通になっている。
【0080】
従って、選択ゲート電極4に電子をトンネル放出させる場合(メモリ消去時)には、少なくとも選択ゲートライン毎のブロック間消去が可能となる。即ち、制御ゲートラインを全て負電位にしておき、任意の選択ゲートラインを選択(正電位)にすれば、その選択した選択ゲートライン上のセルが全てトンネル消去される。
【0081】
このように、本発明の記憶装置は、ソース2及びドレイン電極3、浮遊ゲート電極5、選択ゲート電極4、及び制御ゲート電極6を有し、加えて、浮遊ゲート電極5が制御ゲート電極6、基板チャネル領域、及び選択ゲート電極4に電気的にカップリングするようなメモリ素子構造を有し、SSI書込が可能で、ポリ-ポリ間トンネル消去が可能で、かつ過剰消去の問題のないデバイス構造を有している。加えて、選択ゲートライン4ごとのブロック一括消去が可能で、容易なマトリックス選択が可能で、かつ高集積化が容易なアレイ配置・メモリ構成を有するものである。
【0082】
図19は図17、図18の実施例で使用される素子分離領域15の例を示したものである。素子分離法,特に浮遊ゲート電極5の分離に関して幾つかの手法が有り、図19(a)〜(d)は制御ゲート電極方向の断面図をそれぞれ示している。
図19(a)の素子分離領域15は、通常のフィールド酸化膜(例えばLOCOS)で形成した場合である。
図19(b)の素子分離領域15は、CVD酸化膜で形成し、浮遊ゲート電極5用のポリシリコンを埋め込むことにより素子分離を図ったものである。
【0083】
図19(c)の素子分離領域15は、(b)のものとほぼ同じであるが,浮遊ゲート電極5用の埋込みポリシリコン層の形成をポリシリコン層のエッチバック処理でおこなったものである。この場合,マスクステップの低減やアライメントマージンの低減等の効果があり、コスト低減・高集積化に有利であるが、プロセスが(b)のそれに比べて高難度になる。またこの場合にはポリシリコン層を先に形成しCVD酸化膜を埋め込むようにしてもよい。
図19(d)の素子分離領域25は、素子分離酸化膜を用いない場合であり、本来素子分離領域となる部分25に基板と同導電型の不純物を導入して素子分離効果を強めておくとよい。
【0084】
図19(b)のCVD酸化膜による素子分離領域を用いたメモリ素子アレイの実施例を図20から図23に示す。
図20と図21は、図18に示されたメモリ素子アレイ、すなわちソース拡散2及びドレイン拡散3が、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース拡散2、ドレイン拡散3及び浮遊ゲート電極5が配置されているメモリ素子アレイに、CVD酸化膜による素子分離領域15を適用したものである。それぞれ(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【0085】
図20では素子分離膜15は、ソース拡散2およびドレイン拡散3が延びている方向と直交して連続した帯状に形成されている。この実施例は、拡散層2及び3を帯状に予め形成した後,素子分離領域15を拡散層2及び3と直交する帯状に形成し、続いて浮遊ゲート電極以降の形成を行なったものである。
【0086】
これに対し、図21の実施例では、素子分離膜15はソース拡散2およびドレイン拡散3と交差することなく、選択ゲート電極4の延びる方向につながらないように分離されている。この実施例は、先ず素子分離領域15を選択ゲート電極4の延びる方向につながったストライプ状に形成した後、図14(a)〜(c)或いは図16(a)〜(c)と同様な方法で積層のゲート電極5、6を形成し、拡散層形成用の不純物イオン注入用のマスクを形成し、そのイオン注入を行なう前にそのマスクで素子分離膜15を加工して所望の拡散形成領域を確保し、以下、図14或いは図16と同じプロセスによりこのメモリ素子アレイを形成することができる。
【0087】
図20の実施例は工程数が図21の実施例より少なく、また、メモリ領域内の段差が小さいので、プロセスが容易であるが、前者の場合、後者に比較して拡散層2,3と浮遊ゲート電極5間のアライメントずれが生じるため、実用に不可ではないが、得られた試作ロット間でバラツキが少しばかり大きくなった。後者は前者に比べて工程数が少し多くプロセスが少し高難度であるが、素子のバラツキが小さく、セルアレイの面積も小さく、より高集積化が容易である。消去、書込みおよび読出し時の電気的駆動条件その他は、素子分離領域の種類によっては変わらず、すでに説明した通りである。
【0088】
図22と図23は図17に示されたメモリ素子アレイ、すなわちソース拡散2とドレイン拡散3が交互に配置され、仮想グランド型に配置されているメモリ素子アレイに、CVD酸化膜による素子分離領域15を適用したものである。それぞれ(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【0089】
図22では素子分離膜15はソース拡散2およびドレイン拡散3が延びている方向と直交して連続した帯状に形成されており、図23では素子分離膜15はソース拡散2およびドレイン拡散3と交差することなく、選択ゲート電極4の延びる方向につながらないように分離されている。図22,23の実施例の製造方法および特性は、それぞれ図20,21の実施例で説明したところと同じである。
【0090】
【発明の効果】
本発明のメモリ素子は選択ゲート電極を持つため、過剰消去の問題がなく、低電圧化や多値化が容易であり、電子注入効率の高いSSI書込み方式が可能であるためチャージポンプの昇圧が容易となって単一電源化が可能となり、さらに、チャージポンプのキャパシタ面積の低減が図れることから、高集積化に寄与し、集積度の向上が図れる。
ポリシリコン−ポリシリコン間でのトンネル消去方式が可能なので、浮遊ゲート電極−拡散層間の基板ゲート酸化膜をトンネル絶縁膜とするトンネル消去に比べて基板ゲート酸化膜の膜厚を相対的に厚くすることができ、ゲート酸化膜の高い信頼性及び耐久性を得ることができる。また、浮遊ゲート電極下のゲート酸化膜の膜厚を、トンネル絶縁膜に要求される特性に拘束されることなく独自に設計できるので、信頼性を重視して厚くしたり、スピード等を重視してより薄膜化することもできる。
浮遊ゲート電極とドレインとの電気的なカップリングが不要のため実効チャネル長を大きく設定でき、結果として短チャネル効果を抑制できたり、又はその分だけプログラムゲート長(浮遊ゲート電極長)の縮小が可能になる。
浮遊ゲート電極の角部に選択ゲート電極が隣接しているようにし、さらに浮遊ゲート電極のその角部が鋭角になるように形成しておくことにより、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が容易になる。
【0091】
本発明のメモリ素子をアレイ状に配置する際に、ドレイン拡散とソース拡散のうち少なくともソース拡散、好ましくはドレイン拡散も連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成し、制御ゲート電極をソース拡散と平行な方向のライン状に形成し、かつ、選択ゲート電極を制御ゲート電極と直交する方向のライン状に形成する。そして、ソース拡散及びドレイン拡散を、それらを挟んで隣り合うメモリ素子により共有化されるように配置してコンタクトレス構造にするか、又はソース拡散とドレイン拡散を交互に配置してコンタクトレス構造で仮想グランド型アレイ方式とすることにより、集積度の向上、大容量化に寄与することができる。
本発明の半導体記憶装置は、メモリ消去時には、制御ゲート電極に正の電位、選択ゲート電極に負の電位、ソース拡散に正の電位を与えて、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出をさせるが、その際、選択ゲート電極(ワードライン)を共有化しているメモリ素子を一括消去することができる。
【図面の簡単な説明】
【図1】ETOX型メモリ素子アレイを示す図であり、(C)は平面図で、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。
【図2】SunDisk型メモリ素子アレイを示す図であり、(C)は平面図、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。
【図3】SST型メモリ素子アレイを示す図であり、(C)は平面図、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。
【図4】BMI型メモリ素子アレイを示す図であり、(C)は平面図、(A)は(C)におけるA−A’線位置での断面図、(B)は(C)におけるB−B’線位置での断面図である。
【図5】(a)は一実施例のメモリ素子アレイを示す断面図、(b)は1つのメモリ素子を示す断面図である。
【図6】(A)は同実施例での消去時の各部の電位を示す断面図、(B)はその等価回路図である。
【図7】(A)は等価回路図を書き直したもの、(B)はその等価回路図を定常状態に当てはめた等価回路図である。
【図8】ポリシリコン−ポリシリコン間トンネル消去を説明するメモリ素子の断面図である。
【図9】他の実施例におけるメモリ素子アレイを示す断面図である。
【図10】同実施例における1つのメモリ素子を示す断面図である。
【図11】本発明のメモリ素子における書込み方式を説明する断面図である。
【図12】(A)はさらに他の実施例を示す断面図、(B)はその消去方法を示す断面図である。
【図13】(A)はさらに他の実施例を示す断面図、(B)はその部分拡大断面図である。
【図14】本発明のメモリ素子の製造方法のプロセスフローの一実施例を示す工程断面図である。
【図15】さらに他の実施例のメモリ素子を示す断面図である。
【図16】図15の実施例のメモリ素子を製造するプロセスを示す工程断面図である。
【図17】メモリ素子アレイの一実施例を示す図であり、(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【図18】メモリ素子アレイの他の実施例を示す図であり、(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【図19】(a)から(d)はそれぞれ実施例で使用される素子分離領域の例を示す断面図である。
【図20】コンタクトレス方式のメモリ素子アレイにCVD酸化膜による素子分離領域を適用した一実施例を示したものであり、(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【図21】コンタクトレス方式のメモリ素子アレイにCVD酸化膜による素子分離領域を適用した他の実施例を示したものであり、(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【図22】仮想グランド型のコンタクトレス方式メモリ素子アレイにCVD酸化膜による素子分離領域を適用した一実施例を示したものであり、(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【図23】仮想グランド型のコンタクトレス方式メモリ素子アレイにCVD酸化膜による素子分離領域を適用した他の実施例を示したものであり、(a)は平面図、(b)は(a)のS−S’線位置での断面図、(c)は(a)のC−C’線位置での断面図である。
【符号の説明】
1 半導体基板
1p ウエル
2 ソース拡散
3 ドレイン拡散
4 選択ゲート電極
5 浮遊ゲート電極
6 制御ゲート電極
11、12 ゲート酸化膜
13,14 絶縁膜
Claims (18)
- 半導体基板又はウエルにドレイン拡散及びソース拡散が形成され、その基板上又はウエル上には絶縁膜を介し、ドレイン拡散に隣接しソース拡散とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極上に絶縁膜を介して複数のメモリ素子に共通の制御ゲート電極が設けられ、制御ゲート電極との間及び浮遊ゲート電極との間にそれぞれ絶縁膜を介し、浮遊ゲート電極とソース拡散との間の基板上又はウエル上にゲート絶縁膜を介して、浮遊ゲート電極と制御ゲート電極を跨ぐ選択ゲート電極が設けられた電気的消去可能な不揮発性半導体メモリ素子を備えた不揮発性半導体記憶装置において、
前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート電極間の絶縁膜は、これらの3つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が可能な条件に設定されており、
メモリ消去時には、ソース電極に選択ゲート電極より小さい正電位が与えられて、浮遊ゲート電極から選択ゲート電極へのポリ−ポリ間トンネル電子放出がなされることを特徴とする不揮発性半導体記憶装置。 - 前記不揮発性半導体メモリ素子の消去時の制御ゲート電極の電位をVcge(Vcge<0)、選択ゲート電極の電位をVsge、基板電極又はウエル電極の電位をグランド電位としたとき、浮遊ゲート電極と制御ゲート電極間の絶縁膜A(容量Ca,平均膜厚Ta)と、浮遊ゲート電極と選択ゲート電極間の絶縁膜B(容量Cb,平均膜厚Tb)と、浮遊ゲート電極と基板又はウェル間の絶縁膜M(容量Cm,平均膜厚Tm)とにより前記3つのゲート電極と基板又はウェルが下記の条件下で電気的結合がなされる請求項1に記載の不揮発性半導体記憶装置。
0< [CaTa-(Cb+Cm)Tb]Vcge < [(Ca+Cm)Ta-CbTb]Vsge - メモリ消去時には、制御ゲート電極に負の電位、選択ゲート電極に正の電位、基板電極又はウエル電極にグランド電位が与えられて、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出がなされる請求項1又は2に記載の不揮発性半導体記憶装置。
- 半導体基板と電気的に分離されているウエルにドレイン拡散及びソース拡散が形成され、そのウエル上には絶縁膜を介し、ドレイン拡散に隣接しソース拡散とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極上に絶縁膜を介して複数のメモリ素子に共通の制御ゲート電極が設けられ、制御ゲート電極との間及び浮遊ゲート電極との間にそれぞれ絶縁膜を介し、浮遊ゲート電極とソース拡散との間のウエル上にゲート絶縁膜を介して、浮遊ゲート電極と制御ゲート電極を跨ぐ選択ゲート電極が設けられた電気的消去可能な不揮発性半導体メモリ素子を備えた不揮発性半導体記憶装置において、
前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート電極間の絶縁膜は、これらの3つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が可能な条件に設定されていることを特徴とする不揮発性半導体記憶装置。 - 前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜の容量をCa、平均膜厚をTaとし、浮遊ゲート電極−選択ゲート電極間の絶縁膜の容量をCb、平均膜厚をTbとしたとき、
Cb・Tb<Ca・Ta
なる関係を満たしている請求項4に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜と浮遊ゲート電極−選択ゲート電極間の絶縁膜は同じ絶縁膜であり、かつ面積をそれぞれSa,Sbとしたとき、
Sb<Sa
なる関係を満たしている請求項4又は5に記載の不揮発性半導体記憶装置。 - メモリ消去時には、制御ゲート電極に負電位、選択ゲート電極に正電位、基板電極にグランド電位が与えられ、ウエル電極及びソース/ドレイン電極が浮遊電位とされることにより、浮遊ゲート電極から選択ゲート電極へのポリ−ポリ間トンネル電子放出がなされる請求項4,5又は6に記載の不揮発性半導体記憶装置。
- メモリ書込時には、選択ゲート電極と浮遊ゲート電極とに挟まれる基板チャネル領域から浮遊ゲート電極へのホットエレクトロン注入がなされる請求項4,5又は6に記載の不揮発性半導体記憶装置。
- 前記不揮発性半導体メモリ素子のチャネル長方向の浮遊ゲート電極側面に、絶縁単層膜或いは積層膜をエッチバックして形成したサイドウォールを有する請求項4,5,6又は8に記載の不揮発性半導体記憶装置。
- 浮遊ゲート電極の角部の少なくとも一方は制御ゲート電極よりも外側に突出し、その突出した浮遊ゲート電極の角部には選択ゲート電極が隣接している請求項1から9のいずれかに記載の不揮発性半導体記憶装置。
- 浮遊ゲート電極で選択ゲート電極に隣接する前記角部が鋭角に形成されている請求項10に記載の不揮発性半導体記憶装置。
- ドレイン拡散とソース拡散のうち少なくともソース拡散は連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成され、制御ゲート電極がソース拡散と平行な方向のライン状に形成され、かつ、選択ゲート電極が制御ゲート電極と直交する方向のライン状に形成されてワードラインを構成して、前記メモリ素子がアレイ状に配置されている請求項1から11のいずれかに記載の不揮発性半導体記憶装置。
- ドレイン拡散も、連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層としてソース拡散に平行に形成されており、ソース拡散及びドレイン拡散は拡散層配線で連結されたコンタクトレス構造のビットラインとなっており、このビットラインと前記ワードラインとによりマトリックス選択がなされる請求項12に記載の不揮発性半導体記憶装置。
- ソース拡散及びドレイン拡散が、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース拡散、ドレイン拡散及び浮遊ゲート電極が配置されている請求項13に記載の不揮発性半導体記憶装置。
- ソース拡散とドレイン拡散が交互に配置されている請求項13に記載の不揮発性半導体記憶装置。
- ワードラインを共有化しているセルを一括消去する請求項12から15のいずれかに記載の不揮発性半導体記憶装置。
- 以下の工程(A)から(E)によりゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
(A)基板上のメモリゲート酸化膜上に浮遊ゲート電極、絶縁膜、制御ゲート電極及び絶縁膜がこの順に積層された積層ゲート電極を形成する工程、
(B)次に酸化処理により、浮遊ゲート電極及び制御ゲート電極の側面に絶縁膜を形成する工程、
(C)ウェットエッチング処理により、浮遊ゲート電極の側面の酸化膜を除去する工程、
(D)酸化処理により、基板上には選択ゲート酸化膜、浮遊ゲート電極の側面にはトンネル酸化膜を同時に形成する酸化処理工程、
(E)積層ゲート電極から選択ゲート酸化膜上に及ぶ選択ゲート電極を形成する工程。 - 浮遊ゲート電極と制御ゲート電極はともに不純物導入により低抵抗化されたポリシリコン膜からなり、かつ制御ゲート電極用のポリシリコン膜には浮遊ゲート電極用のポリシリコン膜よりも高濃度の不純物が導入されている請求項17に記載の不揮発性半導体記憶装置の製造方法。
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