JP2007299975A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ワード線方向の隣接セルの電位変化が与えるしきい値シフトを低減することによって、誤読み出しを低減し、フラッシュメモリの信頼性を向上させる。
【解決手段】フラッシュメモリのメモリセルは、半導体基板１のｐ型ウエル１０に形成され、ゲート絶縁膜４、浮遊ゲート５、高誘電体膜６、制御ゲート８（ワード線ＷＬ）を有している。浮遊ゲート５と制御ゲート８（ワード線ＷＬ）は高誘電体膜６によって分離されている。行方向に配列された複数のメモリセルは、列方向に延在する素子分離溝３によって分離されている。素子分離溝３の内部には、酸化シリコン膜２４が埋め込まれている。酸化シリコン膜２４の内部には、空洞１５が設けられている。空洞１５は、その下端部が素子分離溝３の底部近傍まで延在し、上端部が浮遊ゲート５を覆う高誘電体膜６の上面よりもさらに上方まで延在している。
【選択図】図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、電気的書き換えが可能な不揮発性メモリを有する半導体装置の高集積化、ならびに高性能化に適用して有効な技術に関するものである。

電気的書き換えが可能な不揮発性メモリのうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは、携帯性および耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大には、メモリセル面積の縮小によるビットコストの低減が重要な要素であり、これを実現する様々なメモリセル方式が提案されている。

例えば、非特許文献１には、大容量化に適するコンタクトレス型セルの一種であるＡＮＤ型セルアレイにおいて、浮遊ゲートおよび制御ゲートに加えて、第３のゲートをメモリセル内に持ち、第３のゲートに与える電位によってその下部の半導体基板表面に形成される反転層をローカルビット線として用いる構造が報告されている。また、非特許文献２、３、４には、同じく大容量化に適するコンタクトレス型セルの一種である、いわゆるＮＡＮＤ型フラッシュメモリの例が報告されている。さらに、特許文献１には、１つの浮遊ゲートに２つの制御ゲートがカップリングしたＮＡＮＤ型フラッシュメモリに類似のメモリセル構造が報告されている。これらのメモリセル構造を採用した場合には、メモリセルの物理的面積をほぼ４Ｆ２（Ｆ：最小加工寸法）にまで低減することが可能となるので、フラッシュメモリの大容量化が実現できる。

上記したフラッシュメモリは、いずれも浮遊ゲートの形状を立体化し、浮遊ゲート−制御ゲート間に介在する絶縁膜の面積を大きく取ることによりカップリング比を確保し、高速な書き込み／消去特性を実現するものである。

特に、ワード線の延在方向に隣接する浮遊ゲート−浮遊ゲート間に絶縁膜を介して制御ゲートを埋め込んだ構造が多く提案されている。このような構造を採用した場合は、浮遊ゲートの側面においても、浮遊ゲート−制御ゲート間容量が形成されるので、高カップリング比が得られる。また、ワード線の延在方向に隣接する浮遊ゲート−浮遊ゲート間が制御ゲートによって静電遮蔽されるために、浮遊ゲート−浮遊ゲート間容量が低減される。これによって、あるメモリセルの電位（しきい値状態）の変化が隣のメモリセルのしきい値を変動させる現象（しきい値シフト）を小さくすることができるので、メモリセルの信頼性を向上させる効果がある。

しかし、メモリセルサイズの縮小に伴って、ワード線の延在方向に隣接する浮遊ゲート−浮遊ゲート間のスペースが狭くなると、上記のような構造では、このスペースに絶縁膜を介して制御ゲートを埋め込むことが困難になるので、カップリング比を確保したり、しきい値シフトを小さくしたりすることが困難になる。

非特許文献５は、浮遊ゲート−制御ゲート間に誘電率の高い絶縁膜（高誘電体膜）を介在させることによって、ワード線の延在方向に隣接する浮遊ゲート−浮遊ゲート間のスペースが狭くなった場合でも、充分な浮遊ゲート−制御ゲート間容量を確保する技術を開示している。

特許文献２は、浮遊ゲート−制御ゲート間にＯＮＯ膜等の誘電率があまり高くない絶縁膜を用いた場合には、メモリセルサイズの縮小に伴って、浮遊ゲートと制御ゲートとの間のキャパシタンス（Ｃ２）と半導体基板と浮遊ゲートとの間のキャパシタンス（Ｃ１）との比（Ｃ２／Ｃ１）が変動するといった問題や、リーク電流が増大するといった問題が生じることを指摘している。特許文献２は、その対策として、溝によって規定された第１の側面を有する凸部を備えた半導体基板と、凸部上に形成され、凸部の第１の側面と整合した第１の側面を有する第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜の第１の側面と整合した第１の側面を有する第１の導電膜と、第１の導電膜上に形成され、第１の導電膜の第１の側面と整合した第１の側面を有する第２の絶縁膜と、第２の絶縁膜上に形成され、第２の絶縁膜の第１の側面と整合した第１の側面を有する第２の導電膜とを含むゲート構造であって、上記第２の絶縁膜が第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んだゲート構造と、少なくとも上記溝内に形成された第３の絶縁膜とを備えた構造を開示している。
特開２００５−１０１０６６号公報 特開２００４−２８１６６２号公報 International Electron Devices Meeting, 2003, p.823-826 International Electron Devices Meeting, 2004, p.873-876 Solid-State Circuits Conference, 2005, p.44-45 Solid-State Circuits Conference, 2005, p.46-47 Symp. on VLSI Technology, 2005, p.208-209.

本願発明者等は、本願発明に先立って、従来構造のセルを微細化し、浮遊ゲートの上表面だけで浮遊ゲート−制御ゲート間容量を確保するようになり、容量の確保のために高誘電率膜を浮遊ゲート−制御ゲート間に用いた場合を検討した。検討したメモリセルの断面構造を模式的に示したのが図８１である。

ワード線の延在方向に隣接する２個のメモリセル（ＭＣ_１、ＭＣ_２）は、半導体基板５０に形成された素子分離溝５１によって分離されている。素子分離溝５１の内部には、酸化シリコン膜５２が埋め込まれている。メモリセル（ＭＣ_１、ＭＣ_２）のそれぞれは、半導体基板５０の表面に形成されたゲート絶縁膜５３と、ゲート絶縁膜５３の上部に形成された浮遊ゲート５４とを備えている。また、これらの浮遊ゲート５４の上部には、高誘電体膜５５を介して制御ゲート５６（ワード線ＷＬ）が形成されている。このメモリセル構造は、浮遊ゲート５４と制御ゲート５６との間に高誘電体膜５５が介在しているので、浮遊ゲート−制御ゲート間容量が大きくなる。

しかしながら、上記メモリセルは、浮遊ゲート−制御ゲート間容量のみならず、ワード線の延在方向に隣接する浮遊ゲート−浮遊ゲート間容量も増大する。これは、ワード線の延在方向に隣接する２個の浮遊ゲート５４の間で高誘電体膜５５が繋がっているために、素子分離溝５１内の酸化シリコン膜５２を介した浮遊ゲート−浮遊ゲート間容量（Ｃ_{ｆｇ−ｆｇ}）と、高誘電体膜５５を介したフリンジ容量（Ｃ_{ｆｒｉｎｇｅ}）とが実際の浮遊ゲート−浮遊ゲート間容量となるためである。

その結果、上記メモリセルにおいては、選択メモリセル（例えばＭＣ_１）の読み出しを行う際、隣接メモリセル（例えばＭＣ_２）のしきい値状態の変化がメモリセル（ＭＣ_１）に与えるしきい値シフトは、むしろ増大し、誤読み出しなど、メモリセルの信頼性を悪化させるという問題が生じる。

本発明の目的は、ワード線方向の隣接セルの電位（しきい値状態）の変化が与えるしきい値変化を低減することによって、誤読み出しを低減し、フラッシュメモリの信頼性を向上させることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、ゲート絶縁膜を介して前記半導体基板の主面上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第１絶縁膜と、前記第１絶縁膜を介して前記浮遊ゲートの上部に形成された制御ゲートとを備え、前記第１方向に配列された複数のメモリセルは、前記半導体基板の主面に形成され、かつ前記第２方向に延在する素子分離溝によって互いに分離され、前記第２方向に配列された複数のメモリセルは、直列に接続され、前記第１方向に配列された前記複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第１方向に延在するワード線を構成し、前記第１方向に隣接する前記浮遊ゲート同士が対向する領域には、内部に空洞を有する第２絶縁膜が形成されているものである。

また、本発明の半導体装置の製造方法は、（ａ）前記半導体基板の主面に前記ゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第１導電膜、第１絶縁膜、第２導電膜および第３絶縁膜を形成する工程と、（ｂ）前記第３絶縁膜、前記第２導電膜、前記第１絶縁膜および前記第１導電膜をパターニングすることによって、メモリセル形成領域の前記半導体基板上を覆って前記第２方向に延在する第１積層体を形成すると共に、素子分離領域の前記半導体基板表面を露出する工程と、（ｃ）前記第１積層体をマスクにして素子分離領域の前記半導体基板をエッチングすることにより、前記第２方向に延在する溝を形成する工程と、（ｄ）前記半導体基板上に前記第１積層体を覆う第２絶縁膜を堆積すると共に、前記溝の内部に前記第２絶縁膜を不完全に埋め込むことによって、内部に空洞を有する前記第２絶縁膜が埋め込まれた前記素子分離溝を形成する工程と、（ｅ）前記工程（ｄ）の後、前記第２絶縁膜をエッチバックして前記第３絶縁膜の上面を露出し、続いて、前記第３絶縁膜を除去することによって、前記第２導電膜の上面を露出する工程と、（ｆ）前記工程（ｅ）の後、前記半導体基板上に第３導電膜を形成し、続いて、前記第３導電膜、前記第２導電膜、前記第１絶縁膜および前記第１導電膜をパターニングすることによって、前記第３導電膜と前記第２導電膜とからなる前記制御ゲートを形成し、前記第１導電膜からなる前記浮遊ゲートを形成する工程とを含むものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

電気的書き換えが可能な不揮発性メモリを有する半導体装置の信頼性を向上させることができる。また、高速な書き込み／消去特性を実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１である半導体装置のメモリアレイ領域を示す要部平面図、図２〜図６は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った断面図、図７〜図９は、本発明の実施の形態１である半導体装置の動作を説明する回路図である。なお、図１はメモリアレイ領域の構成を見易くするために、一部の部材の図示が省略されている。

本実施の形態の半導体装置は、ＮＡＮＤ型フラッシュメモリである。メモリセルは、ｐ型単結晶シリコンからなる半導体基板（以下、基板という）１のｐ型ウエル１０に形成され、ゲート絶縁膜（トンネル絶縁膜）４、浮遊ゲート５、高誘電体膜６、制御ゲート８およびｎ型拡散層１３（ソース、ドレイン）を有している。制御ゲート８は、一体となって行方向（図１のｘ方向）に延在し、ワード線ＷＬを構成している。ｐ型ウエル１０と浮遊ゲート５はゲート絶縁膜４によって分離され、浮遊ゲート５と制御ゲート８（ワード線ＷＬ）は高誘電体膜６によって分離されている。

基板１のメモリアレイ領域には、上記した構造を有する複数のメモリセルが行方向および列方向（図１のｙ方向）に沿ってマトリクス状に配置されている。行方向、すなわちワード線ＷＬの延在方向に配列された複数のメモリセルは、列方向に延在する細長い帯状の平面形状を有する素子分離溝３によって互いに分離されている。一方、列方向に配列された複数のメモリセルは、それぞれのｎ型拡散層１３（ソース、ドレイン）を介して直列に接続されている。

列方向に配列された複数のメモリセルは、メモリアレイ領域の一端で選択トランジスタＳＴ_１に接続され、選択トランジスタＳＴ_１のｎ型拡散層１１（ＢＬＤＬ）を介してビット線コンタクト（ＢＬＣＯＮＴ）に接続されている。ビット線コンタクト（ＢＬＣＯＮＴ）は、ワード線ＷＬの上層の層間絶縁膜（図示せず）に形成され、この層間絶縁膜上に形成されたメタル配線からなるビット線ＢＬ（図７〜図９）に接続されている。また、列方向に延在する複数のメモリセルは、メモリアレイ領域の他端で選択トランジスタＳＴ_２のｎ型拡散層１２に接続されている。選択トランジスタＳＴ_２のｎ型拡散層１２は、共通ソース線（ＣＳＤＬ）を構成している。

上記素子分離溝３の内部には、酸化シリコン膜２４が埋め込まれている。素子分離溝３に埋め込まれた酸化シリコン膜２４は、その一部が素子分離溝３の開口部から上方に突出し、その上端部は、浮遊ゲート５を覆う高誘電体膜６の上面よりもさらに上方まで延在している。また、素子分離溝３に埋め込まれた酸化シリコン膜２４の内部には、空洞１５が設けられている。空洞１５は、その下端部が素子分離溝３の底部近傍まで延在し、上端部が浮遊ゲート５を覆う高誘電体膜６の上面よりもさらに上方まで延在している。

次に、上記ＮＡＮＤ型フラッシュメモリの動作について説明する。まず、読み出し時には、図７に示すように、選択メモリセル（ＳＭＣ）に接続されたビット線（ＢＬ_ｎ、ＢＬ_ｎ−２）に１Ｖ、選択トランジスタ（ＳＴ_１、ＳＴ_２）に５Ｖ程度、非選択ワード線（ＵＳＷＬ）に５Ｖ程度、共通ソース線（ＣＳＤＬ）に０Ｖ、ｐ型ウエル１０に０Ｖをそれぞれ印加する。さらに、選択ワード線（ＳＷＬ）に読み出し判定電圧（Ｖread）を印加し、選択メモリセル（ＳＭＣ）のＯＮ、ＯＦＦを判定する。

書き込みは、トンネル絶縁膜４を介したファウラー・ノルトハイム(Fowler-Nordheim)トンネル電流を用い、選択ワード線（ＳＷＬ）に接続された複数のメモリセルに対して行なう。この場合、選択ワード線（ＳＷＬ）に接続された複数のメモリセルのうち、書き込みを行うメモリセルと行わないメモリセルとの区別は、ビット線に印加する電圧の大小によって制御する。

書き込み時には、図８に示すように、選択トランジスタ（ＳＴ_１）に２Ｖ程度、選択メモリセル（ＳＭＣ）に接続されたビット線（ＢＬ_ｎ）に０Ｖ、他のビット線に３Ｖ程度をそれぞれ印加する。共通ソース線（ＣＳＤＬ）、選択トランジスタ（ＳＴ_２）およびｐ型ウエル１０には０Ｖを印加する。この状態で、非選択ワード線（ＵＳＷＬ）の電位を０Ｖから１０Ｖ程度まで急激（数マイクロ秒程度以下）に増加させる。すると、非選択ワード線（ＵＳＷＬ）下の浮遊ゲート５の電位が増加し、その影響で、メモリセル下の基板表面電位も増加しようとする。このとき、３Ｖ程度の電圧が印加されたビット線に接続された選択トランジスタ（ＳＴ_１）はＯＦＦ状態となるため、メモリセル下の基板表面電位が増加する（ＶＨ）。一方、０Ｖが印加されたビット線（ＢＬ_ｎ）に接続された選択トランジスタ（ＳＴ_１）はＯＮ状態となるため、ビット線コンタクト（ＢＬＣＯＮＴ）側からメモリセル下の基板表面に電子が供給され、その電位が０Ｖとなる。

次に、選択ワード線（ＳＷＬ）の電位を０Ｖから２０Ｖ程度まで増加させる。このとき、基板表面電位が０Ｖのビット線（ＢＬ_ｎ）では、浮遊ゲート−基板表面間に大きな電位差が生じ、基板（１）の表面から浮遊ゲート５にトンネル電流により電子が注入され、書き込みが起こる。一方、基板表面電位がＶＨのビット線では、浮遊ゲート−基板表面間電位差が緩和されるので、書き込みが起こらない。

消去時には、図９に示すように、選択トランジスタ（ＳＴ_１、ＳＴ_２）に挟まれた全てのワード線に−２０Ｖ程度の電圧を印加し、ゲート絶縁膜４を介してファウラー・ノルトハイムトンネル電流により、浮遊ゲート５から基板１に電子を放出する。

次に、図１０〜図２６を用いて上記ＮＡＮＤ型フラッシュメモリの製造方法を説明する。なお、図１０〜図１７は、図１のＣ−Ｃ線に沿った要部断面図に対応している。

まず、図１０に示すように、ｐ型単結晶シリコンからなる基板１にリンをイオン注入してｐ型ウエル１０を形成した後、熱酸化法を用いてｐ型ウエル１０の表面に膜厚９ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜４を形成する。次に、図１１に示すように、ゲート絶縁膜４の上部にリンをドープした多結晶シリコン膜５ａ、高誘電体膜６、リンをドープした多結晶シリコン膜７ａおよび窒化シリコン膜２１をそれぞれＣＶＤ法で堆積する。多結晶シリコン膜５ａは、後の工程で浮遊ゲート５になる導電膜であり、その膜厚は１０ｎｍ程度とする。高誘電体膜６は、浮遊ゲート−制御ゲート間容量を確保するための絶縁膜であり、例えばＡｌ_２Ｏ_３、ＨｆＳｉＯ、ＨｆＯ_２のように、酸化シリコンよりも誘電率の高い金属酸化膜などで構成する。多結晶シリコン膜７ａは、後の工程で制御ゲート８の一部になる導電膜であり、その膜厚は５０ｎｍ程度とする。窒化シリコン膜２１の膜厚は５０ｎｍ程度とする。

次に、図１２に示すように、フォトレジスト膜をマスクにしたドライエッチングで窒化シリコン膜２１をパターニングした後、図１３に示すように、窒化シリコン膜２１をマスクにして多結晶シリコン膜７ａをドライエッチングし、続いて、高誘電体膜６、多結晶シリコン膜５ａ、ゲート絶縁膜４をドライエッチングすることにより、ｐ型ウエル１０の表面の一部を露出させる。

次に、図１４に示すように、露出したｐ型ウエル１０をドライエッチングすることによって、複数の溝３ａを形成した後、図１５に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積する。酸化シリコン膜２４は、その上面が窒化シリコン膜２１の上面よりも高くなるような厚い膜厚で堆積する。このとき、被覆性の良くない堆積条件を用いると、溝３ａの内部に酸化シリコン膜２４が完全に埋め込まれないので、酸化シリコン膜２４の内部に空洞１５が形成される。空洞１５は、少なくとも行方向に隣接する多結晶シリコン膜５ａ同士が対向する領域に形成し、より好ましくは、多結晶シリコン膜５ａを覆う高誘電体膜６同士が対向する領域にも形成する。ただし、空洞１５の上端部は、窒化シリコン膜２１の上面より下方に位置していることが好ましい。ここまでの工程により、列方向（ｙ方向）に延在する細長い帯状の平面形状を有し、行方向（ｘ方向）に沿って所定の間隔で配列された素子分離溝３が完成する。

次に、図１６に示すように、酸化シリコン膜２４をエッチバックして窒化シリコン膜２１の上面を露出させた後、図１７に示すように、ドライエッチングまたはウェットエッチングで窒化シリコン膜２１を除去することにより、多結晶シリコン膜７ａの上面を露出させる。図１８は、メモリアレイ領域に形成された多結晶シリコン膜７ａ（およびその下層の高誘電体膜６、多結晶シリコン膜５ａ）の平面形状を示している。多結晶シリコン膜７ａ（およびその下層の高誘電体膜６、多結晶シリコン膜５ａ）は、列方向に延在する細長い帯状の平面形状を有し、ｐ型ウエル１０のアクティブ領域となる部分を覆っている。図１９は、この時点における図１のＡ−Ａ線断面図であり、図２０は、この時点における図１のＢ−Ｂ線断面図である。ここからの工程は、Ａ−Ａ線断面図とＢ−Ｂ線断面図とを用いて説明する。

次に、図２１および図２２に示すように、後の工程で選択トランジスタ（ＳＴ_１、ＳＴ_２）が形成される領域の多結晶シリコン膜７ａおよび高誘電体膜６をパターニングし、多結晶シリコン膜５ａを露出させる。次に、図２３および図２４に示すように、スパッタリング法を用いてメタル膜９を堆積する。メタル膜９は、例えば窒化タングステン膜とタングステン膜との積層膜やタングステンシリサイド膜などのメタルシリサイド膜からなる。

次に、図２５および図２６に示すように、フォトレジスト膜をマスクにしたドライエッチングでメタル膜９、多結晶シリコン膜７ａ、高誘電体膜６および多結晶シリコン膜５ａをパターニングする。ここまでの工程により、メタル膜９と多結晶シリコン膜７ａとの積層膜からなる制御ゲート８（ワード線ＷＬ）が形成され、多結晶シリコン膜５ａからなる浮遊ゲート５が形成される。また、メモリアレイ領域の端部には、メタル膜９と多結晶シリコン膜７ａ、５ａとの積層膜からなる選択トランジスタ（ＳＴ_１、ＳＴ_２）のゲート電極１４が形成される。

次に、ｐ型ウエル１０にヒ素をイオン注入してｎ型拡散層１１、１２、１３を形成することにより、前記図１〜図６に示すメモリセルおよび選択トランジスタ（ＳＴ_１、ＳＴ_２）が完成する。図示は省略するが、その後、制御ゲート８（ワード線ＷＬ）の上部に層間絶縁膜を堆積し、続いて層間絶縁膜をエッチングして、ワード線ＷＬ、ｐ型ウエル１０、選択トランジスタ（ＳＴ_１、ＳＴ_２）、ｎ型拡散層１１、１２のそれぞれに達するコンタクトホールを形成した後、層間絶縁膜の上部にメタル配線を形成することにより、本実施の形態のＮＡＮＤ型フラッシュメモリが完成する。

図２７は、本実施の形態のメモリセルの断面構造を模式的に示した図である。ここで、あるメモリセル（例えばＭＣ_１）の読み出しを行うときに、ワード線方向に隣接するメモリセル（例えばＭＣ_２）のしきい値状態の変化がメモリセル（ＭＣ_１）に与えるしきい値シフトをΔＶthとすると、
ΔＶth＝Ｃ_{ｆｇ−ｆｇ}／Ｃ_ｔｏｔ×｜Ｖth_ｐｒｏｇ−Ｖth_{ｅｒａｓｅ}｜ （１）
Ｃ_ｔｏｔ＝（Ｃ_{ｆｇ−ｃｇ}＋Ｃ_{ｆｇ−ｓｕｂ}＋Ｃ_{ｆｇ−ｆｇ}＋…） （２）
となる。ここで、Ｃ_{ｆｇ−ｆｇ}、Ｃ_{ｆｇ−ｃｇ}、Ｃ_{ｆｇ−ｓｕｂ}は、それぞれ浮遊ゲート−浮遊ゲート間容量、浮遊ゲート−制御ゲート間容量、浮遊ゲート−ウエル間容量である。また、式（２）のＣ_ｔｏｔは、しきい値シフト（ΔＶth）を生じさせる浮遊ゲートの周囲の全容量である。

前記図８１に示した従来のメモリセルは、２個の浮遊ゲート間の素子分離溝内に酸化シリコン膜（比誘電率＝約３．９）が埋め込まれているのに対し、本実施の形態のメモリセルは、酸化シリコンよりも誘電率が低い空洞１５（比誘電率＝約１）が設けられている。また、従来のメモリセルは、２個の浮遊ゲート間で高誘電体膜が繋がっているのに対し、本実施の形態のメモリセルは、高誘電体膜６がメモリセル毎に分離されている。従って、本実施の形態のメモリセルは、従来のメモリセルに比べて浮遊ゲート−浮遊ゲート間容量が小さい。

しきい値シフト（ΔＶth）の低減効果は、図２７に示す浮遊ゲート間の寸法（ＬＦＧＰＳ）と空洞１５の幅（ＬＡＧ）との比によって決まる。ここで、
α＝ＬＡＧ÷ＬＦＧＰＳ （３）
とすると、空洞１５が全くない場合（ＬＡＧ＝０）はα＝０となり、全て空洞１５の場合（ＬＡＧ＝ＬＦＧＰＳ）はα＝１となる。

図２８は、図８１に示した従来のメモリセル（ｂ）と本実施の形態のメモリセル（ａ１、ａ２、ａ３）とで、メモリセルサイズとしきい値シフト（ΔＶth）との関係を比較したグラフである。ａ１は、式（２）のαが１の場合、ａ２は、αが０．５の場合、ａ３は、αが０の場合である。本実施の形態のメモリセルは、メモリセルサイズを縮小した場合でも、浮遊ゲート−浮遊ゲート間容量によるしきい値シフト（ΔＶth）を許容値（Ｖthc）以下に抑制でき、特に、空洞１５を形成した場合は、形成しない場合（α＝０）に比べて、しきい値シフト（ΔＶth）の低減効果が非常に大きくなる。

また、本実施の形態のフラッシュメモリは、浮遊ゲート５と制御ゲート８との間に高誘電体膜６を介在させたことにより、メモリセルサイズを縮小した場合でも、浮遊ゲート−制御ゲート間容量の低減を抑制することができる。これにより、カップリング比を確保し、高速な書き込み／消去特性を実現することができる。

（実施の形態２）
図２９は、実施の形態２の半導体装置のメモリアレイ領域を示す要部平面図、図３０〜図３４は、それぞれ図２９のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿った断面図、図３５〜図３７は、実施の形態２の半導体素子の動作を説明する回路図である。なお、図２９はメモリアレイ領域の構成を見易くするために、一部の部材の図示が省略されている。

本実施の形態の半導体装置は、フラッシュメモリである。メモリセルは、ｐ型単結晶シリコンからなる基板１のｐ型ウエル１０に形成され、ゲート絶縁膜（トンネル絶縁膜）４、浮遊ゲート５、高誘電体膜６、制御ゲート８、ｎ型拡散層１１（ドレイン）およびｎ型拡散層１２（ソース）を有している。制御ゲート８は、行方向（図２９のｘ方向）に延在し、ワード線ＷＬを構成している。ｐ型ウエル１０と浮遊ゲート５はゲート絶縁膜４によって分離され、浮遊ゲート５と制御ゲート８（ワード線ＷＬ）は高誘電体膜６によって分離されている。

基板１のメモリアレイ領域には、上記した構造を有する複数のメモリセルが行方向および列方向（図２９のｙ方向）に沿ってマトリクス状に配置されている。行方向、すなわちワード線ＷＬの延在方向に配列された複数のメモリセルは、列方向に延在する細長い帯状の平面形状を有する素子分離溝３によって互いに分離されている。一方、列方向に配列された複数のメモリセルは、それぞれのｎ型拡散層１１（ドレイン）およびｎ型拡散層１２（ソース）を介して互いに直列に接続されている。ｎ型拡散層１１（ドレイン）およびｎ型拡散層１２（ソース）のそれぞれは、列方向に隣接する２個のメモリセルによって共用されている。

ｎ型拡散層１１（ドレイン）のそれぞれには、ビット線コンタクト（ＢＬＣＯＮＴ）が接続されている。ビット線コンタクト（ＢＬＣＯＮＴ）は、ワード線ＷＬの上層の層間絶縁膜（図示せず）に形成され、この層間絶縁膜の上部に形成されたメタル配線からなるビット線ＢＬ（図３５〜図３７）に接続されている。図３３に示すように、行方向に配列された複数のメモリセルのそれぞれのｎ型拡散層１２（ソース）は、一体に形成されて共通ソース線を構成している。

前記実施の形態１のフラッシュメモリと同じように、素子分離溝３の内部には、酸化シリコン膜２４が埋め込まれている。酸化シリコン膜２４は、その一部が素子分離溝３の開口部から上方に突出し、その上端部は、浮遊ゲート５を覆う高誘電体膜６の上面よりもさらに上方まで延在している。また、酸化シリコン膜２４の内部には、空洞１５が設けられている。空洞１５の上端部は、浮遊ゲート５を覆う高誘電体膜６の上面よりも上方に位置している。

上記フラッシュメモリの動作について説明する。まず、読み出し時には、図３５に示すように、選択メモリセル（ＳＭＣ）に接続されたビット線（ＳＢＬ）に１Ｖ程度、その他のビット線（ＵＳＢＬ）に０Ｖ、非選択ワード線（ＵＳＷＬ）に０Ｖ、ｎ型拡散層１２（ソース）に０Ｖ、ｐ型ウエル１０に０Ｖをそれぞれ印加する。さらに、選択ワード線（ＳＷＬ）に読み出し判定電圧（Ｖread）を印加し、選択メモリセル（ＳＭＣ）のＯＮ、ＯＦＦを判定する。

書き込みは、ドレイン側からのホットエレクトロン注入によって行う。書き込み時には、図３６に示すように、選択メモリセル（ＳＭＣ）に接続されたビット線（ＳＢＬ）に６Ｖ程度、その他のビット線（ＵＳＢＬ）に０Ｖ、非選択ワード線（ＵＳＷＬ）に０Ｖ、ｎ型拡散層１２（ソース）に０Ｖ、ｐ型ウエル１０に０Ｖをそれぞれ印加する。さらに、選択ワード線（ＳＷＬ）に１０Ｖ程度を印加し、ｎ型拡散層１１（ドレイン）側で発生するホットエレクトロンを浮遊ゲート５に注入する。消去時には、図３７に示すように、全てのワード線に−２０Ｖ程度を印加し、ゲート絶縁膜４を介してファウラー・ノルトハイムトンネル電流により、浮遊ゲート５から基板１に電子を放出する。

次に、図３８〜図５２を用いて上記フラッシュメモリの製造方法を説明する。なお、図３８〜図４１は、図２９のＣ−Ｃ線に沿った要部断面図に対応している。

まず、図３８に示すように、ｐ型ウエル１０の表面にゲート絶縁膜４を形成し、続いて、ゲート絶縁膜４の上部にリンをドープした多結晶シリコン膜５ｂ、高誘電体膜６、リンをドープした多結晶シリコン膜７ｂをそれぞれ堆積した後、多結晶シリコン膜７ｂの上部に窒化シリコン膜２１を堆積する。高誘電体膜６は、例えばＡｌ_２Ｏ_３、ＨｆＳｉＯ、ＨｆＯ_２などのように、酸化シリコンよりも誘電率の高い金属酸化膜で構成する。

次に、図３９に示すように、窒化シリコン膜２１をマスクにして多結晶シリコン膜７ｂ、高誘電体膜６、多結晶シリコン膜５ｂをドライエッチングした後、ゲート絶縁膜４およびｐ型ウエル１０をドライエッチングすることによって、ｐ型ウエル１０に複数の溝３ａを形成する。

次に、図４０に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積する。このとき、前記実施の形態１と同じように、溝３ａの内部に酸化シリコン膜２４が完全に埋め込まれないようにして空洞１５を形成する。空洞１５は、その上端部が高誘電体膜６の上面よりも高く、かつ窒化シリコン膜２１の上面よりも低くなるように堆積条件を制御する。ここまでの工程により、列方向に延在する細長い帯状の平面形状を有し、行方向に沿って所定の間隔で配列された素子分離溝３が完成する。

次に、図４１に示すように、酸化シリコン膜２４をエッチバックして窒化シリコン膜２１の上面を露出させた後、ドライエッチングまたはウェットエッチングで窒化シリコン膜２１を除去することにより、多結晶シリコン膜７ｂの上面を露出させる。図４２は、メモリアレイ領域に形成された多結晶シリコン膜７ｂ（およびその下層の高誘電体膜６、多結晶シリコン膜５ｂ）の平面形状を示している。多結晶シリコン膜７ｂ（およびその下層の高誘電体膜６、多結晶シリコン膜５ｂ）は、列方向に延在する細長い帯状の平面形状を有し、基板１のアクティブ領域となる部分を覆っている。ここからの工程は、図２９のＡ−Ａ線断面図、Ｄ−Ｄ線断面図およびＥ−Ｅ線断面図を用いて説明する。

次に、図４３および図４４に示すように、スパッタリング法を用いてメタル膜９を堆積した後、フォトレジスト膜をマスクにしてドレイン形成領域のメタル膜９、多結晶シリコン膜７ｂ、高誘電体膜６および多結晶シリコン膜５ｂをドライエッチングすることにより、開口１６を形成する。メタル膜９は、例えば窒化タングステン膜とタングステン膜との積層膜や、タングステンシリサイド膜などのメタルシリサイド膜からなる。

次に、図４５および図４６に示すように、開口１６の下部のｐ型ウエル１０にヒ素をイオン注入してｎ型拡散層１１（ドレイン）を形成した後、ＣＶＤ法を用いて窒化シリコン膜２２を堆積する。窒化シリコン膜２２は、ｎ型拡散層１１（ドレイン）の上部の開口１６が完全に埋め込まれないような薄い膜厚で堆積する。

次に、図４７および図４８に示すように、フォトレジスト膜をマスクにしてソース形成領域の窒化シリコン膜２２、メタル膜９、多結晶シリコン膜７ｂ、高誘電体膜６および多結晶シリコン膜５ｂをドライエッチングする。ここまでの工程により、メタル膜９と多結晶シリコン膜７ｂとの積層膜からなる制御ゲート８（ワード線ＷＬ）が形成され、多結晶シリコン膜５ｂからなる浮遊ゲート５が形成される。

次に、図４９および図５０に示すように、フォトレジスト膜をマスクにしたドライエッチングでソース形成領域の素子分離溝３に埋め込まれた酸化シリコン膜２４を除去し、ｐ型ウエル１０を露出させる。続いて、図５１および図５２に示すように、ｐ型ウエル１０にヒ素をイオン注入してｎ型拡散層１２（ソース）を形成することにより、前記図２９〜図３４に示すメモリセルが完成する。

図示は省略するが、その後、層間絶縁膜を堆積し、続いて層間絶縁膜をエッチングして、ワード線ＷＬ、ｐ型ウエル１０、ｎ型拡散層１１、１２のそれぞれに達するコンタクトホールを形成した後、層間絶縁膜の上部にメタル配線を形成することにより、本実施の形態のフラッシュメモリが完成する。

本実施の形態のフラッシュメモリは、前記実施の形態１のフラッシュメモリと同様、行方向に隣接する２個の浮遊ゲート５の間の素子分離溝３内に酸化シリコン（比誘電率＝約３．９）よりも誘電率が低い空洞１５（比誘電率約１．０）が存在し、また、高誘電体膜６が２個の浮遊ゲート５の間で分離されている。この構成により、前記実施の形態１のフラッシュメモリと同様、メモリセルサイズを縮小した場合でも、浮遊ゲート−浮遊ゲート間容量によるしきい値シフト（ΔＶth）を許容値以下に抑制することができる。

また、本実施の形態のフラッシュメモリは、前記実施の形態１のフラッシュメモリと同様、浮遊ゲート５と制御ゲート８との間に高誘電体膜６を介在させたことにより、メモリセルサイズを縮小した場合でも、浮遊ゲート−制御ゲート間容量の低減を抑制することができる。これにより、カップリング比を確保し、高速な書き込み／消去特性を実現することができる。

（実施の形態３）
図５３は、実施の形態３の半導体装置のメモリアレイ領域を示す要部平面図、図５４〜図５７は、それぞれ図５３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った断面図、図５８〜図６０は、実施の形態３の半導体素子の動作を説明する回路図である。なお、図５３はメモリアレイ領域の構成を見易くするために、一部の部材の図示が省略されている。

本実施の形態の半導体装置は、ＮＡＮＤ型フラッシュメモリである。メモリセルは、前記実施の形態１と同様、基板１のｐ型ウエル１０に形成され、ゲート絶縁膜（トンネル絶縁膜）４、浮遊ゲート５、高誘電体膜６、制御ゲート８およびｎ型拡散層１３（ソース、ドレイン）を有している。制御ゲート８は、行方向（図５３のｘ方向）に延在し、ワード線ＷＬを構成している。ｐ型ウエル１０と浮遊ゲート５はゲート絶縁膜４によって分離され、浮遊ゲート５と制御ゲート８（ワード線ＷＬ）は高誘電体膜６によって分離されている。

基板１のメモリアレイ領域には、上記した構造を有する複数のメモリセルが行方向および列方向（図５３のｙ方向）に沿ってマトリクス状に配置されている。行方向に配列された複数のメモリセルは、列方向に延在する細長い帯状の平面形状を有する素子分離溝３によって互いに分離されている。一方、列方向に配列された複数のメモリセルは、それぞれのｎ型拡散層１３（ソース、ドレイン）を介して互いに直列に接続されている。

列方向に配列された複数のメモリセルは、メモリアレイ領域の一端で選択トランジスタＳＴ_１に接続され、選択トランジスタＳＴ_１のｎ型拡散層１１（ＢＬＤＬ）を介してビット線コンタクト（ＢＬＣＯＮＴ）に接続されている。ビット線コンタクト（ＢＬＣＯＮＴ）は、ワード線ＷＬの上層の層間絶縁膜（図示せず）に形成され、この層間絶縁膜上に形成されたメタル配線からなるビット線ＢＬ（図５８〜図６０）に接続されている。また、列方向に配列されたメモリセルは、メモリアレイ領域の他端で選択トランジスタＳＴ_２のｎ型拡散層１２に接続されている。選択トランジスタＳＴ_２のｎ型拡散層１２は、共通ソース線（ＣＳＤＬ）を構成している。

前記実施の形態１、２のフラッシュメモリと同じように、素子分離溝３の内部には、酸化シリコン膜２４が埋め込まれている。酸化シリコン膜２４は、その一部が素子分離溝３の開口部から上方に突出し、その上端部は、浮遊ゲート５を覆う高誘電体膜６の上面よりもさらに上方まで延在している。また、酸化シリコン膜２４の内部には、空洞１５が設けられている。空洞１５の上端部は、浮遊ゲート５を覆う高誘電体膜６の上面よりも上方に位置している。

図５４に示すように、本実施の形態のフラッシュメモリは、列方向に沿った浮遊ゲート５の断面形状が逆Ｔ字形になっている。また、制御ゲート８（ワード線ＷＬ）は、列方向に隣接する２個の浮遊ゲート５の間に配置されている。すなわち、１個のメモリセルあたり２本の制御ゲート８（ワード線ＷＬ）が存在している。

上記フラッシュメモリの動作について説明する。まず、読み出し時には、図５８に示すように、選択メモリセル（ＳＭＣ）に接続されたビット線（ＢＬ_ｎ）に１Ｖ程度、選択トランジスタ（ＳＴ_１、ＳＴ_２）に５Ｖ程度、非選択ワード線（ＵＳＷＬ）に５Ｖ程度、共通ソース線（ＣＳＤＬ）に０Ｖ、ｐ型ウエル１０に０Ｖをそれぞれ印加する。さらに、選択メモリセル（ＳＭＣ）に対応する２本の選択ワード線（ＳＷＬ_１、ＳＷＬ_２）に読み出し判定電圧（Ｖread）を印加し、選択メモリセル（ＳＭＣ）のＯＮ、ＯＦＦを判定する。

書き込みは、トンネル絶縁膜４を介したファウラー・ノルトハイム(Fowler-Nordheim)トンネル電流を用い、２本の選択ワード線（ＳＷＬ_１、ＳＷＬ_２）に接続された複数のメモリセルに対して行なう。この場合、選択ワード線（ＳＷＬ_１、ＳＷＬ_２）に接続された複数のメモリセルのうち、書き込みを行うメモリセルと行わないメモリセルとの区別は、ビット線に印加する電圧の大小によって制御する。

書き込み時には、図５９に示すように、選択トランジスタ（ＳＴ_１）に２Ｖ程度、書き込みを行う選択メモリセル（ＳＭＣ）に接続されたビット線（ＢＬ_ｎ）に０Ｖ、他のビット線に３Ｖ程度をそれぞれ印加する。共通ソース線（ＣＳＬ）および選択トランジスタ（ＳＴ_２）は０Ｖにする。この状態で、非選択ワード線（ＵＳＷＬ）の電位を０Ｖから１０Ｖ程度まで急激（数マイクロ秒程度以下）に増加させる。すると、非選択ワード線（ＵＳＷＬ）下の浮遊ゲート５の電位が増加し、その影響で、メモリセル下の基板表面電位も増加しようとする。このとき、３Ｖ程度の電圧が印加されたビット線に接続された選択トランジスタ（ＳＴ_１）はＯＦＦ状態となるため、メモリセル下の基板表面電位が増加する（ＶＨ）。一方、０Ｖが印加されたビット線（ＢＬ_ｎ）に接続された選択トランジスタ（ＳＴ_１）はＯＮ状態となるため、ビット線コンタクト（ＢＬＣＯＮＴ）側からメモリセル下の基板表面に電子が供給され、その電位は０Ｖとなる。

次に、選択ワード線（ＳＷＬ_１、ＳＷＬ_２）の電位を０Ｖから２０Ｖ程度まで増加させる。このとき、基板表面電位が０Ｖのビット線（ＢＬ_ｎ）では、浮遊ゲート−基板表面間に大きな電位差が生じ、ｐ型ウエル１０の表面から浮遊ゲート５にトンネル電流により電子が注入され、書き込みが起こる。一方、基板表面電位がＶＨのビット線では、浮遊ゲート−基板表面間電位差が緩和されるので、書き込みが起こらない。

なお、選択ワード線（ＳＷＬ_１）に隣接する非選択ワード線（ＵＳＷＬ）の電位、および選択ワード線（ＳＷＬ_２）に隣接する非選択ワード線（ＵＳＷＬ）の電位は、１０Ｖではなく、２Ｖ程度とする。これは、選択ワード線（ＳＷＬ_１、ＳＷＬ_２）とそれに隣接する非選択ワード線（ＵＳＷＬ）との間にある非選択メモリセルの浮遊ゲート電位が高くなりすぎると、ｐ型ウエル１０の表面から非選択メモリセルの浮遊ゲート５に電子が注入される誤書き込みが起こる恐れがあるからである。

消去時には、図６０に示すように、選択トランジスタ（ＳＴ_１、ＳＴ_２）に挟まれた全てのワード線（ＳＷＬ）に−２０Ｖ程度の電圧を印加し、ゲート絶縁膜４を介してFowler-Nordheimトンネル電流により、浮遊ゲート５から基板１に電子を放出する。

次に、図６１〜図７９を用いて上記ＮＡＮＤ型フラッシュメモリの製造方法を説明する。なお、図６１〜図６８および図７０〜図７９は、図５３のＡ−Ａ線およびＢ−Ｂ線に沿った要部断面図に対応している。

まず、図６１に示すように、ｐ型ウエル１０の表面にゲート絶縁膜４を形成し、続いて、ゲート絶縁膜４の上部にリンをドープした多結晶シリコン膜５ｃおよび窒化シリコン膜２１を堆積した後、窒化シリコン膜２１をパターニングする。多結晶シリコン膜５ｃの膜厚は５０ｎｍ程度とし、窒化シリコン膜２１の膜厚は２０ｎｍ程度とする。続いて、図６２に示すように、窒化シリコン膜２１をマスクにしたドライエッチングで多結晶シリコン膜５ｃをパターニングする。このとき、下層のゲート絶縁膜４が露出する前にエッチングを停止する。

次に、図６３に示すように、ＣＶＤ法を用いて酸化シリコン膜２３を堆積する。酸化シリコン膜２３は、櫛歯状にパターニングされた多結晶シリコン膜５ｃの凹部が完全に埋め込まれないような薄い膜厚で堆積する。次に、酸化シリコン膜２３を異方的にドライエッチングすることによって、多結晶シリコン膜５ｃおよび窒化シリコン膜２１のそれぞれの側面にサイドウォール状の酸化シリコン膜２３を形成する。

次に、図６４に示すように、窒化シリコン膜２１とその側面に形成された酸化シリコン膜２３とをマスクにして、多結晶シリコン膜５ｃをドライエッチングする。このエッチングにより、多結晶シリコン膜５ｃは、逆Ｔ字形の断面形状を有し、所定の間隔で互いに分離された複数の多結晶シリコン膜５ｃとなる。

次に、図６５に示すように、ｐ型ウエル１０にヒ素をイオン注入してｎ型拡散層１１（ソース、ドレイン）を形成した後、例えばウェットエッチングによって、サイドウォール状の酸化シリコン膜２３を除去する。続いて、図６６に示すように、ＣＶＤ法を用いて高誘電体膜６を堆積する。高誘電体膜６は、例えばＡｌ_２Ｏ_３、ＨｆＳｉＯ、ＨｆＯ_２などのように、酸化シリコンよりも誘電率の高い金属酸化膜で構成する。また、高誘電体膜６は、隣り合う多結晶シリコン膜５ｃの隙間が完全に埋め込まれないような膜厚で堆積する。本実施の形態では、多結晶シリコン膜５ｃの断面形状を逆Ｔ字形にしたことにより、メモリセルサイズの縮小に伴って、隣り合う多結晶シリコン膜５ｃの隙間が狭くなっても、この隙間が完全に埋め込まれないように高誘電体膜６を堆積することができる。

次に、図６７に示すように、ＣＶＤ法を用いて高誘電体膜６の上部にリンをドープした多結晶シリコン膜７ｃおよび窒化シリコン膜２５を堆積する。続いて、図６８に示すように、フォトレジスト膜をマスクにして素子分離領域の窒化シリコン膜２５、多結晶シリコン膜７ｃ、高誘電体膜６、窒化シリコン膜２１、多結晶シリコン膜５ｃ、ゲート絶縁膜４を順次ドライエッチングした後、露出したｐ型ウエル１０をドライエッチングすることによって、複数の溝３ｂを形成する。これらの溝３ｂは、列方向に延在する細長い帯状の平面形状を有している。また、このドライエッチングで多結晶シリコン膜５ｃがメモリセル毎に分離され、浮遊ゲート５が形成される。図６９は、このドライエッチングでパターニングされた窒化シリコン膜２５の平面形状を示している。

次に、図７０および図７１に示すように、ＣＶＤ法を用いて酸化シリコン膜２４を堆積する。このとき、前記実施の形態１、２と同じように、溝３ａの内部に酸化シリコン膜２４が完全に埋め込まれないようにして空洞１５を形成する。空洞１５は、その上端部が高誘電体膜６の上面よりも高く、かつ窒化シリコン膜２５の上面よりも低くなるように堆積条件を制御する。ここまでの工程により、列方向に延在する細長い帯状の平面形状を有し、行方向に沿って所定の間隔で配列された素子分離溝３が完成する。

次に、図７２および図７３に示すように、酸化シリコン膜２４をエッチバックして窒化シリコン膜２５の上面を露出させた後、図７４および図７５に示すように、ドライエッチングまたはウェットエッチングで窒化シリコン膜２５を除去することにより、多結晶シリコン膜７ｃの上面を露出させる。

次に、図７６および図７７に示すように、後の工程で選択トランジスタ（ＳＴ_１、ＳＴ_２）が形成される領域の多結晶シリコン膜７ｃ、高誘電体膜６および窒化シリコン膜２１をパターニングして多結晶シリコン膜５ｃを露出させた後、スパッタリング法を用いてメタル膜９を堆積する。メタル膜９は、例えば窒化タングステン膜とタングステン膜との積層膜や、タングステンシリサイド膜などのメタルシリサイド膜からなる。

次に、図７８および図７９に示すように、フォトレジスト膜をマスクにしたドライエッチングでメタル膜９、多結晶シリコン膜７ｃおよび多結晶シリコン膜５ｃを順次パターニングする。ここまでの工程により、メタル膜９と多結晶シリコン膜７ｃとの積層膜からなる制御ゲート８（ワード線ＷＬ）が形成される。また、メモリアレイ領域の端部には、メタル膜９、多結晶シリコン膜７ｃおよび多結晶シリコン膜５ｃの積層膜からなる選択トランジスタ（ＳＴ_１、ＳＴ_２）のゲート電極１４が形成される。なお、このドライエッチングを行うと、浮遊ゲート５の上方の高誘電体膜６が露出するが、浮遊ゲート５とその上方の高誘電体膜６との間には窒化シリコン膜２１が介在している。従って、浮遊ゲート５の上方の高誘電体膜６がエッチングによる損傷を受けても、メモリセルの信頼性が損なわれることはない。

次に、ｐ型ウエル１０にヒ素をイオン注入してｎ型拡散層１１（ＢＬＤＬ）およびｎ型拡散層１２（ＣＳＤＬ）を形成することにより、図５３〜図５７に示すメモリセルおよび選択トランジスタ（ＳＴ_１、ＳＴ_２）が完成する。図示は省略するが、その後、制御ゲート８（ワード線ＷＬ）の上部に層間絶縁膜を形成し、続いて層間絶縁膜をエッチングして、ワード線ＷＬ、ｐ型ウエル１０、選択トランジスタ（ＳＴ_１、ＳＴ_２）、ｎ型拡散層１１（ＢＬＤＬ）およびｎ型拡散層１２（ＣＳＤＬ）のそれぞれに達するコンタクトホールを形成した後、層間絶縁膜の上部にメタル配線を形成することにより、本実施の形態のＮＡＮＤ型フラッシュメモリが完成する。

本実施の形態のフラッシュメモリは、前記実施の形態１、２のフラッシュメモリと同様、行方向に隣接する２個の浮遊ゲート５の間の素子分離溝３内に酸化シリコン（比誘電率＝約３．９）よりも誘電率が低い空洞１５（比誘電率約１．０）が存在し、また、高誘電体膜６が２個の浮遊ゲート５の間で分離されている。この構成により、前記実施の形態１、２のフラッシュメモリと同様、メモリセルサイズを縮小した場合でも、浮遊ゲート−浮遊ゲート間容量によるしきい値シフト（ΔＶth）を許容値以下に抑制することができる。

また、本実施の形態のフラッシュメモリは、前記実施の形態１、２のフラッシュメモリと同様、浮遊ゲート５と制御ゲート８との間に高誘電体膜６を介在させたことにより、メモリセルサイズを縮小した場合でも、浮遊ゲート−制御ゲート間容量の低減を抑制することができる。特に、本実施の形態では、浮遊ゲート５の断面形状を逆Ｔ字形にしたことにより、浮遊ゲート５の側壁を利用した制御ゲート−浮遊ゲート間容量の増加も期待できるので、カップリング比を確保し、高速な書き込み／消去特性を実現することができる。

（実施の形態４）
図８０は、実施の形態４の半導体装置を示す要部断面図であり、前記実施の形態３の図５４（Ａ−Ａ線断面図）に対応している。

前記実施の形態３のフラッシュメモリは、ｐ型ウエル１０に不純物（ヒ素）をイオン注入することによって、メモリセルのｎ型拡散層１３（ソース、ドレイン）を形成したが、本実施の形態のフラッシュメモリは、不純物のイオン注入によるｎ型拡散層１３の形成を行っていない。

ｎ型拡散層１３は、列方向に配列された複数のメモリセルを直列に接続するために形成するが、列方向に隣接する２個の浮遊ゲート５の間には制御ゲート８（ワード線ＷＬ）が存在し、かつ読み出し時と書き込み時には、ワード線ＷＬに正電位が印加される（図５８、図５９）。そのため、ｎ型拡散層１３がなくても、列方向に隣接する２個の浮遊ゲート５の間に位置するｐ型ウエル１０の表面は、ワード線ＷＬの電位によって反転する。従って、ｎ型拡散層１３を形成しなくても、メモリセルは正常に動作する。また、消去時には、浮遊ゲート５から基板１に電子が放出されるので、ｎ型拡散層１３がないことは問題にならない。

本実施の形態のフラッシュメモリは、前記実施の形態１〜３のフラッシュメモリと同様、行方向に隣接する２個の浮遊ゲート５の間の素子分離溝３内に酸化シリコン（比誘電率＝約３．９）よりも誘電率が低い空洞１５（比誘電率約１．０）が存在し、また、高誘電体膜６が２個の浮遊ゲート５の間で分離されている。この構成により、前記実施の形態１〜３のフラッシュメモリと同様、メモリセルサイズを縮小した場合でも、浮遊ゲート−浮遊ゲート間容量によるしきい値シフト（ΔＶth）を許容値以下に抑制することができる。

また、本実施の形態のフラッシュメモリは、前記実施の形態１〜３のフラッシュメモリと同様、浮遊ゲート５と制御ゲート８との間に高誘電体膜６を介在させたことにより、メモリセルサイズを縮小した場合でも、浮遊ゲート−制御ゲート間容量の低減を抑制することができる。これにより、カップリング比を確保し、高速な書き込み／消去特性を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いるフラッシュメモリに利用されるものである。

本発明の実施の形態１である半導体装置を示す要部平面図である。 図１のＡ−Ａ線断面図である。 図１のＢ−Ｂ線断面図である。 図１のＣ−Ｃ線断面図である。 図１のＤ−Ｄ線断面図である。 図１のＥ−Ｅ線断面図である。 本発明の実施の形態１である半導体装置の読み出し動作を説明する回路図である。 本発明の実施の形態１である半導体装置の書き込み動作を説明する回路図である。 本発明の実施の形態１である半導体装置の消去動作を説明する回路図である。 本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。 図１０に続く半導体装置の製造方法を示す要部断面図である。 図１１に続く半導体装置の製造方法を示す要部断面図である。 図１２に続く半導体装置の製造方法を示す要部平面図である。 図１３に続く半導体装置の製造方法を示す要部断面図である。 図１４に続く半導体装置の製造方法を示す要部断面図である。 図１５に続く半導体装置の製造方法を示す要部断面図である。 図１６に続く半導体装置の製造方法を示す要部断面図である。 図１６に続く半導体装置の製造方法を示す要部平面図である。 図１６に続く半導体装置の製造方法を示す要部断面図である。 図１６に続く半導体装置の製造方法を示す要部断面図である。 図１７〜図２０に続く半導体装置の製造方法を示す要部断面図である。 図１７〜図２０に続く半導体装置の製造方法を示す要部断面図である。 図２１、図２２に続く半導体装置の製造方法を示す要部断面図である。 図２１、図２２に続く半導体装置の製造方法を示す要部断面図である。 図２３、図２４に続く半導体装置の製造方法を示す要部断面図である。 図２３、図２４に続く半導体装置の製造方法を示す要部断面図である。 実施の形態１のメモリセルの断面構造を模式的に示した図である。 従来のメモリセルと実施の形態１のメモリセルとで、メモリセルサイズとしきい値シフトとの関係を比較したグラフである。 本発明の実施の形態２である半導体装置を示す要部平面図である。 図２９のＡ−Ａ線断面図である。 図２９のＢ−Ｂ線断面図である。 図２９のＣ−Ｃ線断面図である。 図２９のＤ−Ｄ線断面図である。 図２９のＥ−Ｅ線断面図である。 本発明の実施の形態２である半導体装置の読み出し動作を説明する回路図である。 本発明の実施の形態２である半導体装置の書き込み動作を説明する回路図である。 本発明の実施の形態２である半導体装置の消去動作を説明する回路図である。 本発明の実施の形態２である半導体装置の製造方法を示す要部断面図である。 図３８に続く半導体装置の製造方法を示す要部断面図である。 図３９に続く半導体装置の製造方法を示す要部断面図である。 図４０に続く半導体装置の製造方法を示す要部断面図である。 図４０に続く半導体装置の製造方法を示す要部平面図である。 図４１、図４２に続く半導体装置の製造方法を示す要部断面図である。 図４１、図４２に続く半導体装置の製造方法を示す要部断面図である。 図４３、図４４に続く半導体装置の製造方法を示す要部断面図である。 図４３、図４４に続く半導体装置の製造方法を示す要部断面図である。 図４５、図４６に続く半導体装置の製造方法を示す要部断面図である。 図４５、図４６に続く半導体装置の製造方法を示す要部断面図である。 図４７、図４８に続く半導体装置の製造方法を示す要部断面図である。 図４７、図４８に続く半導体装置の製造方法を示す要部断面図である。 図４９、図５０に続く半導体装置の製造方法を示す要部断面図である。 図４９、図５０に続く半導体装置の製造方法を示す要部断面図である。 本発明の実施の形態３である半導体装置を示す要部平面図である。 図５３のＡ−Ａ線断面図である。 図５３のＢ−Ｂ線断面図である。 図５３のＣ−Ｃ線断面図である。 図５３のＤ−Ｄ線断面図である。 本発明の実施の形態３である半導体装置の読み出し動作を説明する回路図である。 本発明の実施の形態３である半導体装置の書き込み動作を説明する回路図である。 本発明の実施の形態３である半導体装置の消去動作を説明する回路図である。 本発明の実施の形態３である半導体装置の製造方法を示す要部断面図である。 図６１に続く半導体装置の製造方法を示す要部断面図である。 図６２に続く半導体装置の製造方法を示す要部断面図である。 図６３に続く半導体装置の製造方法を示す要部断面図である。 図６４に続く半導体装置の製造方法を示す要部断面図である。 図６５に続く半導体装置の製造方法を示す要部断面図である。 図６６に続く半導体装置の製造方法を示す要部断面図である。 図６７に続く半導体装置の製造方法を示す要部断面図である。 図６７に続く半導体装置の製造方法を示す要部平面図である。 図６８、図６９に続く半導体装置の製造方法を示す要部断面図である。 図６８、図６９に続く半導体装置の製造方法を示す要部断面図である。 図７０、図７１に続く半導体装置の製造方法を示す要部断面図である。 図７０、図７１に続く半導体装置の製造方法を示す要部断面図である。 図７２、図７３に続く半導体装置の製造方法を示す要部断面図である。 図７２、図７３に続く半導体装置の製造方法を示す要部断面図である。 図７４、図７５に続く半導体装置の製造方法を示す要部断面図である。 図７４、図７５に続く半導体装置の製造方法を示す要部断面図である。 図７６、図７７に続く半導体装置の製造方法を示す要部断面図である。 図７６、図７７に続く半導体装置の製造方法を示す要部断面図である。 本発明の実施の形態４である半導体装置を示す要部断面図である。 従来のフラッシュメモリの断面構造を模式的に示した図である。

符号の説明

１ 半導体基板
３ 素子分離溝
３ａ、３ｂ 溝
４ ゲート絶縁膜（トンネル絶縁膜）
５ 浮遊ゲート
５ａ、５ｂ、５ｃ 多結晶シリコン膜
６ 高誘電体膜
７ａ、７ｂ、７ｃ 多結晶シリコン膜
８ 制御ゲート
９ メタル膜
１０ ｐ型ウエル
１１、１２、１３ ｎ型拡散層
１４ ゲート電極
１５ 空洞
１６ 開口
２１、２２ 窒化シリコン膜
２３、２４ 酸化シリコン膜
２５ 窒化シリコン膜
５０ 半導体基板
５１ 素子分離溝
５２ 酸化シリコン膜
５３ ゲート絶縁膜
５４ 浮遊ゲート
５５ 高誘電体膜
５６ 制御ゲート
ＢＬ ビット線
ＢＬＣＯＮＴ ビット線コンタクト
ＣＳＤＬ 共通ソース線
ＳＴ_１、ＳＴ_２ 選択トランジスタ
ＷＬ ワード線

Claims (17)

1. 第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
   前記複数のメモリセルのそれぞれは、ゲート絶縁膜を介して前記半導体基板の主面上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第１絶縁膜と、前記第１絶縁膜を介して前記浮遊ゲートの上部に形成された制御ゲートとを備え、
   前記第１方向に配列された複数のメモリセルは、前記半導体基板の主面に形成され、かつ前記第２方向に延在する素子分離溝によって互いに分離され、
   前記第２方向に配列された複数のメモリセルは、直列に接続され、
   前記第１方向に配列された前記複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第１方向に延在するワード線を構成し、
   前記第１方向に隣接する前記浮遊ゲート同士が対向する領域には、内部に空洞を有する第２絶縁膜が形成されていることを特徴とする半導体装置。
2. 前記浮遊ゲート上に形成された前記第１絶縁膜は、メモリセル毎に分離して形成され、前記第１方向に隣接する前記第１絶縁膜同士が対向する領域には、前記第２絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記空洞は、前記第１方向に隣接する前記第１絶縁膜同士が対向する領域にも形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記第１絶縁膜は、酸化シリコンよりも誘電率が高い絶縁膜からなることを特徴とする請求項１記載の半導体装置。
5. 前記第２方向に配列された前記複数のメモリセルの一端は、第１選択トランジスタを介してビット線に接続されていることを特徴とする請求項１記載の半導体装置。
6. 前記第２方向に配列された前記複数のメモリセルの他端は、第２選択トランジスタを介して共通ソース線に接続されていることを特徴とする請求項５記載の半導体装置。
7. 前記第２方向に隣接する前記浮遊ゲート間の前記半導体基板には、前記メモリセルのドレインを構成する第２導電型の第１半導体領域と、前記メモリセルのソースを構成する第２導電型の第２半導体領域とが、前記第２方向に沿って交互に形成されており、前記第１半導体領域のそれぞれは、ビット線コンタクトを介してビット線に接続されていることを特徴とする請求項１記載の半導体装置。
8. 前記第１方向に配列された前記複数のメモリセルのそれぞれの前記第２半導体領域は、一体となって前記第１方向に延在する共通ソース線を構成していることを特徴とする請求項７記載の半導体装置。
9. 前記第２方向に沿った前記浮遊ゲートの断面形状は、逆Ｔ字形であり、前記制御ゲートの下端部は、前記第２方向に隣接する前記浮遊ゲート間に埋め込まれていることを特徴とする請求項１記載の半導体装置。
10. 前記第２方向に隣接する前記浮遊ゲート間の前記半導体基板には、前記メモリセルのソース、ドレインを構成する第２導電型の半導体領域が形成されていないことを特徴とする請求項１記載の半導体装置。
11. 第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
    前記複数のメモリセルのそれぞれは、第１導電型の半導体基板の主面上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第１絶縁膜を介して形成された制御ゲートとを備え、
    前記第１方向に配列された複数のメモリセルは、前記半導体基板の主面に形成され、かつ前記第２方向に延在する素子分離溝によって互いに分離され、
    前記第２方向に配列された複数のメモリセルは、直列に接続され、
    前記第１方向に配列された前記複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第１方向に延在するワード線を構成する半導体装置の製造方法であって、
    （ａ）前記半導体基板の主面に前記ゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第１導電膜、第１絶縁膜、第２導電膜および第３絶縁膜を形成する工程と、
    （ｂ）前記第３絶縁膜、前記第２導電膜、前記第１絶縁膜および前記第１導電膜をパターニングすることによって、メモリセル形成領域の前記半導体基板上を覆って前記第２方向に延在する第１積層体を形成すると共に、素子分離領域の前記半導体基板表面を露出する工程と、
    （ｃ）前記第１積層体をマスクにして素子分離領域の前記半導体基板をエッチングすることにより、前記第２方向に延在する溝を形成する工程と、
    （ｄ）前記半導体基板上に前記第１積層体を覆う第２絶縁膜を堆積すると共に、前記溝の内部に前記第２絶縁膜を不完全に埋め込むことによって、内部に空洞を有する前記第２絶縁膜が埋め込まれた前記素子分離溝を形成する工程と、
    （ｅ）前記工程（ｄ）の後、前記第２絶縁膜をエッチバックして前記第３絶縁膜の上面を露出し、続いて、前記第３絶縁膜を除去することによって、前記第２導電膜の上面を露出する工程と、
    （ｆ）前記工程（ｅ）の後、前記半導体基板上に第３導電膜を形成し、続いて、前記第３導電膜、前記第２導電膜、前記第１絶縁膜および前記第１導電膜をパターニングすることによって、前記第３導電膜と前記第２導電膜とからなる前記制御ゲートを形成し、前記第１導電膜からなる前記浮遊ゲートを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
12. 前記第２絶縁膜の上端部は、前記浮遊ゲート上に形成された前記第１絶縁膜の上方まで延在し、前記第１方向に隣接する前記浮遊ゲート同士が対向する領域の前記第２絶縁膜内には、前記空洞が形成されていることを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記第１方向に隣接する前記第１絶縁膜同士が対向する領域の前記第２絶縁膜内には、前記空洞が形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記第１絶縁膜は、酸化シリコンよりも誘電率が高い絶縁膜からなることを特徴とする請求項１１記載の半導体装置の製造方法。
15. 前記工程（ｆ）の後、前記第２方向に隣接する前記浮遊ゲートの間の領域の前記半導体基板に不純物をイオン注入することによって、前記メモリセルのソース、ドレインを構成する第２導電型の拡散層を形成する工程をさらに含むことを特徴とする請求項１１記載の半導体装置の製造方法。
16. 第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
    前記複数のメモリセルのそれぞれは、第１導電型の半導体基板の主面上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に第１絶縁膜を介して形成された制御ゲートと、前記半導体基板の主面に形成された第２導電型の拡散層とを備え、
    前記第１方向に配列された複数のメモリセルは、前記半導体基板の主面に形成され、かつ前記第２方向に延在する素子分離溝によって互いに分離され、
    前記第２方向に配列された複数のメモリセルは、直列に接続され、
    前記第１方向に配列された前記複数のメモリセルのそれぞれの前記制御ゲートは、一体となって前記第１方向に延在するワード線を構成する半導体装置の製造方法であって、
    （ａ）前記半導体基板の主面上に前記ゲート絶縁膜を介して第１導電膜を形成し、前記第１導電膜をパターニングすることにより、前記第１方向に所定の間隔で配列され、かつ前記第２方向に所定の間隔で配列される複数の前記浮遊ゲートを形成する工程と、
    （ｂ）前記第１方向に隣接する前記浮遊ゲートの間の前記半導体基板をエッチングすることによって、前記第２方向に延在する素子分離溝を形成する工程と、
    （ｃ）前記素子分離溝の内部に第２絶縁膜を埋め込む工程と、
    （ｄ）前記浮遊ゲートの上部に前記第１絶縁膜を介して第２導電膜を形成し、前記第２導電膜をパターニングすることにより、前記第１方向に延在し、かつ前記第２方向に所定の間隔で配列される複数の前記制御ゲートを形成する工程とを含み、
    前記工程（ｃ）において、前記素子分離溝の内部に第２絶縁膜を埋め込む際、前記第１方向に隣接する前記浮遊ゲート同士が対向する領域の前記第２絶縁膜内に空洞を形成することを特徴とする半導体装置の製造方法。
17. 前記工程（ａ）は、前記第２方向に沿った前記浮遊ゲートの断面形状を逆Ｔ字形に加工する工程を含み、
    前記工程（ｄ）は、前記制御ゲートを前記第２方向に隣接する前記浮遊ゲート間に形成する工程を含むことを特徴とする請求項１６記載の半導体装置の製造方法。

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