JP2004281662A - 半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims description 48
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 19
- 229910044991 metal oxide Inorganic materials 0.000 claims description 10
- 150000004706 metal oxides Chemical class 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 56
- 229920005591 polysilicon Polymers 0.000 description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 36
- 229910052710 silicon Inorganic materials 0.000 description 27
- 238000002955 isolation Methods 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 239000010410 layer Substances 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 229910052681 coesite Inorganic materials 0.000 description 13
- 229910052906 cristobalite Inorganic materials 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 229910052682 stishovite Inorganic materials 0.000 description 13
- 229910052905 tridymite Inorganic materials 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- 238000001459 lithography Methods 0.000 description 10
- 239000012528 membrane Substances 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910052593 corundum Inorganic materials 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910001845 yogo sapphire Inorganic materials 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910008814 WSi2 Inorganic materials 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910002370 SrTiO3 Inorganic materials 0.000 description 2
- 229910010252 TiO3 Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920001709 polysilazane Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- -1 Halo ions Chemical class 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910003814 SiH2NH Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Abstract
【課題】特性や信頼性に優れた半導体記憶装置及びその製造方法を提供する。
【解決手段】溝２０と、溝によって規定された第１の側面を有する凸部とを有する半導体基板１０と、凸部上に形成され凸部の第１の側面と整合した第１の側面を有する第１の絶縁膜１２と、第１の絶縁膜上に形成され第１の絶縁膜の第１の側面と整合した第１の側面を有する第１の導電膜１３と、第１の導電膜上に形成され第１の導電膜の第１の側面と整合した第１の側面を有する第２の絶縁膜１４と、第２の絶縁膜上に形成され第２の絶縁膜の第１の側面と整合した第１の側面を有する第２の導電膜１６とを含む第１のゲート構造であって、第２の絶縁膜が第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んでいる第１のゲート構造と、少なくとも溝内に形成された第３の絶縁膜２０とを備えた電気的に消去可能な不揮発性の半導体記憶装置である。
【選択図】 図４
【解決手段】溝２０と、溝によって規定された第１の側面を有する凸部とを有する半導体基板１０と、凸部上に形成され凸部の第１の側面と整合した第１の側面を有する第１の絶縁膜１２と、第１の絶縁膜上に形成され第１の絶縁膜の第１の側面と整合した第１の側面を有する第１の導電膜１３と、第１の導電膜上に形成され第１の導電膜の第１の側面と整合した第１の側面を有する第２の絶縁膜１４と、第２の絶縁膜上に形成され第２の絶縁膜の第１の側面と整合した第１の側面を有する第２の導電膜１６とを含む第１のゲート構造であって、第２の絶縁膜が第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んでいる第１のゲート構造と、少なくとも溝内に形成された第３の絶縁膜２０とを備えた電気的に消去可能な不揮発性の半導体記憶装置である。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去可能な不揮発性の半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等の電気的に消去可能な不揮発性半導体記憶装置の需要が増大してきている。代表的な不揮発性半導体記憶装置として、半導体基板上に第１の絶縁膜（トンネル絶縁膜）、第１の導電膜（フローティングゲート）、第２の絶縁膜（インターポリシリコン絶縁膜及び第２の導電膜（コントロールゲート）が積層されたＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリがあげられる。
【０００３】
これらの不揮発性半導体記憶装置では、フローティングゲートとコントロールゲートとの間のキャパシタンス（Ｃ２）と半導体基板とフローティングゲートとの間のキャパシタンス（Ｃ１）との比（Ｃ２／Ｃ１）が重要である。キャパシタンス比（Ｃ２／Ｃ１）は、最低限２以上、一般的には３或いはそれ以上が必要である。しかしながら、第２の絶縁膜には、ＯＮＯ膜等の誘電率があまり高くない絶縁膜が用いられているため、素子の微細化が進むにしたがって、キャパシタンス比（Ｃ２／Ｃ１）を大きくすることが困難になってきている。
【０００４】
このような問題に対して、フローティングゲートの側面を利用してキャパシタを形成することで、キャパシタンスＣ２を増大させるという提案がなされている。例えば特許文献１には、以下のような方法が提案されている。まず、半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第１の導電膜を形成する。続いて、第１の導電膜、第１の絶縁膜及び半導体基板をエッチングして、素子分離用溝を形成し、さらに素子分離用溝内に素子分離用絶縁膜を形成する。このとき、第１の導電膜の側面の一部が露出するように、素子分離用絶縁膜を形成する。その後、第１の導電膜の上面及び側面に第２の絶縁膜を形成し、さらに第２の導電膜を形成する。この提案によれば、第１の導電膜（フローティングゲート）の側面に第２の絶縁膜及び第２の導電膜（コントロールゲート）が形成されるため、キャパシタンスＣ２を増大させることが可能である。
【０００５】
しかしながら、上述した提案では、素子分離用絶縁膜を形成する際に、フローティングゲートの側面の露出面積を正確に制御することが難しい。そのため、キャパシタンスＣ２の値がばらつき、キャパシタンス比（Ｃ２／Ｃ１）が変動する。その結果、フローティングゲートへの電子の注入量が変動し、信頼性や歩留まり低下の原因となる。また、上述した提案では、フローティングゲートの上部コーナーにコントロールゲートが対向するため、対向部においてリーク電流が増大し、信頼性や歩留まり低下の原因となる。
【０００６】
また、特許文献２には、以下のような方法が提案されている。まず、半導体基板上に第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第２の導電膜を順次形成する。続いて、第１の絶縁膜、第１の導電膜、第２の絶縁膜、第２の導電膜及び半導体基板をエッチングして、素子分離用溝を形成し、さらに素子分離用溝内に素子分離用絶縁膜を形成する。
【０００７】
しかしながら、上述した提案は、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に関するものであり、電気的に消去可能な半導体記憶装置とは基本的に異なるものである。そのため、キャパシタンス比（Ｃ２／Ｃ１）については何ら考慮されておらず、第１の絶縁膜及び第２の絶縁膜はともにシリコン酸化膜である。
【０００８】
【特許文献１】
特開平８−１７９４８号公報
【０００９】
【特許文献２】
特開平２−２３９６７１号公報
【００１０】
【発明が解決しようとする課題】
このように従来は、キャパシタンス比（Ｃ２／Ｃ１）が変動するといった問題や、リーク電流が増大するといった問題があり、特性や信頼性に優れた電気的に消去可能な不揮発性半導体記憶装置を得ることが困難であった。
【００１１】
本発明は、上記従来の課題に対してなされたものであり、特性や信頼性に優れた半導体記憶装置及びその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明の第１の視点に係る電気的に消去可能な不揮発性の半導体記憶装置は、溝と、前記溝によって規定された第１の側面を有する凸部とを有する半導体基板と、前記凸部上に形成され前記凸部の第１の側面と整合した第１の側面を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され前記第１の絶縁膜の第１の側面と整合した第１の側面を有する第１の導電膜と、前記第１の導電膜上に形成され前記第１の導電膜の第１の側面と整合した第１の側面を有する第２の絶縁膜と、前記第２の絶縁膜上に形成され前記第２の絶縁膜の第１の側面と整合した第１の側面を有する第２の導電膜とを含む第１のゲート構造であって、前記第２の絶縁膜が前記第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んでいる第１のゲート構造と、少なくとも前記溝内に形成された第３の絶縁膜と、を備えたことを特徴とする。
【００１３】
本発明の第２の視点に係る電気的に消去可能な不揮発性の半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に、前記第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んだ第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の導電膜を形成する工程と、第１のパターンをマスクとして用いて、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成する工程と、前記溝内に第３の絶縁膜を形成する工程と、を備えたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
（実施形態１）
図１は第１の実施形態に係るＮＡＮＤ型フラッシュメモリ（電気的に消去可能な不揮発性の半導体記憶装置）の構成を示した平面図である（ただし、ビット線は図示していない）。図２は図１に示した構成の等価回路図、図３は図１のＢ−Ｂ’に沿った断面図である。図４（ａ）は図１のＡ−Ａ’に沿った断面図であり、図４（ｂ）は図３の四角で囲んだ領域に対応した断面図である。
【００１６】
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各選択トランジスタＳ１には、ビット線（ＢＬ１、ＢＬ２等）が接続されている。なお、ここではメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではなく、１６個でもよいし、１個でもよい。メモリセルが１個の場合には、選択トランジスタは１個でよい。
【００１７】
図３、図４（ａ）及び図４（ｂ）に示すように、Ｐ型シリコン基板（半導体基板）１０上に選択トランジスタＳ１及びＳ２並びにメモリセルＭ１〜Ｍ８が形成されている。
【００１８】
各メモリセルＭ１〜Ｍ８は、シリコン基板１０上に形成されたトンネル絶縁膜（第１の絶縁膜）１２と、ポリシリコン膜（第１の導電膜）１３で形成されたフローティングゲート（ＦＧ）電極と、金属酸化物膜で形成されたインターポリシリコン絶縁膜（第２の絶縁膜）１４と、ポリシリコン膜（第２の導電膜）１６で形成されたコントロールゲート（ＣＧ）電極とを備えたゲート構造を有している。また、各選択トランジスタＳ１及びＳ２は、シリコン基板１０上に形成されたゲート絶縁膜１１と、ポリシリコン膜１３及び１６で形成されたゲート電極とを備えたゲート構造を有している。
【００１９】
隣接したＮＡＮＤセルユニット間には、素子分離用溝内に形成された素子分離用絶縁膜２０が設けられている。コントロールゲート電極１６上及び素子分離絶縁膜２０上には、ワード線として、導電膜２１及び２２の積層膜（第３の導電膜）が形成されている。また、ＮＡＮＤセルユニット内に設けられたメモリセル間にはソース／ドレイン拡散層２３が形成されている。また、選択トランジスタ及びメモリセルの側壁には、側壁スペーサ膜が形成されている。
【００２０】
選択トランジスタ及びメモリセル等は層間絶縁膜２６で覆われており、層間絶縁膜２６上にはビット線２９が形成されている。また、シリコン基板１０の表面領域には高濃度ソース／ドレイン拡散層２５及び２７が形成されており、高濃度ソース／ドレイン拡散層２７には、コンタクトプラグ２８を介してビット線２９が接続されている。
【００２１】
以下、本実施形態の製造工程について、図５（ａ）及び図５（ｂ）〜図１３（ａ）及び図１３（ｂ）を参照して説明する。なお、図５（ａ）及び図５（ｂ）〜図１３（ａ）及び図１３（ｂ）は、それぞれ図４（ａ）及び図４（ｂ）に対応したものである。
【００２２】
まず、図５（ａ）及び図５（ｂ）に示すように、Ｐ型シリコン基板１０内に、リソグラフィ技術、イオン注入技術及びアニール技術を用いて、Ｐウェル及びＮウェルを形成する。続いて、シリコン基板１０の表面に犠牲酸化膜（図示せず）を形成し、さらにリソグラフィ技術及びイオン注入技術を用いてチャネル不純物層１５を形成する。犠牲酸化膜を除去した後、選択トランジスタのゲート絶縁膜１１を形成する。ここではゲート絶縁膜１１として、厚さ１５ｎｍ程度のシリコン酸化膜（ＳｉＯ２ 膜）１１を用いる。
【００２３】
次に、トンネル絶縁膜が形成される領域のゲート絶縁膜１１をエッチングによって除去する。続いて、トンネル絶縁膜１２を形成する。トンネル絶縁膜１２には、シリコン酸化膜とシリコン窒化膜の積層膜や、シリコン酸化膜を窒化したシリコン酸窒化膜などを用いることができる。例えば、熱酸化プロセスや酸窒化プロセスにより、厚さ６〜８ｎｍ程度のトンネル絶縁膜１２を形成する。高電圧系のトランジスタが必要な場合には、上述したようなプロセスを繰り返し、膜厚の異なる複数のゲート絶縁膜とトンネル絶縁膜を形成する。
【００２４】
次に、フローティングゲート用のポリシリコン膜１３を、例えば厚さ１００ｎｍ程度形成する。従来のフローティングゲート用のポリシリコン膜の厚さは４００ｎｍ程度であり、本実施形態のポリシリコン膜の厚さは従来の１／４程度である。続いて、ポリシリコン膜１３上に、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＣＶＤ法を用いて、インターポリシリコン絶縁膜１４としてアルミナ（Ａｌ２Ｏ３ ）膜などのｈｉｇｈ−Ｋ絶縁膜１４を、例えば厚さ１４ｎｍ程度形成する。さらに、選択トランジスタが形成される領域のアルミナ膜１４をエッチングによって除去して、ポリシリコン膜１３の表面を露出させる。
【００２５】
なお、ここではチャネルイオン注入をトンネル絶縁膜の形成前に行ったが、ポリシリコン膜１３が薄いため、ポリシリコン膜１３を通してチャネルイオン注入を行うことも可能である。また、ここではアルミナ膜１４の形成にＡＬＤ−ＣＶＤ法を用いたが、平坦面上にアルミナ膜１４が形成されるため、スパッタリング法を用いてアルミナ膜を形成してもよい。アルミナ膜形成後に熱処理を行うことで、アルミナ膜のリーク電流を低減させることができる。
【００２６】
次に、図６（ａ）及び図６（ｂ）に示すように、コントロールゲート用のポリシリコン膜１６を、例えば厚さ２００ｎｍ程度堆積する。続いて、ポリシリコン膜１６上に、エッチングマスク用のシリコン窒化膜１７及びシリコン酸化膜１８を堆積する。なお、図に示すように、シリコン窒化膜１７の下にはゲート絶縁膜１１やアルミナ膜１４に起因した段差があるため、ＣＭＰ法などを用いて平坦化処理を行ってもよい。
【００２７】
次に、図７（ａ）及び図７（ｂ）に示すように、シリコン酸化膜１８上に、リソグラフィ技術を用いて、溝を形成するためのフォトレジストパターン（図示せず）を形成する。続いて、フォトレジストパターンをマスクとして、シリコン酸化膜１８及びシリコン窒化膜１７をエッチングする。さらに、シリコン酸化膜１８及びシリコン窒化膜１７をマスクとして用い、ＲＩＥ等の異方性ドライエッチング技術により、ポリシリコン膜１６、アルミナ膜１４、ポリシリコン膜１３、トンネル絶縁膜１２、ゲート絶縁膜１１及びシリコン基板１０をエッチングする。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用溝１９が形成される。単一のフォトレジストパターンを用いてエッチングを行うため、ポリシリコン膜１６、アルミナ膜１４、ポリシリコン膜１３、トンネル絶縁膜１２、ゲート絶縁膜１１及びシリコン基板１０の側面は互いに整合している。ここでは、シリコン基板１０に形成された溝１９の深さを、例えば２５０ｎｍ程度とする。また、隣接するメモリセル間の溝１９の幅は、例えば７０ｎｍ程度とする。なお、基板には種々の溝が形成されるため、他の領域には種々の幅を有する溝も形成される。
【００２８】
なお、上述した例では垂直な側面を有する溝１９を形成したが、図１４に示すように、シリコン基板の溝に傾斜を設けてもよい。例えば、図１４の例では、溝の傾斜角を８５度程度としている。また、溝の底部コーナーを半径５ｎｍ程度のラウンド形状にしてもよい。このようにすると、溝内へ絶縁膜を埋め込みやすくなる。また、溝の底部コーナーへのストレス集中を緩和することができる。
【００２９】
次に、図８（ａ）及び図８（ｂ）に示すように、シリコン基板１０を通常の熱酸化法を用いて酸化し、溝１９の側面に厚さ４ｎｍ程度の熱酸化膜（図示せず）を形成する。なお、酸素ラジカルを用いて溝１９の側面を酸化してもよい。この場合、シリコンの面方位に依存しない、均一かつ高品質のシリコン酸化膜を形成することができる。また、本酸化工程において、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法を用いてもよい。この場合、シリコン窒化膜１７の側面もわずかに酸化され、後で溝１９に埋め込まれる素子分離用絶縁膜との密着性が向上する。
【００３０】
次に、素子分離用絶縁膜２０で溝１９を埋める。高アスペクト比の溝１９を絶縁膜２９で埋めるために、ＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜や、ポリシラザンを原料とする塗布膜を用いてもよい。これらの絶縁膜を用いることで、広い幅の溝と狭い幅の溝を同時且つ均一に埋め込むことが可能である。
【００３１】
図１５（ａ）及び図１５（ｂ）は、素子分離用絶縁膜２０として、厚さ２０ｎｍのＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜を用いた場合の例を示したものである。従来技術（図１５（ａ））では、フローティングケート用のポリシリコン膜１３を厚くする必要があるため、溝をＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜で良好に埋めることが難しい。本実施形態（図１５（ｂ））の場合には、ポリシリコン膜１３を薄くすることができるため、絶縁膜埋め込み前のＳＴＩ溝の深さを含めたトータルのアスペクト比が低くなり、溝をＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜で良好に埋めることができる。
【００３２】
次に、塗布膜を用いて溝の埋め込みを行う場合ついて、図１６を参照して説明する。
【００３３】
まず、過水素化シラザン重合体（ポリシラザン膜、以下、ＰＳＺという）を、Ｓｉ平坦部において厚さ４００ｎｍ程度となるように、スピン塗布する。ＰＳＺ膜を塗布した後、１５０℃程度の温度で３分程度ベーク処理を行い、塗布時に含まれていた溶剤を揮発させる。塗布技術による埋め込み特性は良好であり、図１６に示すように、幅７０ｎｍ程度の細いＳＴＩ溝へも、ＰＳＺ膜をボイドなしで埋め込むことができる。
【００３４】
次に、ＰＳＺ膜をＳｉＯ２ 膜に変換する。この処理は、以下の化学式で説明できる。
【００３５】
ＳｉＨ２ＮＨ ＋ ２Ｏ → ＳｉＯ２ ＋ ＮＨ３
すなわち、ＰＳＺ膜は水蒸気（Ｈ２ Ｏ＋Ｏ２ ）の分解によって生成される酸素（Ｏ）と反応し、ＳｉＯ２ とＮＨ３ （アンモニア）に変化する。この時、素子形成領域はシリコン窒化膜１７で覆われているため、素子形成領域のシリコン基板表面は酸化されない。具体的には、２００℃から６００℃程度の水蒸気雰囲気において、燃焼酸化（ＢＯＸ酸化）を３０分程度行う。例えば、４００℃で３０分間程度ＢＯＸ酸化を行えば、Ｓｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、種々の幅を有する溝において、ＰＳＺ膜を完全にＳｉＯ２ 膜に変換することができる。
【００３６】
また、ＢＯＸ酸化工程において、いわゆる２段階ＢＯＸ酸化法を用いてもよい。例えば、水蒸気を含む雰囲気において２００℃程度の温度で３０分から６０分程度酸化を行い、その後、水蒸気雰囲気のまま４００℃〜５００℃程度まで温度を上げて３０分程度の熱処理を行う。このようにすると、ＳｉＯ２ 膜への変換効率を向上させることができる。また、ＰＳＺ膜中に残留しているカーボンなどの不純物を取り除くことができる。２段階ＢＯＸ酸化法は、ＰＳＺ膜のＳｉＯ２ 膜への変換に特に有効である。また、ＳｉＯ２ 膜への変換が始まる温度（例えば４００℃程度の温度）を一定時間維持することが重要である。水蒸気雰囲気には、水素燃焼酸化によって得られた高濃度の水蒸気を用いることが望ましい。水蒸気の割合は８０％以上であることが望ましい。
【００３７】
次に、酸化性雰囲気または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８５０℃程度の温度で３０分程度の熱処理を行う。これにより、ＳｉＯ２ 膜中に残留しているＮＨ３ やＨ２Ｏが放出され、ＳｉＯ２ 膜が緻密化される。その結果、密度の高いＳｉＯ２ 膜が得られ、リーク電流を低減させることができる。酸素雰囲気中で熱処理を行った場合には、ＳｉＯ２ 膜中に含まれる炭素等の不純物の濃度をさらに低減することができる。その結果、リーク電流の低減や、ＳｉＯ２ 膜とシリコン基板との界面の固定電荷の低減をはかることができる。また、窒素ガス等の不活性ガス雰囲気中で熱処理を行った場合には、ＳＴＩ溝の側面付近のシリコン基板の酸化を抑えることができ、素子領域幅の減少（すなわち溝幅の増加）を抑えることができる。また、緻密化工程には、通常の炉による熱処理以外にも、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）やＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を用いてもよい。ＲＴＡの場合は、より高温、より短時間の熱処理を行うことができる。
【００３８】
以上のようにして素子分離用絶縁膜２０を形成した後、ＣＭＰ法を用いて素子分離用絶縁膜２０の平坦化を行う。これにより、シリコン窒化膜１７の表面が露出する。なお、ＣＭＰ法による平坦化処理後に、８５０℃程度の温度で熱処理を行ってもよい。このようにすると、ＰＳＺ膜のウェットエッチングレートを下げることができる。
【００３９】
なお、上述した埋め込み工程において、ＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜と塗布膜とを組み合わせてもよい。図１７に示した例では、まずＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜２０ａを形成し、その後ＰＳＺ膜などの塗布膜２０ｂを形成して平坦化を行う。図１８に示した例では、まずＰＳＺ膜などの塗布膜２０ｂを溝の下部に埋め込み、さらに熱処理を行ってＰＳＺ膜をＳｉＯ２ 膜に変換する。その後、ＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜２０ａを形成する。いずれの方法も、さらにＣＭＰ等による平坦化処理を行う。
【００４０】
次に、図９（ａ）及び図９（ｂ）に示すように、シリコン窒化膜１７を選択的に除去して、ポリシリコン膜１６の表面を露出させる。シリコン窒化膜１７の選択的なエッチングには、例えばホット燐酸などを用いることができる。
【００４１】
次に、図１０（ａ）及び図１０（ｂ）に示すように、全面にＴｉＮ膜／Ｔｉ膜の積層膜２１と低抵抗のタングステンシリサイド（ＷＳｉ２ ）膜２２を、例えば合計２００ｎｍ程度の厚さ形成する。Ｔｉ膜は、ポリシリコン膜１６に対する低抵抗コンタクト用に用いられる。なお、シリサイド膜２２の上面にマスク層となるシリコン窒化膜を形成してもよい。
【００４２】
なお、ここではＴｉＮ膜／Ｔｉ膜の積層膜２１上にタングステンシリサイド膜２２を形成したが、タングステンシリサイド膜の代わりに、より抵抗の低い金属膜、例えばタングステン膜（Ｗ膜）などを用いてもよい。また、図１９に示すように、コバルトシリサイド（ＣｏＳｉ２ ）膜２２ａなどの単層膜を用いても良い。また、ＴｉＮ膜／Ｔｉ膜の積層膜２１の代わりにポリシリコン膜を用いても良い。さらに、シリサイド膜としては、ニッケルシリサイドやチタンシリサイドを用いることも可能である。
【００４３】
また、ＴｉＮ膜／Ｔｉ膜２１を形成する前の処理として、通常は希釈フッ酸によるウェットエッチング処理を行う。このとき、シリコン酸化膜２０もエッチングされ、図２０に示すように、ポリシリコン膜１６の側面が露出する場合がある。ポリシリコン膜１６の側面の露出の程度は、シリコン酸化膜２０のエッチング速度によって異なる。本実施形態では、ポリシリコン膜１６の側面を利用してキャパシタを形成しないため、ポリシリコン膜１６の側面の露出の程度が変わっても、キャパシタンス比（Ｃ２／Ｃ１）に影響を与えない。エッチングがフローティングゲートまで達しないように、エッチング深さが制御されていればよい。
【００４４】
次に、図１１（ａ）及び図１１（ｂ）に示すように、シリサイド膜２２上に、リソグラフィ技術を用いて、フォトレジストパターン（図示せず）を形成する。続いて、フォトレジストパターンをマスクとして用い、ＲＩＥ等の異方性ドライエッチング技術により、シリサイド膜２２及びＴｉＮ膜／Ｔｉ膜２１、ポリシリコン膜１６、インターポリシリコン絶縁膜１４、ポリシリコン膜１３を、順次エッチングする。これにより、メモリセル及び選択トランジスタそれぞれのゲート構造が形成されるとともに、周辺トランジスタ（図示せず）のゲート構造が形成される。なお、ポリシリコン膜１３をエッチングする時にシリコン基板１０の表面がダメージを受けないようにするため、ＳｉＯ２ とＳｉの高選択比エッチング条件を用いてエッチングを行うことが望ましい。
【００４５】
次に図１２（ａ）及び図１２（ｂ）に示すように、ポリシリコン膜１３及びポリシリコン膜１６の側面を酸化した後、低濃度のソース／ドレイン拡散層２３を、通常のリソグラフィ法とイオン注入法を用いて形成する。その後、ゲート構造の側面に側壁スペーサ膜２４を形成する。さらに、高濃度ソース／ドレイン拡散層２５を、通常のリソグラフィ法とイオン注入法を用いて形成する。周辺回路のＰチャネルトランジスタやＮチャネルトランジスタに対しても、同様の工程を行い、Ｎ＋ 拡散層やＰ＋ 拡散層を形成する。
【００４６】
なお、トランジスタのパンチスルーを防止するために、Ｈａｌｏイオン注入を行ってもよい。例えば、図２１に示すように、ゲート電極をマスクとしてイオン注入を行い、パンチスルー防止用の不純物層３０を形成する。また、図２２に示すように、ゲート電極の長さが短くなると、不純物層３０同士が重なるようになが、そのような場合には、イオン注入量を最適化することにより、良好なトランジスタ特性を実現することができる。
【００４７】
次に、図１３（ａ）及び図１３（ｂ）に示すように、ＣＶＤ法を用いて、全面に層間絶縁膜２６を形成する。さらにＣＭＰ法により、層間絶縁膜２６を平坦化する。
【００４８】
その後、コンタクト孔の形成、コンタクトプラグの形成、ビット線の形成を行ことで、図４（ａ）及び図４（ｂ）に示すような構造が得られる。さらにその後、図示していないが、層間絶縁膜の形成、配線層の形成、パッシベーション膜の形成、パッド形成などを行い、半導体装置が完成する。
【００４９】
以上のように、本実施形態によれば、ポリシリコン膜１６、インターポリシリコン絶縁膜１４、ポリシリコン膜１３、トンネル絶縁膜１２及びシリコン基板１０を、同一のエッチングマスクを用いてエッチングすることで、素子分離用の溝１９が形成される。したがって、ポリシリコン膜（コントロールゲート）１６、インターポリシリコン絶縁膜１４、ポリシリコン膜（フローティングゲート）１３、トンネル絶縁膜１２及びシリコン基板１０の側面が互いに整合している。言い換えると、ゲート構造が素子分離用絶縁膜２０に対して自己整合的に形成される。
【００５０】
すなわち、本実施形態では、従来のようにフローティングゲートの側面を利用してキャパシタを形成していない。そのため、従来のようにフローティングゲートの側面の露出面積を制御する必要性がなく、フローティングゲートとコントロールゲートとの間のキャパシタンスＣ２を一定にすることができる。したがって、キャパシタンスＣ２とキャパシタンスＣ１（半導体基板とフローティングゲートとの間のキャパシタンス）との比（Ｃ２／Ｃ１、通常はＣ２／Ｃ１＝３程度）を一定にすることができる。その結果、フローティングゲートへの電子の注入量のばらつき、すなわち書き込み時間のばらつきを抑えることができ、信頼性や歩留まりを向上させることができる。
【００５１】
また、本実施形態では、従来のようにフローティングゲートの上部コーナーにコントロールゲートが対向していないため、リーク電流の増大を防止することができ、信頼性や歩留まりを向上させることができる。
【００５２】
また、本実施形態では、フローティングゲートの側面を利用してキャパシタを形成しないので、フローティングゲートの厚さを薄くすることができる。したがって、絶縁膜を埋め込む前の溝のトータルの深さを浅くすることができるため、溝幅が狭くなっても、素子分離用絶縁膜２０を確実に溝内に埋め込むことができ、信頼性や歩留まりを向上させることができる。また、フローティングゲートの厚さを薄くすることができるため、隣接するフローティングゲート間のキャパシタンスを低減することができる。したがって、隣接するメモリセルからの影響を抑制することができ、安定した動作を実現することができる。
【００５３】
また、本実施形態では、インターポリシリコン絶縁膜として、金属酸化物膜を用いている。金属酸化物膜は、一般に高い誘電率を有しており、トンネル絶縁膜として用いられるシリコン酸化膜の誘電率の２倍よりも高い誘電率を有しているものが多い。そのため、従来のようにフローティングゲートの側面を利用しなくても、容易にキャパシタンスＣ２を高めることができ、キャパシタンス比Ｃ２／Ｃ１を容易に２よりも大きくすることができる。したがって、キャパシタンス比Ｃ２／Ｃ１を低下させることなく、上述したような優れた効果を有する、電気的に書き換え可能な不揮発性半導体記憶装置を得ることができる。
【００５４】
さらに、本実施形態では、選択トランジスタにおいても、ポリシリコン膜１６、ポリシリコン膜１３及びゲート絶縁膜１１の側面が、素子分離用溝１９の側面と整合している。すなわち、選択トランジスタのゲート構造及びメモリセルのゲート構造がいずれも、素子分離用溝１９に対して自己整合的に形成されている。したがって、選択トランジスタ及びメモリセルを効率的に配置することができるとともに、製造工程の簡略化をはかることができる。
【００５５】
（実施形態２）
第１の実施形態はＮＡＮＤ型フラッシュメモリに関するものであったが、ＮＯＲ型フラッシュメモリについても第１の実施形態の方法と同様の方法を用いることが可能である。
【００５６】
図２３は第２の実施形態に係るＮＯＲ型フラッシュメモリの構成を示した平面図である。図２４（ａ）は図２３のＡ−Ａ’に沿った断面図であり、図２４（ｂ）は図２３のＢ−Ｂ’に沿った断面図である。基本的な構造は第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素については、同一の参照番号を付し、詳細な説明は省略する。また、基本的な製造方法についても第１の実施形態と同様である。したがって、本実施形態においても、第１の実施形態と同様の効果を奏することが可能である。
【００５７】
（実施形態３）
第１の実施形態では、図９の工程でシリコン窒化膜１７を除去する際に熱リン酸のウェットエッチングを用いたが、本実施形態ではドライエッチングを用いてシリコン窒化膜１７を除去する。その他の基本的な構造及び製造方法については、第１の実施形態と同様である。
【００５８】
上記ドライエッチングでは、シリコン酸化膜のエッチングレートに対するシリコン窒化膜のエッチグレートの比が大きくなるエッチング条件を用いるが、シリコン酸化膜２０の上部コーナーはスパッタリング効果のために丸まる（図２５参照）。さらにドライエッチングを進めてシリコン窒化膜１７を完全に除去した段階では、シリコン酸化膜２０の上部コーナーを十分に鈍角にすることができる（図２６参照）。
【００５９】
したがって、図１０の工程でシリサイド膜２２等を形成した時、シリサイド膜２２の厚さがシリコン酸化膜２０の上部コーナー付近で不均一になるという問題を解決することができる。その結果、シリサイド膜２２の断線等を防止することができ、信頼性の高い不揮発性メモリを得ることができる。
【００６０】
（実施形態４）
隣接するメモリセル間の間隔が広い、すなわち隣接するゲート構造間の間隔が広い場合には、例えば図３及び図４（ｂ）に示すように、隣接するメモリセルの側壁スペーサ膜２４どうしが重なることはない。しかしながら、メモリセル間の幅が狭くなってくると、図２７に示すように、隣接するメモリセルの側壁スペーサ膜２４どうしが重なるようになる。その結果、隣接するゲート構造間のキャパシタンスが問題になってくる。このような場合は、側壁スペーサ膜２４に誘電率の低い材料を用いるようにする。具体的には、側壁スペーサ膜２４として、シリコン窒化膜よりも誘電率の低いシリコン酸化膜を用いることが望ましい。
【００６１】
このように、本実施形態では、側壁スペーサ膜に誘電率の低い材料を用いることにより、隣接するゲート構造間のキャパシタンスを低減することができる。したがって、隣接するメモリセルからの影響を抑制することができ、安定した動作を実現することができる。また、セル領域に高濃度不純物層のソース／ドレインを形成しないような構造を実現することができる。
【００６２】
（実施形態５）
本実施形態は、第１の実施形態で示したインターポリシリコン絶縁膜１４の種々の変形例に関するものである。すなわち、第１の実施形態では、インターポリシリコン絶縁膜１４としてアルミナ膜（Ａｌ２Ｏ３ 膜、比誘電率１２程度）を用いたが、アルミナ膜以外にも、以下に示すような種々の絶縁膜を用いることが可能である。
【００６３】
図２８は、インターポリシリコン絶縁膜１４として単層膜を用いる例である。例えば、インターポリシリコン絶縁膜１４として、ハフニウム酸化膜（ＨｆＯ２ 膜）を用いることができる。ＨｆＯ２ 膜の比誘電率は２０程度であり、小さな面積で大きなキャパシタンスＣ２を得ることが可能である。また、Ａｌ２Ｏ３ 膜やＨｆＯ２ 膜の他にも、Ｔａ２Ｏ５ 膜（比誘電率２５程度）、Ｎｂを添加したＴａ２Ｏ５ 膜（ここでは、Ｎｂ−Ｔａ２Ｏ５ 膜と記す）、Ｔｉを添加したＴａ２Ｏ５ 膜（ここでは、Ｔｉ−Ｔａ２Ｏ５ 膜と記す）、ＳｒＴｉＯ３ 膜（比誘電率１００〜１５０程度）、（Ｂａ，Ｓｒ）ＴｉＯ３ 膜（比誘電率２５０〜３５０程度）などの金属酸化物膜を用いることができる。これらは、いわゆるｈｉｇｈ−Ｋ絶縁膜であり、小さな面積で大きなキャパシタンスＣ２を得ることが可能である。また、インターポリシリコン絶縁膜１４としてシリコン窒化膜（Ｓｉ３Ｎ４ 膜：比誘電率８程度）の単層膜を用いてもよい。
【００６４】
図２９は、インターポリシリコン絶縁膜１４として積層膜を用いる例である。具体的には、上述した金属酸化物膜どうしの積層膜を用いることが可能である。例えば、Ａｌ２Ｏ３ 膜（厚さ３ｎｍ程度）１４ａとＨｆＯ２ 膜（厚さ１０ｎｍ）１４ｂとの積層膜を用いることが可能である。
【００６５】
図３０は、インターポリシリコン絶縁膜１４として、シリコン窒化膜１４ｃ及び１４ｄ間に金属酸化物膜１４ｅを挟んだ積層膜を用いる例である。例えば、金属酸化物膜１４ｅには、上述した各種金属酸化物膜を用いることができる。シリコン窒化膜１４ｃ及び１４ｄの厚さはそれぞれ、例えば２ｎｍ程度にすることが望ましい。金属酸化物膜１４ｅの厚さは、Ａｌ２Ｏ３ 膜、ＨｆＯ２ 膜、Ｔａ２Ｏ５ 膜、Ｎｂ−Ｔａ２Ｏ５ 膜、Ｔｉ−Ｔａ２Ｏ５ 膜、（Ｂａ，Ｓｒ）ＴｉＯ３ 膜については例えば２０ｎｍ程度、ＳｒＴｉＯ３ 膜については例えば３０ｎｍ程度とすることが望ましい。このように、シリコン窒化膜１４ｃ及び１４ｄを設けることで、インターポリシリコン絶縁膜の信頼性を向上させることができる。なお、よりキャパシタンスを増加させるために、シリコン窒化膜１４ｃ及び１４ｄの一方のみを設けた積層膜構造でもよい。また、シリコン窒化膜１４ｃ及び１４ｄの代わりに、シリコン酸化膜やシリコン酸窒化膜を用いてもよい。これらの膜の形成には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＣＶＤ法を用いることが望ましい。
【００６６】
（実施形態６）
次に、本発明の第６の実施形態に係るＮＡＮＤ型フラッシュメモリについて説明する。
【００６７】
図３１（ａ）及び図３１（ｂ）〜図３６（ａ）及び図３６（ｂ）は、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を示した断面図である。なお、途中の工程（図８（ａ）及び図８（ｂ）の工程）までは第１の実施形態と同様であるため、ここではそれ以後の工程について説明する
図８（ａ）及び図８（ｂ）の工程の後、図３１（ａ）及び図３１（ｂ）に示すように、シリコン窒化膜１７及び素子分離用絶縁膜（シリコン酸化膜）２０上に、リソグラフィ技術を用いて、フォトレジストパターン（図示せず）を形成する。続いて、フォトレジストパターンをマスクとして用い、ＲＩＥ等の異方性ドライエッチング技術により、シリコン窒化膜１７、ポリシリコン膜１６、インターポリシリコン絶縁膜１４、ポリシリコン膜１３を、順次エッチングする。これにより、メモリセル及び選択トランジスタのゲート構造が形成されるとともに、周辺トランジスタ（図示せず）のゲート構造が形成される。なお、ポリシリコン膜１３をエッチングする時にシリコン基板１０の表面がダメージを受けないようにするため、ＳｉＯ２ とＳｉの高選択比エッチング条件を用いてエッチングを行うことが望ましい。
【００６８】
次に、図３２（ａ）及び図３２（ｂ）に示すように、ポリシリコン膜（コントロールゲート電極）１６及びポリシリコン膜（フローティングゲート電極）１４の側面を酸化して、シリコン酸化膜３１を形成する。続いて、通常のリソグラフィ法とイオン注入法を用いて、ソース／ドレイン拡散層２３を形成する。
【００６９】
次に、図３３（ａ）及び図３３（ｂ）に示すように、ゲート構造の側面に側壁スペーサ膜２４を形成する。さらに、高濃度ソース／ドレイン拡散層２５を、通常のリソグラフィ法とイオン注入法を用いて形成する。周辺回路のＰチャネルトランジスタ領域やＮチャネルトランジスタ領域に対しても、同様の工程を行い、Ｎ＋ 拡散層やＰ＋ 拡散層を形成する。
【００７０】
次に、図３４（ａ）及び図３４（ｂ）に示すように、ＣＶＤ法を用いて、全面に層間絶縁膜３２を形成する。さらにＣＭＰ法により、層間絶縁膜３２を平坦化する。
【００７１】
次に、図３５（ａ）及び図３５（ｂ）に示すように、通常のリソグラフィ法とＲＩＥ法を用いて層間絶縁膜３２を加工し、シリコン窒化膜１７の上面を露出させる。これにより、ワード線用の溝３３が形成される。なお、コントロールゲート電極１６のパターンに対して溝３３のパターンが多少ずれても、コントロールゲート電極１６と溝３３内に形成されるワード線との電気的接続が確実に確保できればよい。
【００７２】
次に、図３６（ａ）及び図３６（ｂ）に示すように、シリコン窒化膜１７を選択的に除去する。続いて、ＣＶＤ法により、全面にタングステンシリサイド膜（ＷＳｉ２ 膜）３４を厚さ２００ｎｍ程度堆積する。ここではＷＳｉ２ 膜を用いたが、より抵抗の低い金属膜、例えばＷ膜を用いてもよい。その後、ＣＭＰ法を用いて溝３３にタングステンシリサイド膜３４を埋め込み、ワード線３４を形成する。
【００７３】
その後、コンタクト孔の形成、コンタクトプラグの形成、ビット線の形成を行い、さらにその後、層間絶縁膜の形成、配線層の形成、パッシベーション膜の形成、パッド形成などを行い、半導体装置が完成する。
【００７４】
本実施形態においても、第１の実施形態と同様の効果が得られる他、以下のような効果が得られる。すなわち、第１の実施形態では、図１１の工程においてゲート構造を形成する際に、すでにワード線用のシリサイド膜２２が形成されている。したがって、ゲート構造の側面を酸化する際にシリサイド膜も酸化されてしまう。そのため、酸化条件に対する制約が大きい。本実施形態では、図３１の工程でゲート構造を形成した後、図３６の工程でワード線となるシリサイド膜３４が形成される。したがって、ゲート構造の側面を酸化する際の制約が少なく、ゲート構造の側面に所望の酸化膜を形成することができ、不揮発性メモリの信頼性を向上させることができる。
【００７５】
なお、本実施形態においても、第１〜第５の実施形態で述べたような種々の変更が可能であることは言うまでもない。
【００７６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００７７】
【発明の効果】
本発明によれば、キャパシタンス比が変動するといった問題や、リーク電流が増大するといった問題を防止することができ、特性や信頼性に優れた、電気的に消去可能な不揮発性の半導体記憶装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示した平面図である。
【図２】図１に示した半導体記憶装置の等価回路図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図７】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図８】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図９】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１０】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１１】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１２】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１３】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１４】第１の実施形態の変更例を示した断面図である。
【図１５】第１の実施形態の変更例及びその比較例を示した断面図である。
【図１６】第１の実施形態の変更例を示した断面図である。
【図１７】第１の実施形態の変更例を示した断面図である。
【図１８】第１の実施形態の変更例を示した断面図である。
【図１９】第１の実施形態の変更例を示した断面図である。
【図２０】本発明の第１の実施形態に係り、ポリシリコン膜の露出の度合いについて示した図である。
【図２１】第１の実施形態の変更例を示した断面図である。
【図２２】第１の実施形態の変更例を示した断面図である。
【図２３】本発明の第２の実施形態に係る半導体記憶装置の構成を示した平面図である。
【図２４】本発明の第２の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図２５】本発明の第３の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図２６】本発明の第３の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図２７】本発明の第４の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図２８】本発明の第５の実施形態に係り、インターポリシリコン絶縁膜の構成を示した断面図である。
【図２９】本発明の第５の実施形態に係り、インターポリシリコン絶縁膜の構成を示した断面図である。
【図３０】本発明の第５の実施形態に係り、インターポリシリコン絶縁膜の構成を示した断面図である。
【図３１】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３２】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３３】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３４】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３５】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３６】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【符号の説明】
Ｓ１、Ｓ２…選択トランジスタ、 Ｍ１〜Ｍ８…メモリセル、
ＳＧ１、ＳＧ２…選択ゲート線、
ＣＧ１〜ＣＧ８…コントロールゲート線、
ＢＬ１、ＢＬ２…ビット線、
１０…シリコン基板、 １１…ゲート絶縁膜、 １２…トンネル絶縁膜、
１３…ポリシリコン膜（フローティングゲート電極）、
１４…インターポリシリコン絶縁膜、 １５…チャネル不純物層、
１６…ポリシリコン膜（コントロールゲート電極）、
１７…シリコン窒化膜、 １８…シリコン酸化膜、
１９…溝、 ２０…素子分離用絶縁膜、
２１…ＴｉＮ膜／Ｔｉ膜、 ２２、２２ａ、３４…シリサイド膜、
２３…ソース／ドレイン拡散層、 ２４…側壁スペーサ膜、
２５、２７…高濃度ソース／ドレイン拡散層、
２６、３２…層間絶縁膜、 ２８…コンタクトプラグ、
２９…ビット線、 ３０…パンチスルー防止用不純物層、
３１…シリコン酸化膜、 ３３…溝
【発明の属する技術分野】
本発明は、電気的に消去可能な不揮発性の半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等の電気的に消去可能な不揮発性半導体記憶装置の需要が増大してきている。代表的な不揮発性半導体記憶装置として、半導体基板上に第１の絶縁膜（トンネル絶縁膜）、第１の導電膜（フローティングゲート）、第２の絶縁膜（インターポリシリコン絶縁膜及び第２の導電膜（コントロールゲート）が積層されたＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリがあげられる。
【０００３】
これらの不揮発性半導体記憶装置では、フローティングゲートとコントロールゲートとの間のキャパシタンス（Ｃ２）と半導体基板とフローティングゲートとの間のキャパシタンス（Ｃ１）との比（Ｃ２／Ｃ１）が重要である。キャパシタンス比（Ｃ２／Ｃ１）は、最低限２以上、一般的には３或いはそれ以上が必要である。しかしながら、第２の絶縁膜には、ＯＮＯ膜等の誘電率があまり高くない絶縁膜が用いられているため、素子の微細化が進むにしたがって、キャパシタンス比（Ｃ２／Ｃ１）を大きくすることが困難になってきている。
【０００４】
このような問題に対して、フローティングゲートの側面を利用してキャパシタを形成することで、キャパシタンスＣ２を増大させるという提案がなされている。例えば特許文献１には、以下のような方法が提案されている。まず、半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第１の導電膜を形成する。続いて、第１の導電膜、第１の絶縁膜及び半導体基板をエッチングして、素子分離用溝を形成し、さらに素子分離用溝内に素子分離用絶縁膜を形成する。このとき、第１の導電膜の側面の一部が露出するように、素子分離用絶縁膜を形成する。その後、第１の導電膜の上面及び側面に第２の絶縁膜を形成し、さらに第２の導電膜を形成する。この提案によれば、第１の導電膜（フローティングゲート）の側面に第２の絶縁膜及び第２の導電膜（コントロールゲート）が形成されるため、キャパシタンスＣ２を増大させることが可能である。
【０００５】
しかしながら、上述した提案では、素子分離用絶縁膜を形成する際に、フローティングゲートの側面の露出面積を正確に制御することが難しい。そのため、キャパシタンスＣ２の値がばらつき、キャパシタンス比（Ｃ２／Ｃ１）が変動する。その結果、フローティングゲートへの電子の注入量が変動し、信頼性や歩留まり低下の原因となる。また、上述した提案では、フローティングゲートの上部コーナーにコントロールゲートが対向するため、対向部においてリーク電流が増大し、信頼性や歩留まり低下の原因となる。
【０００６】
また、特許文献２には、以下のような方法が提案されている。まず、半導体基板上に第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第２の導電膜を順次形成する。続いて、第１の絶縁膜、第１の導電膜、第２の絶縁膜、第２の導電膜及び半導体基板をエッチングして、素子分離用溝を形成し、さらに素子分離用溝内に素子分離用絶縁膜を形成する。
【０００７】
しかしながら、上述した提案は、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）に関するものであり、電気的に消去可能な半導体記憶装置とは基本的に異なるものである。そのため、キャパシタンス比（Ｃ２／Ｃ１）については何ら考慮されておらず、第１の絶縁膜及び第２の絶縁膜はともにシリコン酸化膜である。
【０００８】
【特許文献１】
特開平８−１７９４８号公報
【０００９】
【特許文献２】
特開平２−２３９６７１号公報
【００１０】
【発明が解決しようとする課題】
このように従来は、キャパシタンス比（Ｃ２／Ｃ１）が変動するといった問題や、リーク電流が増大するといった問題があり、特性や信頼性に優れた電気的に消去可能な不揮発性半導体記憶装置を得ることが困難であった。
【００１１】
本発明は、上記従来の課題に対してなされたものであり、特性や信頼性に優れた半導体記憶装置及びその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明の第１の視点に係る電気的に消去可能な不揮発性の半導体記憶装置は、溝と、前記溝によって規定された第１の側面を有する凸部とを有する半導体基板と、前記凸部上に形成され前記凸部の第１の側面と整合した第１の側面を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され前記第１の絶縁膜の第１の側面と整合した第１の側面を有する第１の導電膜と、前記第１の導電膜上に形成され前記第１の導電膜の第１の側面と整合した第１の側面を有する第２の絶縁膜と、前記第２の絶縁膜上に形成され前記第２の絶縁膜の第１の側面と整合した第１の側面を有する第２の導電膜とを含む第１のゲート構造であって、前記第２の絶縁膜が前記第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んでいる第１のゲート構造と、少なくとも前記溝内に形成された第３の絶縁膜と、を備えたことを特徴とする。
【００１３】
本発明の第２の視点に係る電気的に消去可能な不揮発性の半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に、前記第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んだ第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２の導電膜を形成する工程と、第１のパターンをマスクとして用いて、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成する工程と、前記溝内に第３の絶縁膜を形成する工程と、を備えたことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
（実施形態１）
図１は第１の実施形態に係るＮＡＮＤ型フラッシュメモリ（電気的に消去可能な不揮発性の半導体記憶装置）の構成を示した平面図である（ただし、ビット線は図示していない）。図２は図１に示した構成の等価回路図、図３は図１のＢ−Ｂ’に沿った断面図である。図４（ａ）は図１のＡ−Ａ’に沿った断面図であり、図４（ｂ）は図３の四角で囲んだ領域に対応した断面図である。
【００１６】
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各選択トランジスタＳ１には、ビット線（ＢＬ１、ＢＬ２等）が接続されている。なお、ここではメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではなく、１６個でもよいし、１個でもよい。メモリセルが１個の場合には、選択トランジスタは１個でよい。
【００１７】
図３、図４（ａ）及び図４（ｂ）に示すように、Ｐ型シリコン基板（半導体基板）１０上に選択トランジスタＳ１及びＳ２並びにメモリセルＭ１〜Ｍ８が形成されている。
【００１８】
各メモリセルＭ１〜Ｍ８は、シリコン基板１０上に形成されたトンネル絶縁膜（第１の絶縁膜）１２と、ポリシリコン膜（第１の導電膜）１３で形成されたフローティングゲート（ＦＧ）電極と、金属酸化物膜で形成されたインターポリシリコン絶縁膜（第２の絶縁膜）１４と、ポリシリコン膜（第２の導電膜）１６で形成されたコントロールゲート（ＣＧ）電極とを備えたゲート構造を有している。また、各選択トランジスタＳ１及びＳ２は、シリコン基板１０上に形成されたゲート絶縁膜１１と、ポリシリコン膜１３及び１６で形成されたゲート電極とを備えたゲート構造を有している。
【００１９】
隣接したＮＡＮＤセルユニット間には、素子分離用溝内に形成された素子分離用絶縁膜２０が設けられている。コントロールゲート電極１６上及び素子分離絶縁膜２０上には、ワード線として、導電膜２１及び２２の積層膜（第３の導電膜）が形成されている。また、ＮＡＮＤセルユニット内に設けられたメモリセル間にはソース／ドレイン拡散層２３が形成されている。また、選択トランジスタ及びメモリセルの側壁には、側壁スペーサ膜が形成されている。
【００２０】
選択トランジスタ及びメモリセル等は層間絶縁膜２６で覆われており、層間絶縁膜２６上にはビット線２９が形成されている。また、シリコン基板１０の表面領域には高濃度ソース／ドレイン拡散層２５及び２７が形成されており、高濃度ソース／ドレイン拡散層２７には、コンタクトプラグ２８を介してビット線２９が接続されている。
【００２１】
以下、本実施形態の製造工程について、図５（ａ）及び図５（ｂ）〜図１３（ａ）及び図１３（ｂ）を参照して説明する。なお、図５（ａ）及び図５（ｂ）〜図１３（ａ）及び図１３（ｂ）は、それぞれ図４（ａ）及び図４（ｂ）に対応したものである。
【００２２】
まず、図５（ａ）及び図５（ｂ）に示すように、Ｐ型シリコン基板１０内に、リソグラフィ技術、イオン注入技術及びアニール技術を用いて、Ｐウェル及びＮウェルを形成する。続いて、シリコン基板１０の表面に犠牲酸化膜（図示せず）を形成し、さらにリソグラフィ技術及びイオン注入技術を用いてチャネル不純物層１５を形成する。犠牲酸化膜を除去した後、選択トランジスタのゲート絶縁膜１１を形成する。ここではゲート絶縁膜１１として、厚さ１５ｎｍ程度のシリコン酸化膜（ＳｉＯ２ 膜）１１を用いる。
【００２３】
次に、トンネル絶縁膜が形成される領域のゲート絶縁膜１１をエッチングによって除去する。続いて、トンネル絶縁膜１２を形成する。トンネル絶縁膜１２には、シリコン酸化膜とシリコン窒化膜の積層膜や、シリコン酸化膜を窒化したシリコン酸窒化膜などを用いることができる。例えば、熱酸化プロセスや酸窒化プロセスにより、厚さ６〜８ｎｍ程度のトンネル絶縁膜１２を形成する。高電圧系のトランジスタが必要な場合には、上述したようなプロセスを繰り返し、膜厚の異なる複数のゲート絶縁膜とトンネル絶縁膜を形成する。
【００２４】
次に、フローティングゲート用のポリシリコン膜１３を、例えば厚さ１００ｎｍ程度形成する。従来のフローティングゲート用のポリシリコン膜の厚さは４００ｎｍ程度であり、本実施形態のポリシリコン膜の厚さは従来の１／４程度である。続いて、ポリシリコン膜１３上に、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＣＶＤ法を用いて、インターポリシリコン絶縁膜１４としてアルミナ（Ａｌ２Ｏ３ ）膜などのｈｉｇｈ−Ｋ絶縁膜１４を、例えば厚さ１４ｎｍ程度形成する。さらに、選択トランジスタが形成される領域のアルミナ膜１４をエッチングによって除去して、ポリシリコン膜１３の表面を露出させる。
【００２５】
なお、ここではチャネルイオン注入をトンネル絶縁膜の形成前に行ったが、ポリシリコン膜１３が薄いため、ポリシリコン膜１３を通してチャネルイオン注入を行うことも可能である。また、ここではアルミナ膜１４の形成にＡＬＤ−ＣＶＤ法を用いたが、平坦面上にアルミナ膜１４が形成されるため、スパッタリング法を用いてアルミナ膜を形成してもよい。アルミナ膜形成後に熱処理を行うことで、アルミナ膜のリーク電流を低減させることができる。
【００２６】
次に、図６（ａ）及び図６（ｂ）に示すように、コントロールゲート用のポリシリコン膜１６を、例えば厚さ２００ｎｍ程度堆積する。続いて、ポリシリコン膜１６上に、エッチングマスク用のシリコン窒化膜１７及びシリコン酸化膜１８を堆積する。なお、図に示すように、シリコン窒化膜１７の下にはゲート絶縁膜１１やアルミナ膜１４に起因した段差があるため、ＣＭＰ法などを用いて平坦化処理を行ってもよい。
【００２７】
次に、図７（ａ）及び図７（ｂ）に示すように、シリコン酸化膜１８上に、リソグラフィ技術を用いて、溝を形成するためのフォトレジストパターン（図示せず）を形成する。続いて、フォトレジストパターンをマスクとして、シリコン酸化膜１８及びシリコン窒化膜１７をエッチングする。さらに、シリコン酸化膜１８及びシリコン窒化膜１７をマスクとして用い、ＲＩＥ等の異方性ドライエッチング技術により、ポリシリコン膜１６、アルミナ膜１４、ポリシリコン膜１３、トンネル絶縁膜１２、ゲート絶縁膜１１及びシリコン基板１０をエッチングする。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用溝１９が形成される。単一のフォトレジストパターンを用いてエッチングを行うため、ポリシリコン膜１６、アルミナ膜１４、ポリシリコン膜１３、トンネル絶縁膜１２、ゲート絶縁膜１１及びシリコン基板１０の側面は互いに整合している。ここでは、シリコン基板１０に形成された溝１９の深さを、例えば２５０ｎｍ程度とする。また、隣接するメモリセル間の溝１９の幅は、例えば７０ｎｍ程度とする。なお、基板には種々の溝が形成されるため、他の領域には種々の幅を有する溝も形成される。
【００２８】
なお、上述した例では垂直な側面を有する溝１９を形成したが、図１４に示すように、シリコン基板の溝に傾斜を設けてもよい。例えば、図１４の例では、溝の傾斜角を８５度程度としている。また、溝の底部コーナーを半径５ｎｍ程度のラウンド形状にしてもよい。このようにすると、溝内へ絶縁膜を埋め込みやすくなる。また、溝の底部コーナーへのストレス集中を緩和することができる。
【００２９】
次に、図８（ａ）及び図８（ｂ）に示すように、シリコン基板１０を通常の熱酸化法を用いて酸化し、溝１９の側面に厚さ４ｎｍ程度の熱酸化膜（図示せず）を形成する。なお、酸素ラジカルを用いて溝１９の側面を酸化してもよい。この場合、シリコンの面方位に依存しない、均一かつ高品質のシリコン酸化膜を形成することができる。また、本酸化工程において、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）法を用いてもよい。この場合、シリコン窒化膜１７の側面もわずかに酸化され、後で溝１９に埋め込まれる素子分離用絶縁膜との密着性が向上する。
【００３０】
次に、素子分離用絶縁膜２０で溝１９を埋める。高アスペクト比の溝１９を絶縁膜２９で埋めるために、ＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜や、ポリシラザンを原料とする塗布膜を用いてもよい。これらの絶縁膜を用いることで、広い幅の溝と狭い幅の溝を同時且つ均一に埋め込むことが可能である。
【００３１】
図１５（ａ）及び図１５（ｂ）は、素子分離用絶縁膜２０として、厚さ２０ｎｍのＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜を用いた場合の例を示したものである。従来技術（図１５（ａ））では、フローティングケート用のポリシリコン膜１３を厚くする必要があるため、溝をＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜で良好に埋めることが難しい。本実施形態（図１５（ｂ））の場合には、ポリシリコン膜１３を薄くすることができるため、絶縁膜埋め込み前のＳＴＩ溝の深さを含めたトータルのアスペクト比が低くなり、溝をＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜で良好に埋めることができる。
【００３２】
次に、塗布膜を用いて溝の埋め込みを行う場合ついて、図１６を参照して説明する。
【００３３】
まず、過水素化シラザン重合体（ポリシラザン膜、以下、ＰＳＺという）を、Ｓｉ平坦部において厚さ４００ｎｍ程度となるように、スピン塗布する。ＰＳＺ膜を塗布した後、１５０℃程度の温度で３分程度ベーク処理を行い、塗布時に含まれていた溶剤を揮発させる。塗布技術による埋め込み特性は良好であり、図１６に示すように、幅７０ｎｍ程度の細いＳＴＩ溝へも、ＰＳＺ膜をボイドなしで埋め込むことができる。
【００３４】
次に、ＰＳＺ膜をＳｉＯ２ 膜に変換する。この処理は、以下の化学式で説明できる。
【００３５】
ＳｉＨ２ＮＨ ＋ ２Ｏ → ＳｉＯ２ ＋ ＮＨ３
すなわち、ＰＳＺ膜は水蒸気（Ｈ２ Ｏ＋Ｏ２ ）の分解によって生成される酸素（Ｏ）と反応し、ＳｉＯ２ とＮＨ３ （アンモニア）に変化する。この時、素子形成領域はシリコン窒化膜１７で覆われているため、素子形成領域のシリコン基板表面は酸化されない。具体的には、２００℃から６００℃程度の水蒸気雰囲気において、燃焼酸化（ＢＯＸ酸化）を３０分程度行う。例えば、４００℃で３０分間程度ＢＯＸ酸化を行えば、Ｓｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、種々の幅を有する溝において、ＰＳＺ膜を完全にＳｉＯ２ 膜に変換することができる。
【００３６】
また、ＢＯＸ酸化工程において、いわゆる２段階ＢＯＸ酸化法を用いてもよい。例えば、水蒸気を含む雰囲気において２００℃程度の温度で３０分から６０分程度酸化を行い、その後、水蒸気雰囲気のまま４００℃〜５００℃程度まで温度を上げて３０分程度の熱処理を行う。このようにすると、ＳｉＯ２ 膜への変換効率を向上させることができる。また、ＰＳＺ膜中に残留しているカーボンなどの不純物を取り除くことができる。２段階ＢＯＸ酸化法は、ＰＳＺ膜のＳｉＯ２ 膜への変換に特に有効である。また、ＳｉＯ２ 膜への変換が始まる温度（例えば４００℃程度の温度）を一定時間維持することが重要である。水蒸気雰囲気には、水素燃焼酸化によって得られた高濃度の水蒸気を用いることが望ましい。水蒸気の割合は８０％以上であることが望ましい。
【００３７】
次に、酸化性雰囲気または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８５０℃程度の温度で３０分程度の熱処理を行う。これにより、ＳｉＯ２ 膜中に残留しているＮＨ３ やＨ２Ｏが放出され、ＳｉＯ２ 膜が緻密化される。その結果、密度の高いＳｉＯ２ 膜が得られ、リーク電流を低減させることができる。酸素雰囲気中で熱処理を行った場合には、ＳｉＯ２ 膜中に含まれる炭素等の不純物の濃度をさらに低減することができる。その結果、リーク電流の低減や、ＳｉＯ２ 膜とシリコン基板との界面の固定電荷の低減をはかることができる。また、窒素ガス等の不活性ガス雰囲気中で熱処理を行った場合には、ＳＴＩ溝の側面付近のシリコン基板の酸化を抑えることができ、素子領域幅の減少（すなわち溝幅の増加）を抑えることができる。また、緻密化工程には、通常の炉による熱処理以外にも、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）やＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を用いてもよい。ＲＴＡの場合は、より高温、より短時間の熱処理を行うことができる。
【００３８】
以上のようにして素子分離用絶縁膜２０を形成した後、ＣＭＰ法を用いて素子分離用絶縁膜２０の平坦化を行う。これにより、シリコン窒化膜１７の表面が露出する。なお、ＣＭＰ法による平坦化処理後に、８５０℃程度の温度で熱処理を行ってもよい。このようにすると、ＰＳＺ膜のウェットエッチングレートを下げることができる。
【００３９】
なお、上述した埋め込み工程において、ＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜と塗布膜とを組み合わせてもよい。図１７に示した例では、まずＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜２０ａを形成し、その後ＰＳＺ膜などの塗布膜２０ｂを形成して平坦化を行う。図１８に示した例では、まずＰＳＺ膜などの塗布膜２０ｂを溝の下部に埋め込み、さらに熱処理を行ってＰＳＺ膜をＳｉＯ２ 膜に変換する。その後、ＨＤＰ−ＣＶＤ−ＳｉＯ２ 膜２０ａを形成する。いずれの方法も、さらにＣＭＰ等による平坦化処理を行う。
【００４０】
次に、図９（ａ）及び図９（ｂ）に示すように、シリコン窒化膜１７を選択的に除去して、ポリシリコン膜１６の表面を露出させる。シリコン窒化膜１７の選択的なエッチングには、例えばホット燐酸などを用いることができる。
【００４１】
次に、図１０（ａ）及び図１０（ｂ）に示すように、全面にＴｉＮ膜／Ｔｉ膜の積層膜２１と低抵抗のタングステンシリサイド（ＷＳｉ２ ）膜２２を、例えば合計２００ｎｍ程度の厚さ形成する。Ｔｉ膜は、ポリシリコン膜１６に対する低抵抗コンタクト用に用いられる。なお、シリサイド膜２２の上面にマスク層となるシリコン窒化膜を形成してもよい。
【００４２】
なお、ここではＴｉＮ膜／Ｔｉ膜の積層膜２１上にタングステンシリサイド膜２２を形成したが、タングステンシリサイド膜の代わりに、より抵抗の低い金属膜、例えばタングステン膜（Ｗ膜）などを用いてもよい。また、図１９に示すように、コバルトシリサイド（ＣｏＳｉ２ ）膜２２ａなどの単層膜を用いても良い。また、ＴｉＮ膜／Ｔｉ膜の積層膜２１の代わりにポリシリコン膜を用いても良い。さらに、シリサイド膜としては、ニッケルシリサイドやチタンシリサイドを用いることも可能である。
【００４３】
また、ＴｉＮ膜／Ｔｉ膜２１を形成する前の処理として、通常は希釈フッ酸によるウェットエッチング処理を行う。このとき、シリコン酸化膜２０もエッチングされ、図２０に示すように、ポリシリコン膜１６の側面が露出する場合がある。ポリシリコン膜１６の側面の露出の程度は、シリコン酸化膜２０のエッチング速度によって異なる。本実施形態では、ポリシリコン膜１６の側面を利用してキャパシタを形成しないため、ポリシリコン膜１６の側面の露出の程度が変わっても、キャパシタンス比（Ｃ２／Ｃ１）に影響を与えない。エッチングがフローティングゲートまで達しないように、エッチング深さが制御されていればよい。
【００４４】
次に、図１１（ａ）及び図１１（ｂ）に示すように、シリサイド膜２２上に、リソグラフィ技術を用いて、フォトレジストパターン（図示せず）を形成する。続いて、フォトレジストパターンをマスクとして用い、ＲＩＥ等の異方性ドライエッチング技術により、シリサイド膜２２及びＴｉＮ膜／Ｔｉ膜２１、ポリシリコン膜１６、インターポリシリコン絶縁膜１４、ポリシリコン膜１３を、順次エッチングする。これにより、メモリセル及び選択トランジスタそれぞれのゲート構造が形成されるとともに、周辺トランジスタ（図示せず）のゲート構造が形成される。なお、ポリシリコン膜１３をエッチングする時にシリコン基板１０の表面がダメージを受けないようにするため、ＳｉＯ２ とＳｉの高選択比エッチング条件を用いてエッチングを行うことが望ましい。
【００４５】
次に図１２（ａ）及び図１２（ｂ）に示すように、ポリシリコン膜１３及びポリシリコン膜１６の側面を酸化した後、低濃度のソース／ドレイン拡散層２３を、通常のリソグラフィ法とイオン注入法を用いて形成する。その後、ゲート構造の側面に側壁スペーサ膜２４を形成する。さらに、高濃度ソース／ドレイン拡散層２５を、通常のリソグラフィ法とイオン注入法を用いて形成する。周辺回路のＰチャネルトランジスタやＮチャネルトランジスタに対しても、同様の工程を行い、Ｎ＋ 拡散層やＰ＋ 拡散層を形成する。
【００４６】
なお、トランジスタのパンチスルーを防止するために、Ｈａｌｏイオン注入を行ってもよい。例えば、図２１に示すように、ゲート電極をマスクとしてイオン注入を行い、パンチスルー防止用の不純物層３０を形成する。また、図２２に示すように、ゲート電極の長さが短くなると、不純物層３０同士が重なるようになが、そのような場合には、イオン注入量を最適化することにより、良好なトランジスタ特性を実現することができる。
【００４７】
次に、図１３（ａ）及び図１３（ｂ）に示すように、ＣＶＤ法を用いて、全面に層間絶縁膜２６を形成する。さらにＣＭＰ法により、層間絶縁膜２６を平坦化する。
【００４８】
その後、コンタクト孔の形成、コンタクトプラグの形成、ビット線の形成を行ことで、図４（ａ）及び図４（ｂ）に示すような構造が得られる。さらにその後、図示していないが、層間絶縁膜の形成、配線層の形成、パッシベーション膜の形成、パッド形成などを行い、半導体装置が完成する。
【００４９】
以上のように、本実施形態によれば、ポリシリコン膜１６、インターポリシリコン絶縁膜１４、ポリシリコン膜１３、トンネル絶縁膜１２及びシリコン基板１０を、同一のエッチングマスクを用いてエッチングすることで、素子分離用の溝１９が形成される。したがって、ポリシリコン膜（コントロールゲート）１６、インターポリシリコン絶縁膜１４、ポリシリコン膜（フローティングゲート）１３、トンネル絶縁膜１２及びシリコン基板１０の側面が互いに整合している。言い換えると、ゲート構造が素子分離用絶縁膜２０に対して自己整合的に形成される。
【００５０】
すなわち、本実施形態では、従来のようにフローティングゲートの側面を利用してキャパシタを形成していない。そのため、従来のようにフローティングゲートの側面の露出面積を制御する必要性がなく、フローティングゲートとコントロールゲートとの間のキャパシタンスＣ２を一定にすることができる。したがって、キャパシタンスＣ２とキャパシタンスＣ１（半導体基板とフローティングゲートとの間のキャパシタンス）との比（Ｃ２／Ｃ１、通常はＣ２／Ｃ１＝３程度）を一定にすることができる。その結果、フローティングゲートへの電子の注入量のばらつき、すなわち書き込み時間のばらつきを抑えることができ、信頼性や歩留まりを向上させることができる。
【００５１】
また、本実施形態では、従来のようにフローティングゲートの上部コーナーにコントロールゲートが対向していないため、リーク電流の増大を防止することができ、信頼性や歩留まりを向上させることができる。
【００５２】
また、本実施形態では、フローティングゲートの側面を利用してキャパシタを形成しないので、フローティングゲートの厚さを薄くすることができる。したがって、絶縁膜を埋め込む前の溝のトータルの深さを浅くすることができるため、溝幅が狭くなっても、素子分離用絶縁膜２０を確実に溝内に埋め込むことができ、信頼性や歩留まりを向上させることができる。また、フローティングゲートの厚さを薄くすることができるため、隣接するフローティングゲート間のキャパシタンスを低減することができる。したがって、隣接するメモリセルからの影響を抑制することができ、安定した動作を実現することができる。
【００５３】
また、本実施形態では、インターポリシリコン絶縁膜として、金属酸化物膜を用いている。金属酸化物膜は、一般に高い誘電率を有しており、トンネル絶縁膜として用いられるシリコン酸化膜の誘電率の２倍よりも高い誘電率を有しているものが多い。そのため、従来のようにフローティングゲートの側面を利用しなくても、容易にキャパシタンスＣ２を高めることができ、キャパシタンス比Ｃ２／Ｃ１を容易に２よりも大きくすることができる。したがって、キャパシタンス比Ｃ２／Ｃ１を低下させることなく、上述したような優れた効果を有する、電気的に書き換え可能な不揮発性半導体記憶装置を得ることができる。
【００５４】
さらに、本実施形態では、選択トランジスタにおいても、ポリシリコン膜１６、ポリシリコン膜１３及びゲート絶縁膜１１の側面が、素子分離用溝１９の側面と整合している。すなわち、選択トランジスタのゲート構造及びメモリセルのゲート構造がいずれも、素子分離用溝１９に対して自己整合的に形成されている。したがって、選択トランジスタ及びメモリセルを効率的に配置することができるとともに、製造工程の簡略化をはかることができる。
【００５５】
（実施形態２）
第１の実施形態はＮＡＮＤ型フラッシュメモリに関するものであったが、ＮＯＲ型フラッシュメモリについても第１の実施形態の方法と同様の方法を用いることが可能である。
【００５６】
図２３は第２の実施形態に係るＮＯＲ型フラッシュメモリの構成を示した平面図である。図２４（ａ）は図２３のＡ−Ａ’に沿った断面図であり、図２４（ｂ）は図２３のＢ−Ｂ’に沿った断面図である。基本的な構造は第１の実施形態と同様であり、第１の実施形態の構成要素と対応する構成要素については、同一の参照番号を付し、詳細な説明は省略する。また、基本的な製造方法についても第１の実施形態と同様である。したがって、本実施形態においても、第１の実施形態と同様の効果を奏することが可能である。
【００５７】
（実施形態３）
第１の実施形態では、図９の工程でシリコン窒化膜１７を除去する際に熱リン酸のウェットエッチングを用いたが、本実施形態ではドライエッチングを用いてシリコン窒化膜１７を除去する。その他の基本的な構造及び製造方法については、第１の実施形態と同様である。
【００５８】
上記ドライエッチングでは、シリコン酸化膜のエッチングレートに対するシリコン窒化膜のエッチグレートの比が大きくなるエッチング条件を用いるが、シリコン酸化膜２０の上部コーナーはスパッタリング効果のために丸まる（図２５参照）。さらにドライエッチングを進めてシリコン窒化膜１７を完全に除去した段階では、シリコン酸化膜２０の上部コーナーを十分に鈍角にすることができる（図２６参照）。
【００５９】
したがって、図１０の工程でシリサイド膜２２等を形成した時、シリサイド膜２２の厚さがシリコン酸化膜２０の上部コーナー付近で不均一になるという問題を解決することができる。その結果、シリサイド膜２２の断線等を防止することができ、信頼性の高い不揮発性メモリを得ることができる。
【００６０】
（実施形態４）
隣接するメモリセル間の間隔が広い、すなわち隣接するゲート構造間の間隔が広い場合には、例えば図３及び図４（ｂ）に示すように、隣接するメモリセルの側壁スペーサ膜２４どうしが重なることはない。しかしながら、メモリセル間の幅が狭くなってくると、図２７に示すように、隣接するメモリセルの側壁スペーサ膜２４どうしが重なるようになる。その結果、隣接するゲート構造間のキャパシタンスが問題になってくる。このような場合は、側壁スペーサ膜２４に誘電率の低い材料を用いるようにする。具体的には、側壁スペーサ膜２４として、シリコン窒化膜よりも誘電率の低いシリコン酸化膜を用いることが望ましい。
【００６１】
このように、本実施形態では、側壁スペーサ膜に誘電率の低い材料を用いることにより、隣接するゲート構造間のキャパシタンスを低減することができる。したがって、隣接するメモリセルからの影響を抑制することができ、安定した動作を実現することができる。また、セル領域に高濃度不純物層のソース／ドレインを形成しないような構造を実現することができる。
【００６２】
（実施形態５）
本実施形態は、第１の実施形態で示したインターポリシリコン絶縁膜１４の種々の変形例に関するものである。すなわち、第１の実施形態では、インターポリシリコン絶縁膜１４としてアルミナ膜（Ａｌ２Ｏ３ 膜、比誘電率１２程度）を用いたが、アルミナ膜以外にも、以下に示すような種々の絶縁膜を用いることが可能である。
【００６３】
図２８は、インターポリシリコン絶縁膜１４として単層膜を用いる例である。例えば、インターポリシリコン絶縁膜１４として、ハフニウム酸化膜（ＨｆＯ２ 膜）を用いることができる。ＨｆＯ２ 膜の比誘電率は２０程度であり、小さな面積で大きなキャパシタンスＣ２を得ることが可能である。また、Ａｌ２Ｏ３ 膜やＨｆＯ２ 膜の他にも、Ｔａ２Ｏ５ 膜（比誘電率２５程度）、Ｎｂを添加したＴａ２Ｏ５ 膜（ここでは、Ｎｂ−Ｔａ２Ｏ５ 膜と記す）、Ｔｉを添加したＴａ２Ｏ５ 膜（ここでは、Ｔｉ−Ｔａ２Ｏ５ 膜と記す）、ＳｒＴｉＯ３ 膜（比誘電率１００〜１５０程度）、（Ｂａ，Ｓｒ）ＴｉＯ３ 膜（比誘電率２５０〜３５０程度）などの金属酸化物膜を用いることができる。これらは、いわゆるｈｉｇｈ−Ｋ絶縁膜であり、小さな面積で大きなキャパシタンスＣ２を得ることが可能である。また、インターポリシリコン絶縁膜１４としてシリコン窒化膜（Ｓｉ３Ｎ４ 膜：比誘電率８程度）の単層膜を用いてもよい。
【００６４】
図２９は、インターポリシリコン絶縁膜１４として積層膜を用いる例である。具体的には、上述した金属酸化物膜どうしの積層膜を用いることが可能である。例えば、Ａｌ２Ｏ３ 膜（厚さ３ｎｍ程度）１４ａとＨｆＯ２ 膜（厚さ１０ｎｍ）１４ｂとの積層膜を用いることが可能である。
【００６５】
図３０は、インターポリシリコン絶縁膜１４として、シリコン窒化膜１４ｃ及び１４ｄ間に金属酸化物膜１４ｅを挟んだ積層膜を用いる例である。例えば、金属酸化物膜１４ｅには、上述した各種金属酸化物膜を用いることができる。シリコン窒化膜１４ｃ及び１４ｄの厚さはそれぞれ、例えば２ｎｍ程度にすることが望ましい。金属酸化物膜１４ｅの厚さは、Ａｌ２Ｏ３ 膜、ＨｆＯ２ 膜、Ｔａ２Ｏ５ 膜、Ｎｂ−Ｔａ２Ｏ５ 膜、Ｔｉ−Ｔａ２Ｏ５ 膜、（Ｂａ，Ｓｒ）ＴｉＯ３ 膜については例えば２０ｎｍ程度、ＳｒＴｉＯ３ 膜については例えば３０ｎｍ程度とすることが望ましい。このように、シリコン窒化膜１４ｃ及び１４ｄを設けることで、インターポリシリコン絶縁膜の信頼性を向上させることができる。なお、よりキャパシタンスを増加させるために、シリコン窒化膜１４ｃ及び１４ｄの一方のみを設けた積層膜構造でもよい。また、シリコン窒化膜１４ｃ及び１４ｄの代わりに、シリコン酸化膜やシリコン酸窒化膜を用いてもよい。これらの膜の形成には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＣＶＤ法を用いることが望ましい。
【００６６】
（実施形態６）
次に、本発明の第６の実施形態に係るＮＡＮＤ型フラッシュメモリについて説明する。
【００６７】
図３１（ａ）及び図３１（ｂ）〜図３６（ａ）及び図３６（ｂ）は、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を示した断面図である。なお、途中の工程（図８（ａ）及び図８（ｂ）の工程）までは第１の実施形態と同様であるため、ここではそれ以後の工程について説明する
図８（ａ）及び図８（ｂ）の工程の後、図３１（ａ）及び図３１（ｂ）に示すように、シリコン窒化膜１７及び素子分離用絶縁膜（シリコン酸化膜）２０上に、リソグラフィ技術を用いて、フォトレジストパターン（図示せず）を形成する。続いて、フォトレジストパターンをマスクとして用い、ＲＩＥ等の異方性ドライエッチング技術により、シリコン窒化膜１７、ポリシリコン膜１６、インターポリシリコン絶縁膜１４、ポリシリコン膜１３を、順次エッチングする。これにより、メモリセル及び選択トランジスタのゲート構造が形成されるとともに、周辺トランジスタ（図示せず）のゲート構造が形成される。なお、ポリシリコン膜１３をエッチングする時にシリコン基板１０の表面がダメージを受けないようにするため、ＳｉＯ２ とＳｉの高選択比エッチング条件を用いてエッチングを行うことが望ましい。
【００６８】
次に、図３２（ａ）及び図３２（ｂ）に示すように、ポリシリコン膜（コントロールゲート電極）１６及びポリシリコン膜（フローティングゲート電極）１４の側面を酸化して、シリコン酸化膜３１を形成する。続いて、通常のリソグラフィ法とイオン注入法を用いて、ソース／ドレイン拡散層２３を形成する。
【００６９】
次に、図３３（ａ）及び図３３（ｂ）に示すように、ゲート構造の側面に側壁スペーサ膜２４を形成する。さらに、高濃度ソース／ドレイン拡散層２５を、通常のリソグラフィ法とイオン注入法を用いて形成する。周辺回路のＰチャネルトランジスタ領域やＮチャネルトランジスタ領域に対しても、同様の工程を行い、Ｎ＋ 拡散層やＰ＋ 拡散層を形成する。
【００７０】
次に、図３４（ａ）及び図３４（ｂ）に示すように、ＣＶＤ法を用いて、全面に層間絶縁膜３２を形成する。さらにＣＭＰ法により、層間絶縁膜３２を平坦化する。
【００７１】
次に、図３５（ａ）及び図３５（ｂ）に示すように、通常のリソグラフィ法とＲＩＥ法を用いて層間絶縁膜３２を加工し、シリコン窒化膜１７の上面を露出させる。これにより、ワード線用の溝３３が形成される。なお、コントロールゲート電極１６のパターンに対して溝３３のパターンが多少ずれても、コントロールゲート電極１６と溝３３内に形成されるワード線との電気的接続が確実に確保できればよい。
【００７２】
次に、図３６（ａ）及び図３６（ｂ）に示すように、シリコン窒化膜１７を選択的に除去する。続いて、ＣＶＤ法により、全面にタングステンシリサイド膜（ＷＳｉ２ 膜）３４を厚さ２００ｎｍ程度堆積する。ここではＷＳｉ２ 膜を用いたが、より抵抗の低い金属膜、例えばＷ膜を用いてもよい。その後、ＣＭＰ法を用いて溝３３にタングステンシリサイド膜３４を埋め込み、ワード線３４を形成する。
【００７３】
その後、コンタクト孔の形成、コンタクトプラグの形成、ビット線の形成を行い、さらにその後、層間絶縁膜の形成、配線層の形成、パッシベーション膜の形成、パッド形成などを行い、半導体装置が完成する。
【００７４】
本実施形態においても、第１の実施形態と同様の効果が得られる他、以下のような効果が得られる。すなわち、第１の実施形態では、図１１の工程においてゲート構造を形成する際に、すでにワード線用のシリサイド膜２２が形成されている。したがって、ゲート構造の側面を酸化する際にシリサイド膜も酸化されてしまう。そのため、酸化条件に対する制約が大きい。本実施形態では、図３１の工程でゲート構造を形成した後、図３６の工程でワード線となるシリサイド膜３４が形成される。したがって、ゲート構造の側面を酸化する際の制約が少なく、ゲート構造の側面に所望の酸化膜を形成することができ、不揮発性メモリの信頼性を向上させることができる。
【００７５】
なお、本実施形態においても、第１〜第５の実施形態で述べたような種々の変更が可能であることは言うまでもない。
【００７６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００７７】
【発明の効果】
本発明によれば、キャパシタンス比が変動するといった問題や、リーク電流が増大するといった問題を防止することができ、特性や信頼性に優れた、電気的に消去可能な不揮発性の半導体記憶装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示した平面図である。
【図２】図１に示した半導体記憶装置の等価回路図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図７】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図８】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図９】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１０】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１１】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１２】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１３】本発明の第１の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図１４】第１の実施形態の変更例を示した断面図である。
【図１５】第１の実施形態の変更例及びその比較例を示した断面図である。
【図１６】第１の実施形態の変更例を示した断面図である。
【図１７】第１の実施形態の変更例を示した断面図である。
【図１８】第１の実施形態の変更例を示した断面図である。
【図１９】第１の実施形態の変更例を示した断面図である。
【図２０】本発明の第１の実施形態に係り、ポリシリコン膜の露出の度合いについて示した図である。
【図２１】第１の実施形態の変更例を示した断面図である。
【図２２】第１の実施形態の変更例を示した断面図である。
【図２３】本発明の第２の実施形態に係る半導体記憶装置の構成を示した平面図である。
【図２４】本発明の第２の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図２５】本発明の第３の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図２６】本発明の第３の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図２７】本発明の第４の実施形態に係る半導体記憶装置の構成を示した断面図である。
【図２８】本発明の第５の実施形態に係り、インターポリシリコン絶縁膜の構成を示した断面図である。
【図２９】本発明の第５の実施形態に係り、インターポリシリコン絶縁膜の構成を示した断面図である。
【図３０】本発明の第５の実施形態に係り、インターポリシリコン絶縁膜の構成を示した断面図である。
【図３１】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３２】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３３】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３４】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３５】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【図３６】本発明の第６の実施形態に係る半導体記憶装置の製造工程の一部を示した断面図である。
【符号の説明】
Ｓ１、Ｓ２…選択トランジスタ、 Ｍ１〜Ｍ８…メモリセル、
ＳＧ１、ＳＧ２…選択ゲート線、
ＣＧ１〜ＣＧ８…コントロールゲート線、
ＢＬ１、ＢＬ２…ビット線、
１０…シリコン基板、 １１…ゲート絶縁膜、 １２…トンネル絶縁膜、
１３…ポリシリコン膜（フローティングゲート電極）、
１４…インターポリシリコン絶縁膜、 １５…チャネル不純物層、
１６…ポリシリコン膜（コントロールゲート電極）、
１７…シリコン窒化膜、 １８…シリコン酸化膜、
１９…溝、 ２０…素子分離用絶縁膜、
２１…ＴｉＮ膜／Ｔｉ膜、 ２２、２２ａ、３４…シリサイド膜、
２３…ソース／ドレイン拡散層、 ２４…側壁スペーサ膜、
２５、２７…高濃度ソース／ドレイン拡散層、
２６、３２…層間絶縁膜、 ２８…コンタクトプラグ、
２９…ビット線、 ３０…パンチスルー防止用不純物層、
３１…シリコン酸化膜、 ３３…溝
Claims (15)
- 溝と、前記溝によって規定された第１の側面を有する凸部とを有する半導体基板と、
前記凸部上に形成され前記凸部の第１の側面と整合した第１の側面を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され前記第１の絶縁膜の第１の側面と整合した第１の側面を有する第１の導電膜と、前記第１の導電膜上に形成され前記第１の導電膜の第１の側面と整合した第１の側面を有する第２の絶縁膜と、前記第２の絶縁膜上に形成され前記第２の絶縁膜の第１の側面と整合した第１の側面を有する第２の導電膜とを含む第１のゲート構造であって、前記第２の絶縁膜が前記第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んでいる第１のゲート構造と、
少なくとも前記溝内に形成された第３の絶縁膜と、
を備えたことを特徴とする電気的に消去可能な不揮発性の半導体記憶装置。 - 前記凸部、前記第１の絶縁膜、前記第１の導電膜、前記第２の絶縁膜及び前記第２の導電膜それぞれの第１の側面は、実質的に同一平面内にある
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第３の絶縁膜の上面は、前記第１の導電膜の上面よりも高く位置する
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の導電膜は、該第１の導電膜の第１の側面に垂直な第２の側面を有し、
前記第２の絶縁膜は、該第２の絶縁膜の第１の側面に垂直で且つ前記第１の導電膜の第２の側面と整合した第２の側面を有し、
前記第２の導電膜は、該第２の導電膜の第１の側面に垂直で且つ前記第２の絶縁膜の第２の側面と整合した第２の側面を有する
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１のゲート構造上及び前記第３の絶縁膜上に形成された第３の導電膜をさらに備えた
ことを特徴とする請求項４に記載の半導体記憶装置。 - 前記第３の導電膜の側面は、前記第２の導電膜の第２の側面と整合している
ことを特徴とする請求項５に記載の半導体記憶装置。 - 前記誘電体膜は、金属酸化物膜である
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の導電膜と前記第２の導電膜との間のキャパシタンスは、前記半導体基板と前記第１の導電膜との間のキャパシタンスよりも大きい
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の導電膜と前記第２の導電膜との間のキャパシタンスは、前記半導体基板と前記第１の導電膜との間のキャパシタンスの２倍よりも大きい
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記誘電体膜の誘電率は、前記第１の絶縁膜の誘電率の２倍よりも高い
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第２の絶縁膜は、前記誘電体膜と前記第１の導電膜との間に形成されたシリコン窒化膜及び前記誘電体膜と前記第２の導電膜と間に形成されたシリコン窒化膜の少なくとも一方をさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記凸部上に形成され前記凸部の第１の側面と整合した第１の側面を有する第４の絶縁膜と、前記第４の絶縁膜上に形成され前記第４の絶縁膜の第１の側面と整合した第１の側面を有し且つ前記第１の導電膜と等価な第１の膜と、前記第１の膜上に形成され前記第１の膜の第１の側面と整合した第１の側面を有し且つ前記第２の導電膜と等価な第２の膜と、を含む第２のゲート構造をさらに備えた
ことを特徴とする請求項１に記載の半導体記憶装置。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に、前記第１の絶縁膜よりも高い誘電率を有する誘電体膜を含んだ第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の導電膜を形成する工程と、
第１のパターンをマスクとして用いて、前記第２の導電膜、前記第２の絶縁膜、前記第１の導電膜、前記第１の絶縁膜及び前記半導体基板をエッチングして溝を形成する工程と、
前記溝内に第３の絶縁膜を形成する工程と、
を備えたことを特徴とする電気的に消去可能な不揮発性の半導体記憶装置の製造方法。 - 前記第２の導電膜上及び前記第３の絶縁膜上に第３の導電膜を形成する工程と、
前記第１のパターンに垂直な第２のパターンをマスクとして用いて、前記第３の導電膜、前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜をエッチングする工程と、
をさらに備えたことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。 - 前記第３の絶縁膜を形成した後、前記第１のパターンに垂直な第２のパターンをマスクとして用いて、前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜をエッチングする工程と、
前記第２の導電膜及び前記第３の絶縁膜上に、前記第２のパターンと平行な第３の導電膜のパターンを形成する工程と、
をさらに備えたことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003070136A JP2004281662A (ja) | 2003-03-14 | 2003-03-14 | 半導体記憶装置及びその製造方法 |
| US10/611,229 US20040178470A1 (en) | 2003-03-14 | 2003-07-02 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003070136A JP2004281662A (ja) | 2003-03-14 | 2003-03-14 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004281662A true JP2004281662A (ja) | 2004-10-07 |
Family
ID=32959405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003070136A Abandoned JP2004281662A (ja) | 2003-03-14 | 2003-03-14 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040178470A1 (ja) |
| JP (1) | JP2004281662A (ja) |
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| JP2006351893A (ja) * | 2005-06-17 | 2006-12-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| JP2007027697A (ja) * | 2005-06-14 | 2007-02-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007134580A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007287858A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置 |
| JP2007299975A (ja) * | 2006-05-01 | 2007-11-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| KR100874057B1 (ko) | 2006-03-27 | 2008-12-12 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| KR100878088B1 (ko) | 2006-04-24 | 2009-01-14 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 |
| US7709881B2 (en) | 2005-06-15 | 2010-05-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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| US7989871B2 (en) | 2006-03-15 | 2011-08-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having insulating films that include multiple layers formed by insulating materials having d-orbital metal element and insulating materials without d-orbital metal element |
| KR101443731B1 (ko) | 2006-12-20 | 2014-09-23 | 쌘디스크 코포레이션 | 전자 디바이스용 전자 차단 층 |
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Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005285818A (ja) * | 2004-03-26 | 2005-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
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| KR100874057B1 (ko) | 2006-03-27 | 2008-12-12 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
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| JP2010531048A (ja) * | 2006-12-20 | 2010-09-16 | ナノシス・インコーポレイテッド | 電子素子用電子ブロック層 |
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| Publication number | Publication date |
|---|---|
| US20040178470A1 (en) | 2004-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050810 |