KR20080020785A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 반도체 기판 상에 반도체 기판을 부분적으로 노출시키는 제1 개구를 가지며 제1 폴리실리콘막 패턴, 유전막 패턴 및 제2 폴리실리콘막 패턴을 포함하는 다층 구조물 패턴을 형성한 후, 제1 개구에 의하여 노출된 상기 반도체 기판에 불순물을 도핑하여 소스/드레인 영역을 형성한 후, 다층 구조물 패턴을 갖는 결과물 상에 폴리실리콘막 패턴의 상부 표면을 노출시키는 제2 개구를 갖는 절연막 패턴을 형성한다. 이후, 제2 개구 내에 금속막 패턴을 매립하여 제1 폴리실리콘막 패턴은 플로팅 게이트로 수득하고, 제2 폴리실리콘막 패턴 및 금속막 패턴은 컨트롤 게이트로 수득한다. 소스/드레인 영역을 형성한 후, 다마신 공정을 이용하여 컨트롤 게이트의 일부인 금속막 패턴을 형성함으로써, 소스/드레인 영역의 형성 중에 발생할 수 있는 금속막 패턴의 손상을 억제하고, 콘트롤 게이트의 비정상적인 저항 증가를 억제한다.

Description

비휘발성 메모리 장치의 제조 방법{Method of manufacturing a non-volatile memory device}
도 1은 종래 방법에 따라 제조한 비휘발성 메모리 장치의 게이트 패턴을 도시한 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 폴리실리콘막 114 : 제1 폴리실리콘막 패턴
108 : 유전막 118 : 유전막 패턴
109 : 제2 폴리실리콘막 119 : 제2 폴리실리콘막 패턴
120 : 스페이서 125 : 제1 개구
130 : 절연막 패턴 135 : 제2 개구
140 : 금속막 패턴 145 : 컨트롤 게이트
151 : 제1 콘택 영역 152 : 제2 콘택 영역
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트와 컨트롤 게이트를 구비한 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 비휘발성 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다.
도 1은 종래 방법에 따라 제조한 비휘발성 메모리 장치의 게이트 패턴을 도시한 단면도이다.
도 1을 참조하면, 필드 영역과 액티브 영역으로 구분되어진 반도체 기판(10)의 상기 액티브 영역 상에 터널 절연막(12)이 형성되고, 상기 터널 절연막(12)상에 불순물의 도핑된 폴리실리콘으로 이루어진 플로팅 게이트(14)가 형성된다. 상기 플로팅 게이트(14)는 액티브 영역과 상기 액티브 영역 양측의 필드 영역의 일부분에 걸쳐 형성된다.
상기 플로팅 게이트(14) 상에는 실리콘 산화막(15)/실리콘 질화막(16)/실리콘 산화막(17)으로 이루어진 유전막(18)을 형성한다.
상기 유전막(18) 상에는 컨트롤 게이트(25)를 형성한다. 상기 컨트롤 게이트(25)는 워드라인으로 제공되며, 통상적으로 낮은 비저항값을 갖도록 하기 위하여 폴리실리콘막(20) 상에 금속막(24)이 형성된다. 예를 들면, 금속막(24)은 텅스텐 또는 텅스텐 실리사이드를 이용하여 형성된다. 상기 폴리실리콘막(20)과 텅스텐막(24) 사이에 상기 두 층의 접착력을 증가시키고 계면 저항을 감소시키기 위하여 금속 질화막(22)이 형성된다.
상기 컨트롤 게이트(25) 상에 하드 마스크(hard mask)(26)를 형성한다.
반도체 장치가 고집적화 됨에 따라, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 워드라인이나 비트라인과 같은 배선 재료로 매우 유용한 물질이었으나, 반도체 소자가 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등의 문제가 발생하기 때문에 이를 보상하기 위하여 텅스텐을 폴리실리콘 위에 증착하여 컨트롤 게이트로 사용하고 있다.
그러나, 텅스텐 게이트를 사용하는 경우에는, 텅스텐과 폴리실리콘 간의 계면 저항이 증가한다. 따라서, 텅스텐 실리사이드를 포함하는 오믹 콘택막을 텅스텐막과 폴리실리콘막 사이에 형성한다. 하지만, 게이트 구조물을 형성하기 위한 식각 공정중 텅스텐막의 손상을 큐어링하기 위한 재산화 공정에서 텅스텐막의 텅스텐이 산화되어 휘스커(whisker)가 발생하여 누설 전류가 발생하는 문제가 있다. 또한, 후속하는 고온의 스페이서 형성 공정, 이온 주입 공정 또는 열처리 공정 등의 소스/드레인 영역 형성 공정 중 약 500℃ 이상의 고온에서 텅스텐 실리사이드의 응집으로 저항이 증가할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 금속막 패턴의 산화를 억제하고 간단한 구조를 갖는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 터널 절연막을 형성한 후, 상기 터널 절연막 상에 상기 터널 절연막 표면을 부분적으로 노출시키는 제1 개구를 가지며 제1 폴리실리콘막 패턴, 유전막 패턴 및 제2 폴리실리콘막 패턴을 포함하는 다층 구조물 패턴을 형성한다. 상기 제1 개구에 의하여 노출된 터널 절연막 아래의 상기 반도체 기판에 불순물을 도핑하여 소스/드레인 영역을 형성한 후, 상기 다층 구조물 패턴을 갖는 결과물 상에 상기 제2 폴리실리콘막 패턴의 상부 표면을 노출시키는 제2 개구를 갖는 절연막 패턴을 형성한다. 이후, 상기 제2 개구 내에 금속막 패턴을 충분하게 매립하여 상기 제1 폴리실리콘막 패턴은 플로팅 게이트로 수득하고, 상기 제2 폴리실리콘막 패턴 및 상기 금속막 패턴은 컨트롤 게이트로 수득한다.
본 발명의 일 실시예에 있어서, 상기 금속막 패턴은 텅스텐, 티타늄 또는 탄탈륨을 이용하여 형성한다.
본 발명의 일 실시예에 있어서, 상기 금속막 패턴은, 상기 제2 개구를 매립하도록 상기 절연막 패턴 상에 금속막을 형성한 후, 상기 절연막 패턴의 상면을 노출시키도록 상기 금속막을 평탄화한다.
본 발명에 따르면, 콘택 영역들을 형성한 후 컨트롤 게이트를 구성하는 금속 실리사이드막 패턴 및 금속막 패턴을 형성함으로써, 상기 금속 실리사이드막 패턴의 응집을 방지하고 저항의 비정상적인 증가가 억제된다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 구조물들이 다른 구조물들의 "상에", "상부"에 또는 "하부"에 위치하는 것으로 언급되는 경우에는 각 구조물들이 직접 다른 구조물들 위에 위치하거나 또는 아래에 위치하는 것을 의미하거나, 또 다른 구조물들이 상기 구조물들 사이에 추가적으로 형성될 수 있다. 또한, 각 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 반도체 기판(100) 상에 터널 절연막(102), 제1 폴리실리콘막(104), 유전체막(108) 및 제2 폴리실리콘막(109)을 형성하는 단계를 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(100)을 마련한 후, 상기 반도체 기판(100)에 소자 분리막(미도시)을 형성한다. 상기 소자 분리막은 기판의 상부에 트렌치를 형성하여 상기 트렌치를 매립하여 형성될 수 있다. 예를 들면 반도체 기판(100)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판이다.
반도체 기판(100)의 상기 액티브 영역 상에 터널 절연막(102)을 형성한다. 터널 절연막(102)은 실리콘 산화물 또는 실리콘 산질화물을 이용하여 형성될 수 있다.
터널 절연막이 실리콘 산화물을 포함하는 경우, 터널 절연막(102)은 열산화 공정(thermal oxidation process), 라디컬 산화 공정(radical oxidation process), 화학 기상 증착(chemical vapor deposition) 공정 등을 수행하여 형성된다.
이어서, 터널 절연막(102) 상에 제1 폴리실리콘막(104)을 형성한다. 예를 들면 제1 폴리실리콘막은 플라즈마 증대 화학 기상 증착 공정에 의하여 형성된다. 이후, 인(P), 비소(As), 보론(B) 등의 고농도의 N형 또는 P형 불순물을 도핑한다. 예를 들어, 상기 N형 또는 P형 불순물은 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑될 수 있다.
제1 폴리실리콘막(104)을 형성한 후, 상기 제1 폴리실리콘막(104) 상에 유전막(108)을 형성한다. 예컨대 유전막(108)은 ONO(Oxide/nitride/oxide) 필름들을 포함하는 ONO막을 이용하여 형성된다. 즉, ONO막은 하부 실리콘 산화 필름(105), 실리콘 질화 필름(106) 및 상부 실리콘 산화 필름(107)을 포함하도록 형성될 수 있다. 하부 실리콘 산화 필름(105)은 약 40∼60Å의 두께로 형성되고, 실리콘 질화 필름(106)은 약 60∼80Å의 두께로 형성되고, 상부 실리콘 산화 필름(107)은 약 60∼110Å의 두께로 형성된다.
이어서, 유전막(108) 상에 제2 폴리실리콘막(109)을 형성한다. 예를 들어, 제2 폴리실리콘막(109)은 실란(SiH4)과 포스핀(PH3) 가스를 사용하여 인-시튜로 불순물을 도핑하여 형성된다.
도 3은 제1 폴리실리콘막(104), 유전막(108) 및 제2 폴리실리콘막(109)을 차례로 패터닝하여 다층 구조물 패턴(110)을 형성하는 단계를 도시한 단면도이다.
도 3을 참조하면, 제2 폴리실리콘막(109) 상에 제1 포토레지스트 패턴(미도시)을 형성한다. 상기 제1 포토레지스트 패턴은 후술하는 다층 구조물 패턴의 형성 영역을 정의한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여, 제2 폴리실리콘막(109), 유전막(108) 및 제1 폴리실리콘막(104)을 순차적으로 식각하여, 터널 절연막(102) 상에 제1 폴리실리콘막 패턴(114), 유전막 패턴(118) 및 제2 폴리실리콘막 패턴(119)을 형성한다. 그 결과, 제1 폴리실리콘막 패턴(114), 유전막 패턴(118) 및 제2 폴리실리콘막 패턴(119)을 포함하는 다층 구조물 패턴(110)을 터널 절연막(102) 상에 형성한다.
제1 폴리실리콘막 패턴(114)은 비휘발성 메모리 장치의 플로팅 게이트에 대응하고, 제2 폴리실리콘막 패턴(119)은 컨트롤 게이트의 일부에 대응한다. 한편, 다층 구조물 패턴(110)들의 사이에는 터널 절연막의 상면을 일부 노출시키는 제1 개구(125)가 형성된다.
본 발명의 일 실시예에 있어서, 재산화 공정인 선택적 산화 공정을 수행하여 다층 구조물 패턴(110)의 측면, 즉 제1 및 제2 폴리실리콘막 패턴들(114, 119) 및 유전막 패턴(118)의 측면에 패시베이션막(미도시)을 추가적으로 형성할 수 있다. 상기 다층 구조물 패턴(110)의 형성 공정 중에 반도체 기판(110) 및 터널 절연막(102)이 손상 받은 경우, 상기 재산화 공정을 통하여 상기 손상을 회복시킬 수 있다.
또한, 상기 패시베이션막은 후속하는 산화 공정에서 산화제의 침투를 억제한다. 따라서, 상기 패시베이션막은 산화제가 제1 및 제2 폴리실리콘막 패턴들(114, 119)의 경계로 확산되어 높은 저항의 절연체를 형성하는 것을 방지한다.
본 발명의 다른 실시예에 있어서, 기존의 게이트 구조물이 컨트롤 게이트 상에 형성된 하드 마스크 패턴을 포함할 경우, 게이트 구조물은 상대적으로 큰 높이를 갖는다. 따라서, 본 발명에 따른 게이트 구조물은 별도의 하드 마스크 패턴을 포함하지 않을 수 있으므로, 게이트 구조물을 형성하기 위한 식각 공정에서 발생할 수 있는 게이트 구조물의 손상을 억제하여 전술한 재산화 공정을 생략할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 다층 구조물 패턴(110)의 측벽에 스페이서(120)를 형성하는 단계가 추가적으로 수행될 수 있다. 예를 들면, 다층 구조물 패턴(110)의 상부와 측벽 및 노출된 터널 절연막(102) 상에 스페이서용 절연막(미도시)을 형성한다. 상기 스페이서용 절연막은 약 50∼200Å의 두께로 형성될 수 있다.
상기 스페이스용 절연막은, 예를 들면, 실리콘 질화물을 이용하여 형성된다. 바람직하게는, 상기 절연막은 SiH2Cl2와 NH3 가스를 이용하여 약 500∼900℃의 온도에서 저압 화학 기상 증착(LP-CVD) 방법에 의해 증착된다.
이후, 상기 절연막을 이방성 식각하여 다층 구조물 패턴(110)의 측벽에 스페이서(120)를 형성한다. 예를 들면, CF4, C4F6, C5F8, CHF3, CH2F2, H2F2, HBr, CO, O2, He 또는 Ar 등의 가스를 이용하여 약 5∼200mTorr의 압력과 약 500∼1000W의 주파수 파워 범위 내에서 상기 실리콘 질화막의 건식 식각 공정을 진행한다.
이어서, 다층 구조물 패턴(110) 및 스페이서(120)를 이온 주입 마스크로 이용하여 다층 구조물 패턴(110) 사이, 즉 제1 개구(125)에 의하여 노출된 터널 절연막(102) 아래의 반도체 기판(100)에 소스/드레인 영역(102, 104)을 형성한다. 소스/드레인 영역(102, 104)은 이온 주입 공정 및 열처리 공정을 통하여 반도체 기판(100)에 형성된다.
도 4는 제2 폴리실리콘막 패턴(119)을 노출시키는 제2 개구(135)가 형성된 절연막 패턴(130)을 형성하는 단계를 도시한 단면도이다.
도 4를 참조하면, 제1 개구(125)를 완전히 매립하도록 다층 구조물 패턴(110)을 포함하는 반도체 기판(100) 상에 절연막(미도시)을 형성한다. 예를 들면, 상기 절연막은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다.
한편, 상기 절연막은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등을 사용하여 형성된다. 상기 절연막의 두께는 후속하여 형성된 금속막의 두께를 고려할 수 있다. 예를 들면, 상기 절연막은 제2 폴리실리콘막 패턴(119)의 상면으로부터 측정하여 300∼500Å 정도의 두께를 갖도록 형성된다.
이후, 제2 포토레지스트 패턴(미도시)을 상기 절연막 상에 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 절연막을 부분적으로 식각하여 제1 개구(125)를 매립하고 제2 폴리실리콘막 패턴(119)의 상면을 노출시키는 제2 개구(135)가 형성된 절연막 패턴(130)을 형성한다.
도 5는 제2 개구(135)를 매립하도록 형성된 금속막 패턴(140)을 형성하는 단계를 도시한 단면도이다.
도 5를 참조하면, 상기 제2 포토레지스트 패턴을 제거한 후, 제2 개구(135)를 매립하도록 금속막 패턴(140)을 형성한다. 따라서, 유전막 패턴(118)상에 제2 폴리실리콘막 패턴(119) 및 금속막 패턴(140)을 포함하는 컨트롤 게이트(145)가 형성된다. 그 결과, 플로팅 게이트(114), 유전막 패턴(118) 및 컨트롤 게이트(145)를 포함하는 게이트 구조물이 형성된다.
본 발명의 일 실시예에 있어서, 제2 개구(135)를 매립하고, 절연막 패턴(130)을 덮도록 금속막(미도시)을 형성한다. 상기 금속막은 텅스텐, 티타늄, 탄탈륨 등의 낮은 비저항을 갖는 금속을 이용하여 형성된다. 상기 금속막은 약 200 ~800 Å정도의 두께로 형성한다.
본 발명의 일 실시예에 있어서, 상기 금속막은 약 4mT정도의 압력, 약2kW정 도의 전력, 및 약 150℃정도의 온도에서 스퍼터링 증착 공정을 수행하여 형성된다.본 발명의 다른 실시예에 있어서, 상기 금속막은 화학 기상 증착(chemical vapor deposition; CVD) 공정에 의하여 형성된다.
이후, 절연막 패턴(130)의 상면이 노출될 까지 상기 금속막은 평탄화되어 제2 개구(135)내에 금속막 패턴(140)을 형성한다. 예를 들면, 상기 금속막은 에치백 공정, 화학 기계적 평탄화 공정 또는 이들의 조합 공정으로 평탄화될 수 있다. 따라서, 제2 폴리실리콘막 패턴(119) 및 금속막 패턴(140)을 포함하는 컨트롤 게이트가 유전막 패턴(118)상에 형성된다. 따라서, 제1 폴리실리콘막 패턴(114)은 플로팅 게이트에 대응하고, 제2 폴리실리콘막 패턴(119) 및 금속막 패턴(140)이 컨트롤 게이트에 대응하는 게이트 구조물이 형성된다.
한편, 금속막 패턴(140)의 형성 전, 반도체 기판(110) 및 터널 절연막(102)의 손상을 회복시키는 전술한 재산화 공정이 수행됨에 따라, 재산화 공정에 따른 금속막 패턴의 산화를 억제할 수 있다. 따라서, 금속막 패턴의 산화로 인하여 발생하는 휘스커의 발생이 감소하여, 인접하는 게이트 구조물들 간의 전기적인 단락이 억제될 수 있다.
본 발명의 일 실시예에 있어서, 금속막 패턴(140)을 형성하기 전, 금속 실리사이드막(137)을 절연막 패턴(130)의 상면 및 제2 개구(135)의 저면과 측면에 형성할 수 있다. 금속 실리사이드막(137)은 제2 폴리실리콘막 패턴(119) 및 금속막 패턴(140) 사이의 접합력을 향상시킨다. 예를 들면, 금속 실리사이드막(137)은, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드를 이용하여 형성된다. 금속 실리사이드막(137)은 약 30∼70Å정도의 두께로 형성한다.
금속 실리사이드막(137)의 형성 방법은 다음과 같다. 먼저, 상기 제2 폴리실리콘막 패턴(109) 및 절연막 패턴(130)의 상면 및 노출된 측벽 상에 금속막(미도시)을 약 30∼60Å정도의 두께로 형성한 후 상기 금속막을 질소분위기, 약 600℃이상의 온도에서 열처리함으로서 금속 실리사이드막(137)을 형성한다.
한편, 소스/드레인 영역(102, 104)을 형성한 후, 금속 실리사이드막(137)을 형성함에 따라, 소스/드레인 영역(102, 104)을 형성하는 고온의 공정들(이온 주입 공정 또는 열처리 공정) 중 발생할 수 있는 금속 실리사이드막(137)의 응집(agglomeration)이 억제될 수 있어, 게이트 구조물의 비정상적인 저항 증가가 억제될 수 있다.
상술한 바와 같이 본 발명에 의하면, 콘택 영역들을 형성한 후 컨트롤 게이트를 구성하는 금속 실리사이드막 패턴 및 금속막 패턴을 형성함으로써, 콘택 영역들을 형성하기 위한 이온 주입 공정 및 열처리 공정에서 발생할 수 있는 금속 실리사이드막 패턴의 응집을 방지하여 컨트롤 게이트의 저항의 비정상적인 증가가 억제된다.
또한, 다층 구조물 패턴을 형성하기 위한 식각 공정 중의 터널 절연막의 손상이 억제되어 터널 절연막을 큐어링하는 재산화 공정을 생략할 수 있다. 나아가, 재산화 공정을 수행하더라도, 금속막 패턴 형성 전 터널 절연막에 대한 재산화 공정을 수행함으로써, 금속막 패턴의 산화를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 상기 터널 절연막 표면을 부분적으로 노출시키는 제1 개구를 가지며 제1 폴리실리콘막 패턴, 유전막 패턴 및 제2 폴리실리콘막 패턴을 포함하는 다층 구조물 패턴을 형성하는 단계;
    상기 제1 개구에 의하여 노출된 터널 절연막 아래의 상기 반도체 기판에 불순물을 도핑하여 소스/드레인 영역을 형성하는 단계;
    상기 다층 구조물 패턴을 갖는 결과물 상에 상기 제2 폴리실리콘막 패턴의 상부 표면을 노출시키는 제2 개구를 갖는 절연막 패턴을 형성하는 단계; 및
    상기 제2 개구 내에 금속막 패턴을 충분하게 매립하여 상기 제1 폴리실리콘막 패턴은 플로팅 게이트로 수득하고, 상기 제2 폴리실리콘막 패턴 및 상기 금속막 패턴은 컨트롤 게이트로 수득하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 금속막 패턴은 텅스텐, 티타늄, 탄탈륨 또는 이들의 혼합물을 이용하여 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제1 항에 있어서, 상기 금속막 패턴을 매립하는 단계는,
    상기 제2 개구를 매립하도록 상기 절연막 패턴 상에 금속막을 형성하는 단계; 및
    상기 절연막 패턴의 상면이 노출될 때까지 상기 금속막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서, 상기 절연막 패턴의 상면 및 상기 제2 개구의 측벽 및 저면 상에 실질적으로 균일한 두께를 갖는 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제1 항에 있어서, 상기 다층 구조물 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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TWI701770B (zh) * 2018-07-24 2020-08-11 華邦電子股份有限公司 非揮發性記憶體裝置及其製造方法

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