KR100567624B1 - 반도체 장치의 제조 방법 - Google Patents

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KR100567624B1 KR1020040043937A KR20040043937A KR100567624B1 KR 100567624 B1 KR100567624 B1 KR 100567624B1 KR 1020040043937 A KR1020040043937 A KR 1020040043937A KR 20040043937 A KR20040043937 A KR 20040043937A KR 100567624 B1 KR100567624 B1 KR 100567624B1
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Abstract

플래시 메모리 장치의 플로팅 게이트를 제조하는 방법에 있어서, 반도체 기판 상에 액티브 영역을 정의하며 상기 반도체 기판의 표면을 노출시키는 개구를 갖는 절연 패턴을 형성한다. 제1예비 폴리실리콘층은 상기 개구를 매립하도록 상기 절연 패턴 상에 형성된다. 상기 제1예비 폴리실리콘층을 형성하는 동안 상기 절연 패턴의 기하학적인 형상에 의해 상기 제1예비 폴리실리콘층 내에 생성된 보이드는 습식 식각 공정을 통해 제거된다. 상기 습식 식각 공정을 수행함으로써 상기 개구 내에 잔류하는 제1폴리실리콘층 및 상기 절연 패턴 상에 제2예비 폴리실리콘층을 형성한다. 상기 절연 패턴의 상부면이 노출되도록 상기 제2예비 폴리실리콘층의 상부를 제거하여 제1폴리실리콘층 및 제2폴리실리콘층을 포함하는 플로팅 게이트를 형성한다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래의 플로팅 게이트를 형성하기 위한 폴리실리콘층 내부에 생성된 보이드를 보여주는 주사 전자 현미경 사진이다.
도 2는 본 발명의 일 실시예에 따라 기판 상에 형성된 마스크 패턴을 설명하기 위한 단면도이다.
도 3은 도 2에 도시된 마스크 패턴을 이용하여 반도체 기판 상에 형성된 트렌치(trench)를 설명하기 위한 단면도이다.
도 4는 도 3에 도시된 트렌치를 채우는 필드 절연 패턴을 설명하기 위한 단면도이다.
도 5는 도 4에 도시된 필드 절연 패턴에 의해 정의된 액티브 영역을 노출시키는 개구를 설명하기 위한 단면도이다.
도 6은 도 5에 도시된 액티브 영역 및 필드 절연 패턴 상에 형성된 제1예비 폴리실리콘층을 설명하기 위한 단면도이다.
도 7은 도 6에 도시된 제1예비 폴리실리콘층으로부터 수득된 제1폴리실리콘층을 설명하기 위한 단면도이다.
도 8은 도 7에 도시된 제1폴리실리콘 상에 형성된 제2예비 폴리실리콘층을 설명하기 위한 단면도이다.
도 9는 도 8에 도시된 제1폴리실리콘층과 제2예비 폴리실리콘층을 보여주는 주사 전자 현미경 사진이다.
도 10은 도 8에 도시된 제1유전막 상에 형성된 플로팅 게이트를 설명하기 위한 단면도이다.
도 11은 도 10에 도시된 플로팅 게이트 상에 형성된 제2유전막과 컨트롤 게이트를 설명하기 위한 단면도이다.
도 12는 본 발명의 다른 실시예에 따라 반도체 기판 상에 형성된 제1폴리실리콘층과 제2예비 폴리실리콘층을 설명하기 위한 단면도이다.
도 13은 도 12에 도시된 제1폴리실리콘층 상에 형성된 제2폴리실리콘층을 설명하기 위한 단면도이다.
도 14는 도 13에 도시된 필드 절연 패턴에 의해 한정된 개구를 채우는 플로팅 게이트를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 포토레지스트 패턴 106 : 마스크 패턴
108 : 트렌치 110 : 필드 절연 패턴
112 : 개구 114 : 제1유전막
116 : 제1예비 폴리실리콘층 118 : 보이드
120 : 제1폴리실리콘층 122 : 리세스
124 : 제2예비 폴리실리콘층 126 : 플로팅 게이트
128 : 제2폴리실리콘층 130 : 제2유전막
132 : 제1도전층 134 : 제2도전층
136 : 컨트롤 게이트층
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 자기 정렬된 폴리실리콘(self-aligned polysilicon; SAP)으로 이루어진 플로팅 게이트를 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래시 메모리 장치에 대한 일 예로써, 미합중국 특허 제6,465,293호에 의하면, 플래시 메모리 셀의 제조 방법은, 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 소자 분리막 및 상기 반도체 기판 상에 산화막을 형성하는 단계와, 플로팅 게이트가 형성될 부분의 상기 반도체 기판이 노출되도록 상기 산화막을 패터닝하여 산화막 패턴을 형성하는 단계와, 전체 상부면에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성하는 단계와, 상기 터널 산화막이 노출될 때까지 상기 제1폴리실리콘층을 평탄화하여 플로팅 게이트가 형성되도록 하는 단계와, 노출된 부분의 상기 터널 산화막 및 상기 산화막 패턴을 소정 두께만큼 식각한 후 전체 상부면에 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 컨트롤 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성하는 단계를 포함한다.
상기 미합중국 특허 제6,465,293호에 의하면, 상기 플로팅 게이트는 상기 반도체 기판을 부분적으로 노출시키는 상기 산화막 패턴에 의해 자기 정렬될 수 있다.
최근, 반도체 장치의 집적도가 향상됨에 따라 상기 반도체 기판을 부분적으로 노출시키기 위한 상기 산화막 패턴에 의해 한정된 개구의 종횡비(aspect ratio)가 증가된다. 상기 개구의 종횡비가 증가됨에 따라 상기 개구를 갖는 산화막 패턴의 기하학적 형상에 의해 상기 개구를 채우는 제1폴리실리콘층의 내부에 보이드가 생성될 수 있다.
도 1은 종래의 플로팅 게이트를 형성하기 위한 폴리실리콘층 내부에 생성된 보이드를 보여주는 주사 전자 현미경 사진이다.
상기와 같이 폴리실리콘층(10) 내부에 생성된 보이드(12)는 플로팅 게이트 형성을 위한 평탄화 공정에서 제거되지 않는다. 따라서, 상기 보이드(12)가 생성된 부위가 후속 공정들에서 산화될 수 있으며, 플로팅 게이트 내부의 산화물은 반도체 장치의 특성을 저하시키는 문제점을 발생시킨다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 자기 정렬된 폴리실리콘층 내부에서 보이드가 생성되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에 상기 기판의 표면을 노출시키는 개구를 갖는 패턴을 형성하고, 상기 패턴 및 상기 노출된 기판 상에 예비 폴리실리콘층을 형성하여 상기 개구를 매립한다. 상기 예비 폴리실리콘층을 형성하는 동안 상기 예비 폴리실리콘층 내에 보이드(void)가 생성된다. 상기 보이드는 상기 예비 폴리실리콘층의 일부를 식각함으로써 제거될 수 있다. 이어서, 상기 예비 폴리실리콘층의 일부를 식각함으로써 수득된 제1폴리실리콘층 상에 제2폴리실리콘층을 형성한다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판 상에 상기 기판의 표면을 노출시키는 제1개구를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치 를 형성한다. 상기 트렌치 및 상기 제1개구를 채우며 소자 분리막으로써 기능하는 절연 패턴을 형성한 후, 상기 마스크 패턴을 제거하여 상기 절연 패턴에 의해 정의되며 상기 기판의 액티브 영역을 노출시키는 제2개구를 형성한다. 상기 절연 패턴 상에 예비 폴리실리콘층을 형성하여 상기 제2개구를 매립하고, 상기 예비 폴리실리콘층을 형성하는 동안 상기 예비 폴리실리콘층 내에 생성된 보이드가 노출되도록 상기 예비 폴리실리콘층의 일부를 식각하여 제1폴리실리콘층을 수득한다. 이어서, 상기 제1폴리실리콘층 상에 제2폴리실리콘층을 형성하고, 상기 절연 패턴이 노출되도록 평탄화 공정(planarization process)을 수행하여 상기 제2개구 내에 플로팅 게이트를 형성한다.
상기와 같은 본 발명에 따르면, 플래시 메모리 장치와 같은 불휘발성 반도체 장치를 제조하는데 있어서, 플로팅 게이트 내에 보이드가 생성되는 것을 방지할 수 있으며, 이에 따라 상기 반도체 장치의 동작 특성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따라 기판 상에 형성된 마스크 패턴을 설명하기 위한 단면도이다.
도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층(미도시)을 형성한 다.
상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정 등을 통해 형성될 수 있다. 상기 마스크층은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다.
상기 마스크층 상에 포토리소그래피(photolithography) 공정을 통해 상기 마스크층의 표면을 노출시키는 포토레지스트 패턴(104)을 형성하고, 상기 포토레지스트 패턴(104)을 식각 마스크로 하는 식각 공정을 통해 마스크 패턴(106)을 형성한다. 상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다.
상기 포토레지스트 패턴(104)은 상기 마스크 패턴(106)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.
도 3은 도 2에 도시된 마스크 패턴을 이용하여 반도체 기판 상에 형성된 트렌치(trench)를 설명하기 위한 단면도이며, 도 4는 도 3에 도시된 트렌치를 채우는 필드 절연 패턴을 설명하기 위한 단면도이다.
도 3 및 도 4를 참조하면, 상기 마스크 패턴(106)을 식각 마스크로 사용하는 등방성 식각 공정을 수행하여 상기 패드 산화막(102) 및 반도체 기판(100)의 표면 부위를 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(108)를 형성한다. 상기 트렌치(108)는 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다. 바람직하게는, 약 2300Å 정도의 깊이를 갖도록 형성될 수 있다.
상기 트렌치(108)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(108)의 내측면들에 대한 산화 처리를 수행할 수 있다. 상기 산화 처리에 의해 상기 트렌치(108)의 내측면들 상에는 약 30Å 정도의 두께를 갖는 산화막(미도시)이 형성된다.
상기 트렌치(108)가 형성된 반도체 기판(100) 상에 필드 절연막(미도시)을 형성하여 상기 트렌치(108)를 채운다. 상기 필드 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG, O3-TEOS USG 또는 HDP 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.
상기 필드 절연막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 제거함으로써 상기 트렌치(108) 내에 소자 분리막으로써 기능하며 반도체 기판(100)의 액티브 영역(100a)을 정의하는 필드 절연 패턴(110)을 완성한다.
도 5는 도 4에 도시된 필드 절연 패턴에 의해 정의된 액티브 영역을 노출시키는 개구를 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 마스크 패턴(106) 및 패드 산화막(102)을 제거하여 반도체 기판(100)의 표면을 노출시키는 개구(112)를 형성한다. 상기 개구(112)는 필드 절연 패턴(110)에 의해 한정되며, 건식 식각 공정 또는 습식 식각 공정을 통해 형성될 수 있다. 예를 들면, 인산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 상기 마스크 패턴(106) 및 패드 산화막(102)을 제거할 수 있다. 한편, 상기 마스크 패턴(106) 및 패드 산화막(102)을 제거하는 동안 필드 절연 패턴(110)의 표면 부위가 다소 식각될 수 있다.
도 6은 도 5에 도시된 액티브 영역 및 필드 절연 패턴 상에 형성된 제1예비 폴리실리콘층을 설명하기 위한 단면도이며, 도 7은 도 6에 도시된 제1예비 폴리실리콘층으로부터 수득된 제1폴리실리콘층을 설명하기 위한 단면도이다.
도 6 및 도 7을 참조하면, 상기 개구(112)를 통해 노출된 반도체 기판(100)의 표면 상에 제1유전막(114, 또는 터널 산화막)을 형성한다. 상기 제1유전막(114)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 상기 제1유전막(114)의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등이 사용될 수 있다.
상기 저유전율 물질막은 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌, 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌, 폴리사이드 수지 등과 같은 유기폴리머로 이루어질 수 있다. 상기 유기 폴리머는 PECVD(plasma enhanced chemical vapor deposition), HDP-CVD(high density plasma chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), 스핀 코팅(spin coating) 등과 같은 공정들에 의해 형성될 수 있다.
상기 제1유전막(114) 및 상기 필드 절연 패턴(110) 상에 제1예비 폴리실리콘층(116)을 형성하여 상기 개구(112)를 충분하게 매립한다. 상기 제1예비 폴리실리콘층(116)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 형성될 수 있으며, 통상의 도핑 방법, 예를 들면 불순물 확산, 이온 주입 또는 인-시튜 도핑을 통해 불순물 도핑된다.
상기 제1예비 폴리실리콘층(116)을 형성하는 동안 상기 개구(112) 내부를 채우는 제1예비 폴리실리콘층(116)의 일 부위에는 상기 필드 절연 패턴(110)의 기하학적인 형상에 의해 보이드(118)가 생성된다. 상기 보이드(118)는 상기 개구(112)의 종횡비가 증가함에 따라 보이드(118)의 크기 및 보이드(188)의 형성 가능성이 커질 수 있으며, 상기 보이드(118)는 후속 공정들에 의해 완성되는 플로팅 게이트의 전기적 특성을 저하시키는 원인으로 작용한다.
상기 보이드(118)를 노출시키기 위해 상기 제1예비 폴리실리콘층(116)의 상부를 제거한다. 이에 따라, 상기 필드 절연 패턴(110)의 상부면이 노출되며, 제1폴리실리콘층(120)이 상기 개구(112)의 내부에 잔류된다. 구체적으로, 제1폴리실리콘층(120)은 제1유전막(114)의 상부면 상에 잔류되며, 상기 제1폴리실리콘층(120)의 상부면과 상기 개구(112)의 내측벽들의 일부들에 의해 한정되는 리세스(122, recess)가 형성된다.
상기 제1예비 폴리실리콘층(116)의 상부는 습식 식각 공정을 통해 제거되는 것이 바람직하다. 이는, 상기 제1예비 폴리실리콘층(116)의 상부를 플라즈마를 이용하는 건식 식각 공정을 통해 제거하는 경우, 하부의 제1유전막(114)이 손상될 수 있기 때문이다.
상기 습식 식각 공정에 사용되는 식각액은 NH4OH, H2O2 및 H2O를 포함할 수 있다. 상기 습식 식각 공정을 수행하는 동안, 상기 제1예비 폴리실리콘층(116)을 식각하는 동안 상기 필드 절연 패턴(110)의 식각은 억제되는 것이 바람직하다. 따라서, 상기 식각액은 폴리실리콘과 산화물 사이에서의 식각 선택비가 큰 것이 바람직하다.
예를 들면, 상기 습식 식각 공정에는 일반적으로 SC-1(standard cleaning solution)으로 알려진 식각액이 사용될 수 있으며, 바람직하게는 NSC-1(new standard cleaning solution)이 사용될 수 있다.
상기 NSC-1은 3~10:1:60~200의 몰비를 갖는 NH4OH, H2O2 및 H2O를 포함한다. 특히, 상기 NSC-1은 4:1:95의 몰비를 갖는 NH4OH, H2O2 및 H2O를 포함하여 이루어지는 것이 바람직하다. 한편, 상기 NSC-1을 사용하는 습식 식각 공정은 약 70℃ 내지 90℃의 온도에서 수행되는 것이 바람직하며, 약 80℃에서 수행되는 것이 가장 바람직하다.
일 예로써, NH4OH, H2O2 및 H2O가 4:1:95의 몰비로 혼합된 NSC-1을 사용하여 약 80℃의 온도로 습식 식각 공정을 수행하는 경우, 상기 폴리실리콘과 산화물 사이의 식각 선택비는 약 12.5:1 정도이다. 구체적으로, 상기 폴리실리콘의 식각율이 약 31.5Å/min 정도이며, 상기 산화물의 식각율이 약 2.5Å/min 정도이다.
다른 예로써, 상기 NH4OH, H2O2 및 H2O가 1:4:20의 몰비로 혼합된 SC-1을 사용하여 약 70℃의 온도로 습식 식각 공정을 수행하는 경우, 상기 폴리실리콘과 산화물 사이의 식각 선택비는 약 5.5:1 정도이다. 구체적으로, 상기 폴리실리콘의 식각율(etching rate)이 약 8Å/min 정도이며, 상기 산화물의 식각율이 약 1.4Å/min 정도이다.
도 8은 도 7에 도시된 제1폴리실리콘 상에 형성된 제2예비 폴리실리콘층을 설명하기 위한 단면도이며, 도 9는 도 8에 도시된 제1폴리실리콘층과 제2예비 폴리실리콘층을 보여주는 주사 전자 현미경 사진이다.
도 8 및 도 9를 참조하면, 상기 제1폴리실리콘층(120)을 수득하는 동안 생성된 리세스(122)를 충분히 채우도록 상기 제1폴리실리콘층(120) 및 상기 필드 절연 패턴(110) 상에 제2예비 폴리실리콘층(124)을 형성한다. 상기 제2예비 폴리실리콘층(124)을 형성하는 방법에 대한 상세 설명은 상기 제1예비 폴리실리콘층(116)을 형성하는 방법과 동일하므로 생략하기로 한다.
상술한 바와 같이, 필드 절연 패턴(110)에 의해 정의된 반도체 기판(100)의 액티브 영역(100a)과 자기 정렬된(self-aligned) 제1폴리실리콘층(120)과 제2예비 폴리실리콘층(124)을 형성하는 동안, 제1예비 폴리실리콘층(116) 내에 형성된 보이드(118)는 습식 식각 공정을 통해 제거될 수 있다. 따라서, 도 9에 도시된 바와 같이, 상기 개구(112)를 채우는 제1폴리실리콘층(120)과 제2예비 폴리실리콘층(124) 내에서 보이드(118)가 생성되는 것을 방지할 수 있다.
도 10은 도 8에 도시된 제1유전막 상에 형성된 플로팅 게이트를 설명하기 위한 단면도이고, 도 11은 도 10에 도시된 플로팅 게이트 상에 형성된 제2유전막과 컨트롤 게이트를 설명하기 위한 단면도이다.
도 10 및 도 11을 참조하면, 제2예비 폴리실리콘층(124)의 상부를 CMP 공정과 같은 평탄화 공정을 통해 제거함으로써 상기 개구(112) 내에 플로팅 게이트(126)를 형성한다. 상기 플로팅 게이트(126)는 상기 제1폴리실리콘층(120)과 상기 제2예비 폴리실리콘층(124)으로부터 수득된 제2폴리실리콘층(128)을 포함한다. 상기 CMP 공정은 상기 필드 절연 패턴(110)의 상부면이 노출되도록 수행되는 것이 바람직하다.
이어서, 상기 필드 절연 패턴(110)의 상측 부위를 제거한다. 상기 필드 절연 패턴(110)의 상측 부위는 통상의 등방성 또는 이방성 식각 공정을 통해 제거될 수 있으며, 상기 제1유전막(114)이 노출되지 않도록 수행되는 것이 바람직하다. 이는 상기 필드 절연 패턴(110)의 상측 부위를 식각하기 위해 사용되는 에천트에 의해 상기 제1유전막(114)이 손상되는 것을 방지하기 위함이며, 상기 식각 공정은 기 설정된 식각 시간에 의해 제어될 수 있다.
상기 플로팅 게이트(126) 및 상기 필드 절연 패턴(110)의 잔여 부분 상에 제2유전막(130)을 형성한다. 상기 제2유전막(130)으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막, 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.
상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Y2O3, HfO2, ZrO2, Nb2O5, BaTiO 3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 CVD 공정에 의해 형성될 수 있다.
상기 제2유전막(130) 상에 도프트 폴리실리콘으로 이루어진 제1도전층(132) 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)과 같은 금속 실리사이드로 이루어진 제2도전층(134)을 포함하는 컨트롤 게이트층(136)을 형성한다.
상기 컨트롤 게이트층(136)을 패터닝하여, 상기 제2유전막(130) 상에 상기 제1방향과 실질적으로 수직하는 제2방향으로 연장하는 컨트롤 게이트(미도시)를 형성한다. 또한, 상기 제2유전막(130), 플로팅 게이트(126) 및 제1유전막(114)을 순차적으로 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성한다.
도시되지는 않았으나, 상기 게이트 구조물에 대하여 상기 제1방향으로 서로 대향하는 반도체 기판(100)의 액티브 영역(100a)의 표면 부위에 소스/드레인 영역들(미도시)을 불순물 도핑 공정을 통해 형성함으로써, 상기 플래시 메모리 장치와 같은 반도체 장치를 완성할 수 있다.
도 12 및 도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 다른 실시예에 따라 반도체 기판 상에 형성된 제1폴리실리콘층과 제2예비 폴리실리콘층을 설명하기 위한 단면도이다.
도 12를 참조하면, 반도체 기판(200) 상에 액티브 영역(200a)을 정의하며 상기 반도체 기판(200)의 표면을 노출시키는 개구(212)를 갖는 필드 절연 패턴(210)을 형성한다. 상기 필드 절연 패턴(210)에 의해 한정된 개구(212)는 도 5에 도시된 개구(112)에 비하여 더 큰 종횡비를 갖는다. 상기 개구(212)에 의해 한정된 반도체 기판(200)의 표면 상에 제1유전막(214)을 형성하고, 상기 제1유전막(214) 상에 제1보이드(미도시)가 그 내부에 생성된 제1예비 폴리실리콘층(미도시)으로부터 제1폴리실리콘층(220)을 형성한다.
상기와 같은 구성 요소들을 형성하는 방법들에 대한 추가적인 상세 설명은 도 1 내지 도 7을 참조하여 이미 설명된 방법들과 유사하므로 생략하기로 한다.
상기 제1폴리실리콘층(220)을 수득하는 동안 상기 제1보이드가 노출됨으로써 생성된 제1리세스를 채우기 위해 상기 제1폴리실리콘층(220) 및 상기 필드 절연 패턴(210) 상에 제2예비 폴리실리콘층(224)을 형성한다. 상기 제1리세스는 상기 제1폴리실리콘층(220)의 상부면 및 상기 개구(212)의 노출된 측벽들에 의해 한정된다.
도 12에 도시된 바와 같이, 상기 제2예비 폴리실리콘층(224)을 형성하는 동안 상기 제1리세스에 의해 한정된 제2예비 폴리실리콘층(224)의 일부에는 제2보이드(225)가 형성될 수 있다. 상기 제2예비 폴리실리콘층(224)을 형성하는 방법은 상기 제1예비 폴리실리콘층을 형성하는 방법과 동일하게 수행될 수 있다.
도 13은 도 12에 도시된 제1폴리실리콘층 상에 형성된 제2폴리실리콘층을 설명하기 위한 단면도이고, 도 14는 도 13에 도시된 필드 절연 패턴에 의해 한정된 개구를 채우는 플로팅 게이트를 설명하기 위한 단면도이다.
도 13 및 도 14를 참조하면, 상기 제2보이드(225)가 노출되도록 상기 제2예비 폴리실리콘층(224)의 상부를 SC-1 또는 NSC-1을 이용한 습식 식각 공정으로 제거하여 상기 제1폴리실리콘층(220) 상에 제2폴리실리콘층(228)을 잔류시킨다.
상기 제2폴리실리콘층(228)을 수득하는 과정에서 생성된 제2리세스(230)를 채우도록 상기 제2폴리실리콘층(228) 및 필드 절연 패턴(210) 상에 제3예비 폴리실리콘층(미도시)을 형성한다. 계속해서, 상기 필드 절연 패턴(210)의 상부면이 노출되도록 상기 제3예비 폴리실리콘층의 상부를 CMP 공정을 통해 제거함으로써, 상기 제2폴리실리콘층(228) 상에 제3폴리실리콘층(232)을 형성한다. 결과적으로, 자기 정렬된 폴리실리콘으로 이루어진 플로팅 게이트(234)가 상기 개구(212) 내에 형성된다.
상기 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판(200) 상에 형성된 필드 절연 패턴(210)에 의해 한정된 개구(212)를 채우는 플로팅 게이트(234)를 형성하는 동안, 상기 개구(212) 내에 다수의 보이드가 순차적으로 생성되는 경우에 적용될 수 있다. 즉, 상기 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 의하면, 자기 정렬된 폴리실리콘으로 이루어진 플로팅 게이트(234)를 형성하기 위한 개구(212)의 종횡비가 증가되는 경우에도 폴리실리콘층의 형성 및 습식 식각 공정을 반복적으로 수행함으로써 보이드의 형성을 효과적으로 방지할 수 있다.
이어서, 상기 플로팅 게이트(234) 상에 제2유전막(미도시) 및 컨트롤 게이트(미도시)를 형성함으로써 플래시 메모리 장치와 같은 반도체 장치를 완성한 다. 상기 제2유전막 및 컨트롤 게이트 전극의 형성 방법들에 대한 추가적인 상세 설명은 도 11 및 12를 참조하여 이미 설명된 바와 동일하므로 생략하기로 한다.
상기와 같은 본 발명에 따르면, 자기 정렬된 폴리실리콘으로 이루어진 플로팅 게이트를 형성하는 과정에서 생성될 수 있는 보이드는 상기 개구를 채우는 예비 폴리실리콘층의 일부를 습식 식각함으로써 용이하게 제거될 수 있다. 따라서, 메모리 반도체 장치의 동작 성능을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 기판 상에 상기 기판의 표면을 노출시키는 개구를 갖는 패턴을 형성하는 단계;
    상기 패턴 및 상기 노출된 기판 상에 상기 개구를 충분하게 매립하는 예비 폴리실리콘층을 형성하는 단계;
    상기 예비 폴리실리콘층을 형성하는 동안 상기 예비 폴리실리콘층 내에 생성된 보이드(void)가 노출되도록 상기 예비 폴리실리콘층의 일부를 식각하여 제1폴리실리콘층을 수득하는 단계; 및
    상기 제1폴리실리콘층 상에 제2폴리실리콘층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 습식 식각 공정을 수행하여 상기 제1폴리실리콘층을 수득하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 습식 식각 공정에 사용되는 식각액은 NH4OH, H2O2 및 H2O를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 NH4OH, H2O2 및 H2O는 3~10:1:60~200의 몰비를 갖는 것 을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 NH4OH, H2O2 및 H2O는 4:1:95의 몰비를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서, 상기 습식 식각 공정은 70℃ 내지 90℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1폴리실리콘층은 상기 개구의 내부에만 잔류하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2폴리실리콘층을 형성하는 단계는,
    상기 제1폴리실리콘층 및 상기 패턴 상에 상기 보이드의 노출에 의해 생성되는 리세스(recess)를 충분하게 매립하는 제2예비 폴리실리콘층을 형성하는 단계;
    상기 제2예비 폴리실리콘층을 형성하는 동안 상기 제2예비 폴리실리콘층 내에 생성된 제2보이드가 노출되도록 상기 제2예비 폴리실리콘층의 일부를 식각하여 상기 제2폴리실리콘층을 수득하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2폴리실리콘층 상에 제3폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 패턴의 상부면이 노출되도록 상기 제2폴리실리콘층의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판 상에 상기 기판의 표면을 노출시키는 제1개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 하는 식각 공정을 수행하여 상기 기판의 표면 부위에 트렌치를 형성하는 단계;
    상기 트렌치 및 상기 제1개구를 채우는 절연 패턴을 형성하는 단계;
    상기 마스크 패턴을 제거하여 상기 절연 패턴에 의해 정의되는 상기 기판의 액티브 영역을 노출시키는 제2개구를 형성하는 단계;
    상기 절연 패턴 및 상기 액티브 영역 상에 상기 제2개구를 충분하게 매립하는 예비 폴리실리콘층을 형성하는 단계;
    상기 예비 폴리실리콘층을 형성하는 동안 상기 예비 폴리실리콘층 내에 생성된 보이드가 노출되도록 상기 예비 폴리실리콘층의 일부를 식각하여 제1폴리실리콘층을 수득하는 단계;
    상기 제1폴리실리콘층 상에 제2폴리실리콘층을 형성하는 단계; 및
    상기 절연 패턴이 노출되도록 평탄화 공정(planarization process)을 수행하여 상기 제2개구 내에 플로팅 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 마스크 패턴을 제거한 후 상기 제2개구에 의해 노출된 기판 상에 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 습식 식각 공정을 수행하여 상기 제1폴리실리콘층을 수득하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 습식 식각 공정에 사용되는 식각액은 3~10:1:60~200의 몰비를 갖는 NH4OH, H2O2 및 H2O의 혼합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 NH4OH, H2O2 및 H2O는 4:1:95의 몰비를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 습식 식각 공정은 70℃ 내지 90℃의 온도에서 수행되 는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서, 상기 제1폴리실리콘층은 상기 제2개구의 내부에만 잔류하며, 상기 제2폴리실리콘층은 상기 보이드가 노출됨으로써 형성되는 리세스를 채우도록 상기 절연 패턴 및 상기 제1폴리실리콘층 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제11항에 있어서, 상기 플로팅 게이트를 형성한 후 상기 절연 패턴의 상측 부위를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제11항에 있어서, 상기 플로팅 게이트 상에 유전막을 형성하는 단계 및 상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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