JP2004214621A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】活性領域の臨界寸法を十分減らすこと、フローティングゲートの表面積を増加させること、均一で平坦なフローティングゲートを実現すること、及びモウト発生を抑制することが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】（ａ）半導体基板１００上にトンネル酸化膜１０４、第１ポリシリコン膜１０６及びハードマスク膜を順次形成する段階と、（ｂ）パターニング工程によって前記半導体基板内にトレンチを形成する段階と、（ｃ）酸化膜１１４を蒸着して前記トレンチを埋め込み平坦化する段階と、（ｄ）前記ハードマスク膜を除去する段階と、（ｅ）前記記酸化膜の凸部がリセスされるように洗浄工程を行う段階と、（ｆ）第２ポリシリコン膜１１６を蒸着した後、前記酸化膜の凸部が露出するまで前記第２ポリシリコン膜を平坦化する段階と、（ｇ）前記第２ポリシリコン膜上に誘電体膜１２４を形成する段階と、（ｈ）前記誘電体膜上にコントロールゲートを形成する段階とを含む。
【選択図】 図１１

Description

本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子(flash memory device)の実現のために、シャロウ・トレンチ・アイソレーション(shallow trench isolation；以下、「ＳＴＩ」という)工程を採用している。
ＳＴＩ工程においては、側壁酸化(side wall oxidation)工程の適用により、トレンチの上部コーナーに形成されたトンネル酸化膜の場合、蒸着ターゲット(Target)より薄い厚さで形成され、中央部に形成されるトンネル酸化膜に比べてその厚さが薄くなる現象が発生する。また、活性領域の臨界寸法(critical dimension；以下、「ＣＤ」という)を十分減らすためには微細線幅のフォトエッチング技術が求められ、これにより高価の装備が必要となり、これはコストアップの原因となる。また、フローティングゲートの表面積を増加させるにも限界があって、誘電膜であるＯＮＯ(oxide／nitride／oxide)膜にかかるキャパシタンス(capacitance)値に限界があり、これによりカップリング比(coupling ratio)の増加をも期待し難い。
また、フラッシュメモリ素子を製造するにおいて、フローティングゲートの孤立(isolation)のためのパターニングの際にマスクＣＤが変化し、ウェーハの均一度が不良なので、均一な規格のフローティングゲートの実現が容易ではなく、これによりカップリング比が変化し、プログラムまたは消去動作の際にフェイル(fail)が発生するなどの問題が引き起こされる。なおかつ、高集積化される設計特性上、０.１０μｍ以下の小さなスペースを実現する際にマスク作業がさらに難しくなる。
一方、フローティングゲートが均一に形成されない場合、カップリング比の差が深化し、これによりセルのプログラムまたは消去の際に過消去(over erase)などの問題が発生して素子特性に悪影響を及ぼす。また、マスク作業数の増加により、収率の低下及びコストアップが発生する。
また、ＳＴＩまたはＬＯＣＯＳ工程で発生するモウト(moat;アクティブ領域近所のフィールド酸化膜が凹んだ形を称える)によって素子フェイルなどが発生している。よって、モウトのないセルを確保し、カップリング比を高めるのは高集積フラッシュメモリ素子の重要な解決課題である。
本発明は、かかる従来の問題を解決するためのもので、その目的は、活性領域の臨界寸法を十分減らすこと、フローティングゲートの表面積を増加させること、均一で平坦なフローティングゲートを実現すること、及びモウト発生を抑制することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明は、（ａ）半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びハードマスク膜を順次形成する段階と、（ｂ）パターニング工程によって前記ハードマスク膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、（ｃ）酸化膜を蒸着して前記トレンチを埋め込み、前記ハードマスク膜が露出するまで前記酸化膜を化学機械的研磨して平坦化する段階と、（ｄ）前記ハードマスク膜を除去する段階と、（ｅ）前記第１ポリシリコン膜の側壁下部が露出しないほどに前記記酸化膜の凸部がリセスされるように洗浄工程を行う段階と、（ｆ）前記記酸化膜の凸部がリセスされた結果物上に第２ポリシリコン膜を蒸着した後、前記記酸化膜の凸部が露出するまで前記第２ポリシリコン膜を平坦化する段階と、（ｇ）前記第２ポリシリコン膜上に誘電体膜を形成する段階と、（ｈ）前記誘電体膜上にコントロールゲートを形成する段階とを含むフラッシュメモリ素子の製造方法を提供する。
以上の解決手段により、従来の技術ではトレンチの上部コーナーに隣接したゲート酸化膜が中央部に比べて厚さが薄くなる現象が発生したが、本発明に係るフラッシュメモリ素子の製造方法によれば、自己整合ＳＴＩ技術を適用することにより、このような現象は発生しなくなり、また所望のＣＤだけの活性領域を確保することができて、素子のリテンションフェイル(retention fail)や急速消去(fast erase)などの電気的特性を改善することができるうえ、素子の信頼性を確保することができる。
また、トンネル酸化膜が攻撃(attack)されるのを防止してチャンネル幅(channel width)内での均一なトンネル酸化膜を保つことができるので、素子の特性を改善することができる。
また、フローティングゲートの表面積を自由に調節し得るので、カップリング比を效果的に確保することができ、十分な工程マージンを容易に確保することができる。
また、自己整合フローティングゲート工程技術を取り入れることにより、０.１μｍ以下の小さなスペース(space)を持つフラッシュメモリ素子の実現が容易であり、マスク工程及びエッチング工程を用いた従来の方法から脱皮することによりＣＤ変化が最小化し、ウェーハ全般にわたって均一なフローティングゲートの実が可能である。
また、モウトのないトレンチ構造を形成することができる。
また、第２ポリシリコン膜を化学機械的研磨工程で処理することにより、ＯＮＯ誘電体膜との界面が安定してリテンション特性の改善に效果的である。
また、複雑な工程及び装備の追加なしで既存の装備及び工程を用いて低コストで高信頼性のフラッシュメモリ素子を実現することができる。
以下、添付図面を参照して本発明に係る好適な実施例を詳細に説明する。しかし、以下の実施例はこの技術分野で通常の知識を有する者に本発明の十分な理解のために提供されるもので、幾多の変形が可能であり、本発明の範囲は下記の実施例に限定されるものではない。以下の説明において、ある層が他の層の真上に存在すると記述されるということは、他の層の直ぐ上に存在することもできるし、その間に第３の層が介在することもできるという意味である。また、各図において、各層の厚さや大きさは説明の便宜及び明確性のために誇張された。また、各図において、同一の符号は同一の構成要素を示す。
図１〜図１１は本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
図１を参照すると、前処理洗浄工程によって上部表面が洗浄された半導体基板１００を用意する。この時、前記前処理洗浄工程はＤＨＦ(Diluted HF；Ｈ２Ｏが所定の割合で希釈されたＨＦ溶液)とＳＣ−１(standard cleaning-１；ＮＨ４ＯＨ／Ｈ２０２／Ｈ２Ｏ溶液が所定の割合で混合された溶液)を用いて行うか、ＢＯＥ(Buffer Oxide Etchant;ＨＦ／ＮＨ４Ｆ／Ｈ２Ｏ溶液が所定の割合で混合された溶液)とＳＣ−１とを用いて行うことが好ましい。
半導体基板１００上部表面の結晶欠陥抑制または表面処理のために半導体基板１００上に犠牲酸化膜１０２を形成する。前記犠牲酸化膜１０２はドライまたはウェット酸化方式によって温度７５０℃〜８００℃の範囲で７０Å〜１００Åの厚さに形成することが好ましい。
犠牲酸化膜１０２をバッファー層としてウェル形成及びしきい値電圧調節のためのイオン注入を行う。ウェル形成のためのイオン注入は高エネルギーで行い、しきい値電圧調節のためのイオン注入はウェル形成のためのイオン注入の場合よりは低いエネルギーで行う。
図２を参照すると、犠牲酸化膜１０２を除去する。犠牲酸化膜１０２はＤＨＦとＳＣ−１とを用いて除去することができる。
犠牲酸化膜１０２が除去された結果物上にトンネル酸化膜１０４を形成する。トンネル酸化膜１０４はウェット酸化方式で形成することが好ましい。例えば、７５０℃〜８００℃の温度でウェット酸化を行い、９００℃〜９１０℃の温度と窒素Ｎ２雰囲気中で２０〜３０分間アニールを行って形成する。
トンネル酸化膜１０４上に、フローティングゲートとして使われる第１ポリシリコン膜１０６を蒸着する。第１ポリシリコン膜１０６はＳｉＨ４またはＳｉ２Ｈ６ガスを用いてＬＰＣＶＤ(Low Pressure-Chemical Vapor Deposition)法で形成する。第１ポリシリコン膜１０６は不純物のドープされていない非晶質シリコン膜で形成することが好ましい。第１ポリシリコン膜１０６は４８０〜５５０℃の温度と０.１〜３Ｔｏｒｒの低圧で２５０〜５００Åの厚さに形成することが好ましい。
第１ポリシリコン膜１０６上にハードマスク膜１０８を形成する。ハードマスク膜１０８はトレンチ酸化膜(図５の「１１４」参照)に対してエッチング選択比を持つシリコン窒化膜で形成する。ハードマスク膜１０８はＬＰＣＶＤ法で蒸着し、後続工程によって形成されるトレンチ酸化膜１１４の凸部が十分高く突出しうる厚さ、例えば１２００〜３５００Åの厚さに形成する。
図３を参照すると、素子分離膜形成のためのパターニングによって半導体基板１００内にトレンチ１１０を形成して素子分離領域とアクティブ領域とを定義する。すなわち、素子分離領域を定義するフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターンをエッチングマスクとしてハードマスク膜１０８、第１ポリシリコン膜１０６、トンネル酸化膜１０４及び半導体基板１００をエッチングしてトレンチ１１０を形成する。この際、半導体基板１００内に形成されたトレンチ１１０は所定の角度範囲の傾斜(slope)(θ)を持つように形成する。例えば、７５゜〜８８゜の傾斜角となるように形成する。
トレンチ１１０側壁に形成される自然酸化膜を除去するために洗浄工程を行う。前記洗浄工程はＤＨＦとＳＣ−１とを、或いはＢＯＥとＳＣ−１とを用いる。
図４を参照すると、トレンチ１１０の側壁及び底部のエッチング損傷を補償し、トレンチ１１０の上部及び底部のコーナーをラウンド(rounding)処理し、アクティブ領域のＣＤを減らすために、トレンチ１１０の内壁に側壁酸化膜１１２を形成する。前記側壁酸化膜１１２はドライまたはウェット酸化方式で形成し、温度７５０℃〜１１５０℃の範囲で５０Å〜１５０Åの厚さに形成することが好ましい。
図５を参照すると、トレンチ酸化膜１１４を蒸着して前記トレンチ１１０内を埋め込む。この際、トレンチ酸化膜１１４はトレンチ１１０内を埋め込み、ハードマスク膜１０８の上部表面上まで十分蒸着される厚さ、例えば５０００Å〜１００００Åの厚さに蒸着する。トレンチ酸化膜１１４はＨＤＰ(High Density Plasma)酸化膜で形成することが好ましく、トレンチ１１０内にボイド(void)などが形成されないように埋め込む。
次いで、トレンチ酸化膜１１４を化学機械的研磨(Chemical Mechanical Polishing)によって平坦化する。前記化学機械的研磨工程はハードマスク膜１０８が露出するまで行うことが好ましい。
前記化学機械的研磨の後、洗浄工程を行ってハードマスク膜１０８上に残留するトレンチ酸化膜１１４を除去する。前記洗浄工程は、ＢＯＥまたはＨＦ溶液を用い、ハードマスク膜１０８同士の間のトレンチ酸化膜１１４が過度にリセス(recess)されないように調節することが好ましい。
図６を参照すると、ハードマスク膜１０８を除去する。前記ハードマスク膜１０８はストリップ(strip)工程を用いて除去することができる。例えば、燐酸Ｈ３ＰＯ４溶液を用いて除去することができる。
図７を参照すると、第２ポリシリコン膜(図８の「１１６」参照)を蒸着する前にＤＨＦとＳＣ−１とを用いた洗浄工程を行い、第１ポリシリコン膜１０６上に形成される自然酸化膜を除去する。前記洗浄工程によってトレンチ酸化膜１１４もある程度リセス(recess)し、前記洗浄工程によってフローティングゲート同士の間に所望のスペース(space)を確保することができる。前記洗浄工程は第１ポリシリコン膜１０６の側壁の最下部が露出しないように調節してモウト(moat)の発生を防止することが好ましい。
図８を参照すると、第２ポリシリコン膜１１６を蒸着する。第２ポリシリコン膜１１６はＳｉＨ４またはＳｉ２Ｈ６ガスとＰＨ３ガスとを用いてＬＰＣＶＤ(Low Pressure-Chemical Vapor Deposition)法で形成する。第２ポリシリコン膜１１６は不純物のドープされたポリシリコン膜で形成することが好ましい。この際、ドープされる不純物は燐Ｐなどであり、１.０Ｅ２０〜３.０Ｅ２０ａｔｏｍｓ／ｃｃのドーズ量でドープすることが好ましい。第２ポリシリコン膜１１６は５５０〜６２０℃の温度と０.１〜３Ｔｏｒｒの低圧で１０００〜２０００Åの厚さに形成することが好ましい。
図９を参照すると、トレンチ酸化膜１１４が露出するまで第２ポリシリコン膜１１６を化学機械的研磨して平坦化する。前記平坦化工程を行い、第２ポリシリコン膜１１６はトレンチ酸化膜１１４で孤立させる。
図１０を参照すると、洗浄工程を行い、第２ポリシリコン膜１１６同士の間に突出したトレンチ酸化膜１１４を所望のターゲット(Target)だけエッチングする。前記洗浄工程にはＤＨＦまたはＢＯＥを用いることが好ましい。よって、トレンチ酸化膜１１４の凸部と接している第２ポリシリコン膜１１６の側壁が露出することにより、第２ポリシリコン膜１１６の露出面積（接触表面積）が増加してカップリング比を高めることができる。
図１１を参照すると、第２ポリシリコン膜１１６及びトレンチ酸化膜１１４の上に誘電体膜１２４を形成する。誘電体膜１２４は酸化膜／窒化膜／酸化膜の形態の構造、すなわちＯＮＯ(ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２)構造で形成することが好ましい。誘電体膜１２４の酸化膜（ＳｉＯ２）１１８、１２２は耐圧及びＴＤＤＢ(Time Dependent Dielectric Breakdown)特性に優れたＳｉＨ２Ｃｌ２(dichlorosilane；ＤＣＳ)とＨ２Ｏガスとをソースガスとして高温酸化膜(High Temperature Oxide；ＨＴＯ)で形成することができる。例えば、誘電体膜１２４の酸化膜１１８、１２２は反応ガスとしてＨ２ＯとＳｉＨ２Ｃｌ２(dichlorosilane；ＤＣＳ)ガスとを用い、０.１〜３Ｔｏｒｒの低圧と８１０〜８５０℃の温度範囲でＬＰＣＶＤ法によって形成することができる。誘電体膜１２４の窒化膜１２０は反応ガスとしてＮＨ３とＳｉＨ２Ｃｌ２(dichlorosilane；ＤＣＳ)ガスとを用い、０.１〜３Ｔｏｒｒの低圧と６５０〜８００℃の温度範囲でＬＰＣＶＤ法によって形成することができる。第１酸化膜１１８は３５〜６０Åの厚さに形成し、窒化膜１２０は５０〜６５Åの厚さに形成し、第２酸化膜１２２は３５〜６０Åの厚さに形成することが好ましい。
次いで、ＯＮＯ膜の膜質を向上させ、各層間の界面(interface)を強化するために、ウェット酸化方式で７５０〜８００℃の温度でスチームアニール(steam anneal)を行う。前記誘電体膜１２４の形成工程と前記スチームアニール工程は各工程間の時間遅延なしで行い、自然酸化膜または不純物による汚染を防止することが好ましい。
誘電体膜１２４が形成された結果物上にコントロールゲートとして使われる第３ポリシリコン膜１２６を形成する。第３ポリシリコン膜１２６は５１０〜５５０℃の温度と０.１〜３Ｔｏｒｒの低圧で非晶質ポリシリコン膜で形成することが好ましい。第３ポリシリコン膜１２６は、誘電体膜１２４に置換固溶され酸化膜の厚さを増加させ得るフッ素(fluorine；Ｆ)の拡散防止と、ＷＰｘなどの非正常的な膜形成の抑制とのために、不純物のドープされた膜と不純物のドープされていない膜とが順次積層された２重構造で形成することが好ましく、不純物のドープされた膜はその厚さが全厚(不純物のドープされた膜と不純物のドープされていない膜)の１／３〜６／７となるように形成する。不純物のドープされた非晶質ポリシリコン膜をＳｉＨ４またはＳｉ２Ｈ６のようなＳｉソースガスとＰＨ３ガスとを用いてＬＰＣＶＤ(Low Pressure-Chemical Vapor Deposition)法で形成し、次いでｉｎ−ｓｉｔｕ工程でＰＨ３ガスを止めて不純部のドープされていない非晶質ポリシリコン膜を形成する。第３ポリシリコン膜１２６は５００〜１０００Åの厚さに形成する。
その後、第３ポリシリコン膜１２６上にシリサイド膜１２８を形成する。シリサイド膜１２８はタングステンシリコンＷＳｉ膜で形成することが好ましい。シリサイド膜１２８であるタングステンシリコンＷＳｉ膜は、低いフッ素(fluorine；Ｆ)を含有させるとともにアニール後に低いストレス及び良い接着強度を持たせるために、ＳｉＨ４(momosilane；ＭＳ)またはＳｉＨ２Ｃｌ２(dichlorosilane；ＤＣＳ)とＷＦ６との反応を用いて３００℃〜５００℃の温度で形成することが好ましい。タングステンシリコン(ＷＳｉ)膜は化学量論比を２.０〜２.８程度として成長させて適切なステップカバレッジ(step coverage)を実現し、面抵抗Ｒｓを最小化することが好ましい。
次に、シリサイド膜１２８上に反射防止コーティング膜(Anti-Reflective Coating)を形成する。前記反射防止コーティング膜（図示せず）はＳｉＯｘＮｙまたはＳｉ３Ｎ４膜で形成することができる。
次いで、ゲートパターニング工程を行う。すなわち、コントロールゲート形成用マスクを用いて前記反射防止コーティング膜、シリサイド膜１２８、第３ポリシリコン膜１２６及び誘電体膜１２４をパターニングし、パターニングされた前記反射防止コーティング膜を用いた自己整合エッチング工程によって第２ポリシリコン膜１１６及び第１ポリシリコン膜１０６をパターニングする。
以上、本発明を好適な実施例によって詳細に説明したが、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で当該分野で通常の知識を有する者によって様々な変形が可能である。
以上説明したように、従来ではトレンチの上部コーナーに隣接したゲート酸化膜が中央部に比べて厚さが薄くなる現象が発生したが、本発明に係るフラッシュメモリ素子の製造方法によれば、自己整合ＳＴＩ技術を適用することにより、このような現象は発生しなくなり、また所望のＣＤだけの活性領域を確保することができて、素子のリテンションフェイル(retention fail)や急速消去(fast erase)などの電気的特性を改善することができるうえ、素子の信頼性を確保することができる。また、トンネル酸化膜が攻撃(attack)されるのを防止してチャンネル幅(channel width)内での均一なトンネル酸化膜を保つことができるので、素子の特性を改善することができる。
また、フローティングゲートの表面積を自由に調節し得るので、カップリング比を效果的に確保することができ、十分な工程マージンを容易に確保することができる。
また、自己整合フローティングゲート工程技術を取り入れることにより、０.１μｍ以下の小さなスペース(space)を持つフラッシュメモリ素子の実現が容易であり、マスク工程及びエッチング工程を用いた従来の方法から脱皮することによりＣＤ変化が最小化し、ウェーハ全般にわたって均一なフローティングゲートの実が可能である。
また、モウトのないトレンチ構造を形成することができる。
また、第２ポリシリコン膜を化学機械的研磨工程で処理することにより、ＯＮＯ誘電体膜との界面が安定してリテンション特性の改善に效果的である。
また、複雑な工程及び装備の追加なしで既存の装備及び工程を用いて低コストで高信頼性のフラッシュメモリ素子を実現することができる。
本発明は、フラッシュメモリ素子の製造方法に関して利用することができる。
本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
符号の説明
１００ 半導体基板
１０２ 犠牲酸化膜
１０４ トンネル酸化膜
１０６ 第１ポリシリコン膜
１０８ ハードマスク膜
１１０ トレンチ
１１２ 側壁酸化膜
１１４ トレンチ酸化膜
１１６ 第２ポリシリコン膜
１２４ 誘電体膜
１２６ 第３ポリシリコン膜
１２８ シリサイド膜

Claims (12)

  1. （ａ）半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びハードマスク膜を順次形成する段階と、
    （ｂ）パターニング工程によって前記ハードマスク膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、
    （ｃ）酸化膜を蒸着して前記トレンチを埋め込み、前記ハードマスク膜が露出するまで前記酸化膜を化学機械的研磨して平坦化する段階と、
    （ｄ）前記ハードマスク膜を除去する段階と、
    （ｅ）前記第１ポリシリコン膜の側壁下部が露出しないほどに前記酸化膜の凸部がリセスされるように洗浄工程を行う段階と、
    （ｆ）前記酸化膜の凸部がリセスされた結果物上に第２ポリシリコン膜を蒸着した後、前記酸化膜の凸部が露出するまで前記第２ポリシリコン膜を平坦化する段階と、
    （ｇ）前記第２ポリシリコン膜上に誘電体膜を形成する段階と、
    （ｈ）前記誘電体膜上にコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記半導体基板上に前記トンネル酸化膜を形成する段階の前に、
    前記半導体基板上に犠牲酸化膜を形成する段階と、
    前記犠牲酸化膜をバッファー層として、ウェル形成のためのイオン注入及びしきい値電圧調節のためのイオン注入を行う段階と、
    前記犠牲酸化膜を除去する段階とをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記（ｆ）段階後で、前記（ｇ）段階の前に、
    前記第２ポリシリコン膜と前記誘電体膜との接触表面積を増加させるために前記第２ポリシリコン膜同士の間の前記酸化膜を所定の深さだけリセスする洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記ハードマスク膜は、前記酸化膜に対してエッチング選択比を持つシリコン窒化膜で、前記酸化膜が前記半導体基板の表面より十分高く突出可能な厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記酸化膜はＨＤＰ酸化膜であり、前記トレンチを完全に埋め込みながら、前記ハードマスク膜の上部表面より高く蒸着可能な厚さに蒸着することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  6. 前記記酸化膜の凸部をリセスするための前記洗浄工程はＤＨＦとＳＣ−１とを用いることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記第１ポリシリコン膜は不純物がドープされていない非晶質ポリシリコン膜で形成し、前記非晶質ポリシリコン膜はＳｉＨ４またはＳｉ２Ｈ６ガスを用いて４８０〜５５０℃の温度と０.１〜３Ｔｏｒｒの低圧でＬＰＣＶＤ法によって形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  8. 前記第２ポリシリコン膜はＳｉＨ４またはＳｉ２Ｈ６ガスとＰＨ３ガスとを用いて５５０〜６２０℃の温度と０.１〜３Ｔｏｒｒの低圧でＬＰＣＶＤ法によって形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  9. 前記コントロールゲートは、前記誘電体膜に置換固溶され酸化膜の厚さを増加させ得るフッ素の拡散を防止するために、不純物のドープされた非晶質ポリシリコン膜と不純物のドープされていない非晶質ポリシリコン膜が順次積層された２重構造で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  10. 前記不純物のドープされた非晶質ポリシリコン膜はＳｉＨ４またはＳｉ２Ｈ６ガスとＰＨ３ガスとを用いて５１０〜５５０℃の温度と０.１〜３Ｔｏｒｒの圧力でＬＰＣＶＤ法によって形成し、ｉｎ−ｓｉｔｕ工程でＰＨ３ガスを止めて前記不純物のドープされていない非晶質ポリシリコン膜を形成することを特徴とする請求項９記載のフラッシュメモリ素子の製造方法。
  11. 前記誘電体膜は酸化膜、窒化膜及び酸化膜が順次積層された構造で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  12. 前記（ｇ）段階後で、前記（ｈ）段階の前に、
    前記誘電体膜の膜質を向上させ、前記酸化膜、前記窒化膜及び前記酸化膜の積層構造の間の界面を強化するために、７５０〜８００℃の温度でスチームアニールを行う段階をさらに含むことを特徴とする請求項１１記載のフラッシュメモリ素子の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121023A (ja) * 2004-10-25 2006-05-11 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP2007005754A (ja) * 2005-06-24 2007-01-11 Hynix Semiconductor Inc フラッシュメモリ素子の誘電体膜製造方法
JP2007134669A (ja) * 2005-11-10 2007-05-31 Hynix Semiconductor Inc フラッシュメモリ素子及びその製造方法
JP2009512228A (ja) * 2005-10-18 2009-03-19 サンディスク コーポレイション 低ギャップフィルアスペクト比のフラッシュデバイスのための集積化フロー

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586647B1 (ko) * 2003-10-06 2006-06-07 동부일렉트로닉스 주식회사 플래시 메모리 장치 및 그 제조 방법
US7183153B2 (en) 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
KR100587396B1 (ko) * 2004-08-13 2006-06-08 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그의 제조방법
US7482223B2 (en) * 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
KR100687874B1 (ko) * 2005-05-23 2007-02-27 주식회사 하이닉스반도체 반도체소자의 리세스 채널 형성방법
CN100378956C (zh) * 2005-08-16 2008-04-02 力晶半导体股份有限公司 栅介电层的制造方法
KR100723501B1 (ko) * 2005-09-08 2007-06-04 삼성전자주식회사 플래시 메모리 제조방법
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
US7553729B2 (en) * 2006-05-26 2009-06-30 Hynix Semiconductor Inc. Method of manufacturing non-volatile memory device
KR100799024B1 (ko) * 2006-06-29 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
KR100831676B1 (ko) * 2006-06-30 2008-05-22 주식회사 하이닉스반도체 반도체 디바이스의 소자 분리막 제조방법
KR100833438B1 (ko) * 2006-09-13 2008-05-29 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
KR100788364B1 (ko) * 2006-12-19 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
JP4594973B2 (ja) 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
US7994070B1 (en) 2010-09-30 2011-08-09 Tokyo Electron Limited Low-temperature dielectric film formation by chemical vapor deposition
US8692353B2 (en) * 2011-09-02 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
US8877614B2 (en) 2011-10-13 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer for semiconductor structure contact
CN103681803A (zh) * 2012-09-24 2014-03-26 旺宏电子股份有限公司 半导体装置、半导体装置的栅极结构及其制造方法
KR20160046458A (ko) 2014-10-21 2016-04-29 주식회사 원익아이피에스 적층막 제조방법
CN105826271B (zh) * 2015-01-07 2019-05-28 中芯国际集成电路制造(上海)有限公司 闪存的形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237344B2 (ja) 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
KR100415518B1 (ko) * 2000-06-30 2004-01-31 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
JP2002083884A (ja) 2000-09-06 2002-03-22 Toshiba Corp 半導体記憶装置の製造方法
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
US6607925B1 (en) * 2002-06-06 2003-08-19 Advanced Micro Devices, Inc. Hard mask removal process including isolation dielectric refill

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121023A (ja) * 2004-10-25 2006-05-11 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
JP4500668B2 (ja) * 2004-10-25 2010-07-14 株式会社ハイニックスセミコンダクター フラッシュメモリ素子の製造方法
JP2007005754A (ja) * 2005-06-24 2007-01-11 Hynix Semiconductor Inc フラッシュメモリ素子の誘電体膜製造方法
JP2009512228A (ja) * 2005-10-18 2009-03-19 サンディスク コーポレイション 低ギャップフィルアスペクト比のフラッシュデバイスのための集積化フロー
JP2007134669A (ja) * 2005-11-10 2007-05-31 Hynix Semiconductor Inc フラッシュメモリ素子及びその製造方法
US8338878B2 (en) 2005-11-10 2012-12-25 Hynix Semiconductor Inc. Flash memory device with isolation structure

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