KR100482760B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100482760B1 KR100482760B1 KR10-2002-0074455A KR20020074455A KR100482760B1 KR 100482760 B1 KR100482760 B1 KR 100482760B1 KR 20020074455 A KR20020074455 A KR 20020074455A KR 100482760 B1 KR100482760 B1 KR 100482760B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- polysilicon
- oxide film
- memory device
- flash memory
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 59
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 238000004381 surface treatment Methods 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 43
- 229920005591 polysilicon Polymers 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 238000009279 wet oxidation reaction Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 229910052698 phosphorus Inorganic materials 0.000 claims 2
- 239000011574 phosphorus Substances 0.000 claims 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 99
- 239000007789 gas Substances 0.000 description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000280 densification Methods 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- -1 phosphor nitride Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트 전극의 높이와 기울기를 이용하여 표면적을 극대화할 수 있어서 셀의 크기를 줄일 수 있고 소자의 커플링 비를 증가시킬 수 있으며, 표면처리 공정을 실시하여 플로팅 게이트 전극 상부에 질화층을 형성함으로서, 유전체막의 특성을 개선하고, 누설전류 및 브레이크다운 현상을 방지할 수 있으며, 플로팅 게이트 전극 표면의 거칠기를 개선할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 자기정렬방법으로 플로팅 게이트를 형성하는 플래시 소자의 제조 방법에 관한 것이다.
최근 디자인 룰(Design Rule)이 줄어들고 소자의 사이즈(Size)가 줄어들면서 플래시 메모리 셀에서 플로팅 게이트간의 간격 및 커플링에 가장 큰 영향을 미치는 필드 산화막(Field Oxide; FOX) 중첩(Overlap)의 조절에 어려움을 겪고 있다. 일반적으로 STI 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 아이솔레이션(Isolation) 진행시에 마스크를 이용한 패터닝 공정의 작업은 마스크 임계치수(Critical Dimension; CD) 변화에 따른 웨이퍼의 균일화가 용이하지 않아 소자간의 커플링 비가 균일하지 않는 문제점이 발생한다. 또한 플래시 메모리 소자의 프로그램 및 소거시 높은 바이어스 전압을 인가하게 되면 균일하지 않은 플로팅 게이트에 의해 플래시 메모리 소자의 결함이 발생하게 된다. 아이솔레이션 마스크와 폴리 마스크 사이에 정렬오차 및 마스크 공정의 증가로 인해 수율 저하와 원가 상승의 원인이 되고 있다.
플로팅 게이트를 형성하기 위해서 수많은 마스킹 스텝이 첨가됨에 따라 터널 산화막이 이러한 마스킹 공정 뿐만 아니라 후속으로 실시되는 다양한 공정에 의하여 쉽게 손상되어 소자의 특성을 크게 저하시키고 있다. 또한, 플로팅 게이트와 컨트롤 게이트 사이의 유전체막의 효과적인 두께 확보가 어렵고, 플래시 메모리 셀의 저장 특성을 개선시키기 어려운 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트를 형성하기 위한 터널 산화막 및 제 1 폴리 실리콘막을 증착한 상태에서 패터닝 공정을 실시하여 STI 구조의 소자 분리막을 형성하고, 제 1 폴리 실리콘막 상부에 제 2 폴리 실리콘막을 증착하여 플로팅 게이트를 형성함으로서 작은 사이즈의 플로팅 게이트를 형성할 수 있고, 플로팅 게이트 표면에 표면처리 공정을 실시하여 유전체막의 누설전류를 감소시키고, 플로팅 게이트 상부의 거칠기를 최소화 하여 전계 집중을 억제하여 신뢰성 있는 메모리 셀을 제조할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체구조 상부에 산화막을 증착한 후, 상기 패드 질화막이 노출되도록 상기 산화막을 평탄화하는 단계와, 상기 패드 질화막을 식각한 다음, 전체구조 상부에 제 2 폴리 실리콘막을 증착하는 단계와, 상기 산화막이 노출되는 개구부를 형성하도록 상기 제 2 폴리 실리콘막을 패터닝하는 단계와, 표면처리 공정을 실시하여 상기 제 2 폴리 실리콘막 표면이 질화되도록 하는 단계와, 전체 구조 상부에 그 단차를 따라 유전체막을 증착하는 단계 및 상기 유전체막 상부에 콘트롤 게이트 전극용 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법에 관해 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 패드 질화막(16)을 증착한다.
구체적으로, 상기 스크린 산화막 형성전 반도체 기판(10)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성한다.
이온 주입 후, H2O 와 HF의 혼합비율이 50:1인 DHF와, NH4OH, H2O2
및 H2O로 구성된 SC-1을 이용하여 상기 스크린 산화막을 식각한다. 터널 산화막(12)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(12) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화한다.
터널 산화막(12) 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD) 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 300 내지 500Å의 두께로 P 농도가 1.0E20 내지 5.0E20atoms/cc 정도 도핑된 비정질 실리콘 막인 제 1 폴리 실리콘막(14)을 증착한다. 이로써 제 1 폴리 실리콘막(14)의 입도가 최소화 되어 전계 집중을 방지할 수 있다. 제 1 폴리 실리콘막(14) 상에 LP-CVD 방법으로 약 900 내지 2000Å정도의 높은 두께로 패드 질화막(16)을 형성한다.
도 1b를 참조하면, 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 18)를 형성하여 활성 영역과 필드 영역을 정의한다. STI 구조의 트렌치(18) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(18)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다.
구체적으로, 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(18)를 형성한다. 트렌치를 형성함에 있어서 반도체 기판은 65 내지 85°정도의 특정한 기울기를 갖도록 식각을 수행한다. 상술한 식각공정에 의한 트렌치(18) 측벽의 데미지를 보상하고, 트렌치 상부 코너(Corner)를 라운딩(Rounding)화하기 위해 750 내지 900℃의 온도 범위 내에서 건식 산화공정을 실시하여 측벽 산화막(20)을 50 내지 150Å 두께로 형성한다. 종래보다 낮은 건식 산화공정을 실시하여 웰 또는 문턱전압(Vt)조절을 위해 주입되어 있는 이온들의 확산을 최소화하여 정상적인 정션과 웰을 유지한다.
후속 공정의 산화막과 트렌치(18) 간의 접착특성을 향상시키고, 모우트(Moat) 발생을 방지하기 위하여 DCS(Dichloro Silane; SiH2Cl2)가스를 이용하여 형성된 HTO로 50 내지 150Å의 두께만큼 증착한 후, 1000 내지 1100℃의 온도에서 N2를 이용하여 20 내지 30분간 고온 치밀화 공정을 수행하여 라이너 산화막(미도시)을 형성한다. 고온 치밀화 공정으로 인해 라이너 산화막의 조직이 치밀해져 식각 저항성을 증가시키고 STI 구현시 모우트 형성을 억제하며 또한 누설 전류 방지에 도움을 준다.
도 1c를 참조하면, 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막(22)을 증착하여 트렌치(18) 내부를 매립한다. 패드 질화막(16)을 정지층으로 하는 평탄화 공정을 실시하여 패드 질화막(16) 상의 HDP 산화막(20) 및 라이너 산화막을 제거한다.
구체적으로, 트렌치(18) 공백을 채우기 위해 4000 내지 10000Å정도의 두께로 HDP(High Density Plasma) 산화막(22)을 형성한다. 이때 트렌치(18) 내부에 빈 공간이 형성되지 않도록 상기 HDP 산화막(22)을 증착한다.
CMP를 이용한 평탄화 공정을 수행한 후 패드 질화막(16)상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 포스트 세정 공정을 실시한다. 이때 과도한 식각이 되어 상기 HDP 산화막(22)의 높이가 감소하는 것을 최대한 억제해야 한다.
도 1d 및 도 1e를 참조하면, 패드 질화막(16)을 인산 딥 아웃(H3PO4 dip out)을 이용한 질화막 스트립(nitride strip) 공정을 수행함으로써, HDP 산화막 돌출부(24)를 형성한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(14) 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 제 2 폴리 실리콘막(26)을 증착한 다음, 패터닝 공정을 실시하여 플로팅 게이트전극(30)을 형성한다.
구체적으로, 스트립 공정을 실시하여 제 1 폴리 실리콘(14)은 노출시킨 다음, 습식 세정공정을 실시하여 제 1 및 제 2 폴리 실리콘막(14 및 26)간의 계면효과를 최소화한다.
전체 구조 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD, LP-CVD, PE-CVD 또는 AP-CVD 방식으로 SiH4 또는 Si2H6 와 PH3
가스를 이용하여 2000 내지 4000Å의 두께로 P 농도가 1.0E20 내지 5.0E20atoms/cc 정도 도핑된 비정질 실리콘 막인 제 2 폴리 실리콘막(26)을 증착한다. 이에 한정되지 않고, 제 2 폴리 실리콘막(26)을 플래시 메모리 소자의 커플링 비를 최대화 할 수 있는 두께로 형성한다.
제 2 폴리 실리콘막(26) 상부에 감광막을 도포한 다음 플로팅 게이트용 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 플로팅 게이트 전극(30)을 형성한다. 이때, 브리지(Bridge)가 발생하지 않을 정도의 경사각을 갖도록 건식식각을 실시하여 HDP 산화막 돌출부(24) 상의 제 2 폴리 실리콘막(26)을 식각한다. 또한, 과도식각을 실시하여 HDP 산화막 돌출부(24)의 일부를 식각(돌출부의 상부를 리세스 시킴; 도 1e의 A영역)함으로서 플로팅 게이트 전극(30)의 고립을 확실하게 하며, 별도의 식각공정을 수행하지 않고 과도식각만으로 HDP 산화막 돌출부(24)의 일부를 제거(리세스 시킴)함으로서 제 2 폴리 실리콘막(26) 하부의 HDP 산화막 돌출부(24)의 손실을 최소화 한다. 즉, 60 내지 85°의 경사각을 갖도록 경사 식각을 실시하여 후속 식각 공정시 유전체막 또는 폴리 실리콘의 잔류물의 생성을 억제하도록 한다. 상술한 바와 같은 일정 기울기를 갖는 식각을 실시함으로서 유전체막 또는 폴리 실리콘의 잔류물로 인한 소자의 결함을 방지할 수 있고, 컨트롤 게이트 증착후에 텅스텐 실리사이드 스트림 형성을 억제할 수 있다. 일정한 기울기를 갖는 식각을 통해 형성된 형상을 살펴보면, HDP 산화막 돌출부(24) 상부 영역의 제 2 폴리 실리콘막(26)은 상부(HDP 산화막 돌출부 표면 상부와 먼 영역)가 많이 제거되고, 하부(HDP 산화막 돌출부 표면 상부와 가까운 영역)가 조금 제거되어 타원뿔 형상이 된다.
도 1f를 참조하면, N2O 가스를 이용하여 표면처리 공정을 실시한 다음, 전체구조의 단차를 따라 유전체막(34)을 증착한다.
구체적으로, 800 내지 950℃ 온도 하에서 10 내지 60분(min)간 100 내지 10000sccm의 N2O 가스를 유입하여 플로팅 게이트 전극(30) 상부 표면을 질화함으로서 유전체막(34)의 특성을 개선한다. 도면 1f에 표시된 식별번호 '32'는 상술한 질화공정에 의해 형성된 질화막을 나타내는 것으로, 이는 실제 토폴로지가 형성되는 것이 아니라 플로팅 게이트 전극(30) 표면 부위에 얇은 질화층(32)이 형성된다. 질화막은 결함 밀도를 줄여주어 유전체막(34)의 특성을 개선한다.
HF 또는 BOE를 이용한 전체리 세정공정을 실시하여 플로팅 게이트 전극(30) 표면의 자연 산화막을 제거한다. HF 또는 BOE를 이용한 습식 세정 시간을 최소화 하여 노출된 HDP 산화막(22)의 손실을 최소화한다.
전체 구조 상부에 그 단차를 따라 ONO(SiO2-Si3N4-SiO2)구조의 유전체막(34)을 증착한다. 제 1 산화막/질화막/제 2 산화막구조의 유전체막(34)을 증착함에 있어서, ONO구조의 제 1 및 제 2 산화막(미도시)은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown)특성이 좋은 DCS(Dichloro Silane; SiH2Cl2)와 N2
O 가스를 소스로 하는 고온산화막(Hot Temperature Oxide)을 증착한다. 600 내지 700℃의 온도 분위기에서 반도체 기판(10)을 로딩하여 0.1 내지 3torr의 낮은 압력과 810 내지 850℃정도의 온도 하에서 스텝 커버리지가 좋은 공정조건의 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 증착한다. 또한 제 1 및 제 2 산화막 사이의 질화막(미도시)은 DCS와 NH3 가스를 이용하여 1 내지 3torr의 낮은 압력과 650 내지 800℃정도의 온도 하에서 스텝 커버리지가 좋은 공정조건의 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 증착한다. 상술한 증착 공정을 통해 제 1 산화막은 35 내지 100Å 두께로 형성하고, 질화막은 50 내지 100Å 두께로 형성하며, 제 2 산화막은 35 내지 150Å 두께로 형성한다.
ONO공정 수행 후 ONO의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.
도 1g를 참조하면, 컨트롤 게이트를 형성하기 위한 제 3 폴리 실리콘막(36)과 텅스텐 실리사이드막(WSix; 38)을 순차적으로 증착한다.
구체적으로, 제 3 폴리 실리콘막(36)은 텅스텐 실리사이드막(38) 증착시 유전체막(34)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하고, 텅스텐(W)과 인(P)의 결합을 통해 형성되는 WPx 층의 생성을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 1.0 내지 3torr의 압력 하에서 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 비정질 실리콘 막으로 증착하는 것이 바람직하다. 이로써 후속 텅스텐 실리사이드막(38)이 부풀어 오르는 현상(Blowing-up)을 방지할 수 있다. 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 제 2 폴리 실리콘막(26) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1500Å두께로 비정질 실리콘막을 형성함으로써, 후속 텅스텐 실리사이드막(38) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2층 구조의 제 3 폴리 실리콘막(36)을 형성할 때 SiH4 또는 Si2H6 와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.
텅스텐 실리사이드막(38)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.
텅스텐 실리사이드막(38)상에 SiOxNy 또는 Si3N4를 이용하여 도시되지 않은 ARC층을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 플래시 메모리 셀을 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트 전극의 높이와 기울기를 이용하여 표면적을 극대화할 수 있어서 셀의 크기를 줄일 수 있고, 소자의 커플링 비를 증가할 수 있다.
또한, 표면처리 공정을 실시하여 플로팅 게이트 전극 상부에 질화막을 형성함으로서, 유전체막의 특성을 개선하여 누설전류(Leakage Current), 브레이크다운 영역(Breakdown Field) 및 차지 투 브레이크다운(Charge To Breakdown)의 특성을 개선하며, 플로팅 게이트 전극 표면의 거칠기를 개선할 수 있다.
또한, 경사 식각을 실시하여 플로팅 게이트 전극을 형성함으로서 플로팅 게이트 전극 사이에 존재하던 유전체막 또는 폴리 실리콘의 잔류물의 생성을 방지할 수 있고, 후속 텅스텐 실리사이트막의 갈라짐 현상을 방지할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법에 관해 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 터널 산화막
14, 26, 36 : 폴리 실리콘 16 : 패드 질화막
18 : 트렌치 20, 22 : 산화막
24 : 산화막 돌출부 30 : 플로팅 게이트 전극
32 : 질화층 34 : 유전체막
38 : 텅스텐 실리사이드막
Claims (8)
- (a)반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성하는 단계;(b)패터닝 공정을 통해 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계;(c)상기 트렌치를 포함한 전체구조 상부에 산화막을 증착한 후, 상기 패드 질화막이 노출되도록 상기 산화막을 평탄화하는 단계;(d)상기 패드 질화막을 식각한 다음, 전체구조 상부에 제 2 폴리 실리콘막을 증착하는 단계;(e)상기 산화막이 노출되는 개구부를 형성하도록 상기 제 2 폴리 실리콘막을 패터닝하는 단계;(f)상기 제 2 폴리 실리콘막이 후속 공정에 의해 산화되는 것을 방지하면서 누설 전류의 발생을 억제하기 위하여 상기 제 2 폴리 실리콘막의 표면을 질화처리 하는 단계;(g)전체 구조 상부에 그 단차를 따라 유전체막을 증착하는 단계; 및(h)상기 유전체막 상부에 콘트롤 게이트 전극용 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 폴리 실리콘막의 패터닝은,상기 개구부가 소정의 경사 기울기를 가지며, 상기 산화막이 소정 깊이로 리세스되도록 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 경사 기울기는 65 내지 85°인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 표면 처리 공정은 800 내지 950℃ 온도 하에서 100 내지 10000sccm의 N2O 가스를 유입하여 10 내지 60분정도 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (a)단계 전에,이온주입공정을 실시하여 상기 반도체 기판내에 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 터널 산화막은 750 내지 800℃의 온도에서 습식산화로 85 내지 110Å의 두께로 증착하고 900 내지 910℃의 온도 범위에서 N2를 이용하여 20 내지 30분간 어닐을 수행하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리 실리콘막은 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 300 내지 500Å의 두께로 형성되고, 인(P)이 1.0E20 내지 5.0E20atoms/cc 정도 도핑된 비정질 실리콘막인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (d)단계는,인산(H3PO4) 용액을 이용하여 상기 질화막을 제거하는 단계;DHF를 이용한 습식 세정공정을 실시하여 상기 제 1 폴리 실리콘 상부에 형성된 자연산화막을 제거하는 단계; 및480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 2000 내지 4000Å의 두께와 인(P)이 1.0E20 내지 5.0E20atoms/cc 정도 도핑된 상기 제 2 폴리 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0074455A KR100482760B1 (ko) | 2002-11-27 | 2002-11-27 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0074455A KR100482760B1 (ko) | 2002-11-27 | 2002-11-27 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040046511A KR20040046511A (ko) | 2004-06-05 |
| KR100482760B1 true KR100482760B1 (ko) | 2005-04-14 |
Family
ID=37342048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0074455A KR100482760B1 (ko) | 2002-11-27 | 2002-11-27 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100482760B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605510B1 (ko) | 2004-12-14 | 2006-07-31 | 삼성전자주식회사 | 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법 |
| KR20110114970A (ko) | 2010-04-14 | 2011-10-20 | 삼성전자주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR101032094B1 (ko) * | 2010-08-25 | 2011-05-02 | 영광산업(주) | 도로표지판 결합장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000047416A (ko) * | 1998-12-17 | 2000-07-25 | 윤종용 | 산화막/질화막/산화막 유전층의 형성방법 |
| KR20020002080A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| KR20020037521A (ko) * | 2000-11-14 | 2002-05-22 | 윤종용 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
-
2002
- 2002-11-27 KR KR10-2002-0074455A patent/KR100482760B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000047416A (ko) * | 1998-12-17 | 2000-07-25 | 윤종용 | 산화막/질화막/산화막 유전층의 형성방법 |
| KR20020002080A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| KR20020037521A (ko) * | 2000-11-14 | 2002-05-22 | 윤종용 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040046511A (ko) | 2004-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100426483B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100426485B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6943075B2 (en) | Method for manufacturing flash memory device | |
| KR100537277B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100471575B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100670925B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR100875067B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100482747B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100537276B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100482760B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100523920B1 (ko) | 플래시 소자의 제조 방법 | |
| KR20040003895A (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR100673224B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100427537B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법 | |
| KR20020095690A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100466189B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR100476704B1 (ko) | 반도체 소자의 제조방법 | |
| KR100466188B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 제조방법 | |
| KR20030043498A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20050086296A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100671623B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20030043499A (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR20050075177A (ko) | 낸드 플래시 메모리 소자의 제조 방법 | |
| KR20040048504A (ko) | 반도체 소자의 제조 방법 | |
| KR20030093706A (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |