KR20020002080A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 230000003667 anti-reflective effect Effects 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 트렌치형 소자 분리막을 형성하는 공정에서 폴리실리콘막을 버퍼층으로 사용하여 모우트의 발생을 방지할 수 있고, 또한 별도의 플로팅 게이트 형성 공정이 필요없이 버퍼층으로 사용된 폴리실리콘막이 플로팅 게이트 역할을 수행함으로써 공정 단계를 상당히 줄일 수 있으며, 소자 분리막의 단차를 개선할 수 있어 텅스텐 실리사이드막의 크랙 발생을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 트렌치형 소자 분리막을 형성하는 공정에서 폴리실리콘막을 버퍼층으로 사용하여 모우트의 발생을 방지할 수 있고, 또한 별도의 플로팅 게이트 형성 공정이 필요없이 버퍼층으로 사용된 폴리실리콘막이 플로팅 게이트 역할을 수행함으로써 공정 단계를 상당히 줄일 수 있으며, 소자 분리막의 단차를 개선할 수 있어 텅스텐 실리사이드막의 크랙 발생을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 소자의 제조 방법을 도 1(a) 내지 도 1(d)를 참조하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 패드 산화막(102) 및 패드 질화막(103)을 순차적으로 형성한다. 패드 질화막(103) 상부에 감광막(104)을 형성한 후 소자 분리 마스크를 이용한 노광 및 현상 공정으로 감광막(104)을 패터닝한다.패터닝된 감광막(104)을 마스크로 패드 질화막(103) 및 패드 산화막(102)을 식각한 후 반도체 기판(101)을 소정 깊이로 식각하여 트렌치(100)를 형성한다.
도 1(b)를 참조하면, 감광막(104)을 제거한 후 식각에 의해 손상된 반도체 기판(101)을 보상하기 위해 희생 산화막을 성장시키고 제거한다. 트렌치가 매립되도록 전체 구조 상부에 산화막(105)을 형성한다. CMP 공정으로 산화막(105)을 연마하여 패드 질화막(103)을 노출시킨다.
도 1(c)를 참조하면, 패드 질화막(103)을 습식 식각 공정으로 제거한 후 패드 산화막(102)을 습식 식각 공정으로 제거한다. 이에 의해 소자 분리막(106)이 형성된다. 그리고, 웰 형성 및 채널 형성을 위한 각각의 불순물 이온 주입을 실시한다. 그런데, 패드 산화막을 제거하기 위한 습식 식각 공정 및 채널 형성을 위한 이온 주입 공정후의 세정 공정에서 소자 분리막(106)에 모우트(A)가 발생된다.
도 1(d)를 참조하면, 전체 구조 상부에 터널 산화막(107) 및 제 1 폴리실리콘막(108)을 형성한 후 패터닝하여 플로팅 게이트를 형성한다. 플로팅 게이트는 ㅅ자 분리막(106)의 소정 부분과 중첩되도록 형성된다. 전체 구조 상부에 유전체막 (109), 제 2 폴리실리콘막(110), 텅스텐 실리사이드막(111) 및 반사 방지막(112)을 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성한다. 그런데, 텅스텐 실리사이드막(111)이 형성될 때 소자 분리막의 불량한 토폴로지에 의해 크랙(B)이 발생된다.
상기와 같은 방법으로 플래쉬 메모리 소자를 제조할 경우 패드 산화막을 제거하는 과정, 채널 형성을 위한 이온 주입 공정, 그리고 터널 산화막을 형성하는 과정에서 소자 분리막의 특정 부위에 모우트(A)가 발생된다. 도 2(a)는 모우트의 발생 원인을 설명하기 위한 것으로, 1은 채널 형성을 위한 이온 주입 공정을 실시한 후에 세정 공정에 의해 손상되는 부분을 나타낸 것이고, 2는 터널 산화막 형성 과정에서 손상되는 부분을 나타낸 것이다. 또한, 이러한 모우트로 인하여 도 2(b)에 도시된 바와 같이 터널 산화막을 형성할 때 터널 산화막의 형성 두께가 다르게 되어 플래쉬 메모리 소자의 동작에 치명적인 악영향을 미치게 된다. 그리고, 소자 분리막 상부에 형성된 유전체막이 완전히 제거되지 않아 이 또한 소자의 신뢰성을 저하시키게 된다.
한편, 텅스텐 실리사이드막을 형성할 때 발생되는 크랙에 의해 소자의 동작 속도에 치명적인 악영향을 미치게 된다.
본 발명의 목적은 모우트가 발생되지 않는 소자 분리막을 형성하여 소자의 동작 능력을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 소자 분리막의 단차를 개선하여 텅스텐 실리사이드막을 형성할 때 크랙이 발생되지 않는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
도 1(a) 내지 도 1(d)는 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 및 도 2(b)는 모우트의 발생 원인 및 모우트에 의한 문제점을 설명하기 위해 도시한 소자의 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판 102 : 패드 산화막
103 및 204 : 패드 질화막 104 및 205 : 감광막
105 : 산화막 106 및 206 : 소자 분리막
107 및 202 : 터널 산화막 108 및 203 : 제 1 폴리실리콘막
109 및 207 : 유전체막 110 및 208 : 제 2 폴리실리콘막
111 및 209 : 텅스텐 실리사이드막
112 및 210 : 반사 방지막 100 및 200 : 트렌치
A : 모우트 B : 크랙
본 발명은 반도체 기판 상에 웰 형성 및 채널 형성을 위한 불순물 이온 주입 공정을 실시하는 단계와, 상기 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 순차적으로 식각한 후 노출된 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 희생 산화막 성장 공정 및 제거 공정을 실시한 후 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성하는 단계와, 상기 산화막을 연마하고 노출된 패드 질화막을 제거하여 상기 트렌치에 상기 산화막이 매립된 소자 분리막을 형성하는 단계와, 상기 제 1 폴리실리콘막 및 상기 터널 산화막을 패터닝하여 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 형성한 후 이들을 패터닝하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(201) 상에 웰 형성 및 채널 형성을 위한 불순물 이온 주입 공정을 실시한다. 전체 구조 상부에 터널 산화막(202) 및 제 1 폴리실리콘막(203)을 형성한다. 제 1 폴리실리콘(203) 상부에 패드 질화막(204) 및감광막(205)을 형성한다. 소자 분리 마스크를 이용한 노광 및 현상 공정을 실시하여 감광막(205)을 패터닝한다. 패터닝된 감광막(205)을 마스크로 이용한 식각 공정으로 패드 질화막(204), 제 1 폴리실리콘막(203) 및 터널 산화막(202)을 제거한 후 반도체 기판(201)을 소정 깊이로 식각하여 트렌치(200)를 형성한다.
도 3(b)를 참조하면, 감광막(205)을 제거한 후 트렌치(200)를 형성하기 위한 식각 공정으로 손상된 반도체 기판(201)을 보상하기 위해 희생 산화막을 성장시킨 후 제거한다. 트렌치(200)가 매립되도록 전체 구조 상부에 산화막을 형성한다. CMP 공정으로 산화막을 연마하여 패드 질화막(204)을 노출시킨 후 패드 질화막(204)을 습식 식각 공정으로 제거한다. 이러한 공정에 의해 제 1 폴리실리콘막(203)이 노출되고, 산화막이 연마되어 소자 분리막(206)으로 된다. 또한, 제 1 폴리실리콘막 (203) 및 터널 산화막(202)을 패터닝하여 플로팅 게이트를 형성한다.
도 3(c)는 전체 구조 상부에 유전체막(207), 제 2 폴리실리콘막 (208), 텅스텐 실리사이드막(209) 및 반사 방지막(210)을 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성한다.
상술한 바와 같이 본 발명에 의하면 트렌치형 소자 분리막을 형성하는 공정에서 폴리실리콘막을 버퍼층으로 사용하여 모우트의 발생을 방지할 수 있고, 또한 별도의 플로팅 게이트 형성 공정이 필요없이 버퍼층으로 사용된 폴리실리콘막이 플로팅 게이트 역할을 수행함으로써 공정 단계를 상당히 줄일 수 있다. 또한, 소자분리막의 단차를 개선할 수 있고, 이로 인해 텅스텐 실리사이드막의 크랙 발생을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (1)
- 반도체 기판 상에 웰 형성 및 채널 형성을 위한 불순물 이온 주입 공정을 실시하는 단계와,상기 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 패드 질화막을 순차적으로 형성하는 단계와,상기 패드 질화막, 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 순차적으로 식각한 후 노출된 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,희생 산화막 성장 공정 및 제거 공정을 실시한 후 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성하는 단계와,상기 산화막을 연마하고 노출된 패드 질화막을 제거하여 상기 트렌치에 상기 산화막이 매립된 소자 분리막을 형성하는 단계와,상기 제 1 폴리실리콘막 및 상기 터널 산화막을 패터닝하여 플로팅 게이트를 형성하는 단계와,전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 형성한 후 이들을 패터닝하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036521A KR100593133B1 (ko) | 2000-06-29 | 2000-06-29 | 플래쉬 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036521A KR100593133B1 (ko) | 2000-06-29 | 2000-06-29 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020002080A true KR20020002080A (ko) | 2002-01-09 |
| KR100593133B1 KR100593133B1 (ko) | 2006-06-26 |
Family
ID=19674856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036521A KR100593133B1 (ko) | 2000-06-29 | 2000-06-29 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100593133B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482760B1 (ko) * | 2002-11-27 | 2005-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482760B1 (ko) * | 2002-11-27 | 2005-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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|---|---|
| KR100593133B1 (ko) | 2006-06-26 |
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