KR0161191B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명은 필드 산화막 및 게이트 전극의 단차로 기인하는 금속 배선의 불량을 방지하기 위하여, 트랜치형의 필드 산화막을 제조한 후, 매립형 게이트 전극을 형성하고, 고농도 이온 주입 공정시 기존의 스페이서의 형성 공정 없이 마스크 패턴을 이용하여 고농도 이온 주입을 형성하므로써, 게이트 측벽 스페이서를 제조하는 공정의 배제로 제조 공기를 단축시킬 수 있으며 또한, 표면 단차를 최소화하고, MOS 트랜지스터 제조시 평탄화 문제를 원천적으로 해결할 수 있어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.

Description

반도체 소자의 제조방법
제1도는 종래의 반도체 소자의 제조방법을 보인 단면도.
제2도(a) 내지 (f)는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 요부단면도.
제3도(a) 및(d)는 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 나타낸 요부단면도.
제4도(a) 내지 (d)는 본 발명의 실시예3에 따른 반도체 소자의 제조방법을 공정 순서적으로 나타낸 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 반도체 기판 2,12 : 필드 산화막
3,15 : 게이트 절연막 4,16 : 폴리실리콘
5 : 난반사 방지막 6,17 : 게이트 전극
7,18 : 저농도 이온 주입 영역 8 : 측벽 스페이서
9,20 : 고농도 이온 주입 영역 13 : 마스크 패턴
14 : 제 2 트렌치 영역 19 : 고농도 이온 주입용 마스크 패턴
21 : 실리사이드
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 모스 트랜지스터와 필드 산화막로 인한 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 MOS(metal oxide semiconductor)는 명칭에서 내포되어 있듯이 반도체 기판상에 적층된 절연막과 금속 소재의 게이트 전극으로 구성된 소자이다. 이러한 MOS 트랜지스터를 구성하기 위하여 종래에는 제1도에 도시한 바와 같이. 반도체 기판(1)상에 소자와 소자간의 분리를 목적으로 하는 필드 산화막(2)을 형성하고 게이트 절연막(3)을 전면에 증착한 다음, 게이트 전극을 형성하기 위한 도핑된 폴리실리콘(4) 및 난반사 방지막(5)을 차례로 적층하고 소정의 형태로 식각하여 게이트 전극(6)을 형성한다. 그리고 난 다음, 상기 게이트 전극(6)을 이온 주입 마스크로 하여 저농도 불순물을 주입하므로써 저농도 이온 주입 영역(7)을 형성하고, 공지의 방법으로 게이트 측벽 스페이서(8)를 제조한 다음, 고농도 불순물을 주입하여 고농도 이온 주입 영역(9)을 형성하므로써 MOS 트랜지스터를 구성한다.
그러나 상기와 같은 반도체 소자의 제조공정시 기판 영역과 필드 산화 막간의 표면 단차가 형성되고, 상기 기판 상부의 트랜지스터 및 필드 산화막 상부에 기생적으로 형성되는 필드 트랜지스터가 형성되면, 심한 토폴로지가 발생하여 이후의 금속 배선 공정시 평탄화 공정을 실시하여야 하는 어려움이 있으며, 평탄화 공정의 불량시 금속 배선의 신뢰성이 저하되는 문제점이 상존하였다.
따라서, 본 발명은 반도체 소자의 제조공정에 있어서, 기판면 트랜지스터 및 필드 산화막 상의 트랜지스터를 동일선상에 제조하여 소자의 토폴로지를 완화하고, 소자의 신뢰성 및 제조 수율을 향상 시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판의 소자 분리 예정 영역의 기판부를 식각하여 제 1 트렌치 영역을 형성하는 단계; 상기 제 1 트렌치 영역에 산화막을 매립하여 필드 산화막을 구축하는 단계; 상기 기판 및 필드 산화막의 각각에 동일 깊이로 소정 크기의 제 2 트렌치 영역을 형성하는 단계; 상기 전체 구조 상부에 게이트 절연막을 형성하는 단계; 상기 제 2 트렌치 영역에 매립형 게이트 전극을 형성하는 단계; 상기 결과물 전면에 저농도 불순물을 이온 주입하는 단계; 상기 게이트 전극 및 소정 부분의 저농도 불순물 영역 상부에 고농도 이온 주입용 마스크 패턴을 형성하고, 고농도 불순물을 이온 주입하는 단계; 및 상기 고농도 이온 주입용 마스크 패턴을 제거하여 MOS 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 소자 분리 영역을 구축하기 위하여는 제 1 트렌치 영역 및 기판 상부에 제 1 트렌치 영역의 깊이보다 두꺼운 산화막을 형성한 다음, 기판 영역까지 CMP 공정으로 상기 산화막을 식각하여 형성하는 것을 특징으로 하고, 상기 제 2 트렌치 영역은 게이트 전극 예정 영역인 것을 특징으로 한다.
이와 같은 구성에 의하면, 모스 트랜지스터 및 필드 산화막이 기판 하부에 매립된 형태로 구성되고 또한 LDD 구조를 형성하기 위한 측벽 스페이서의 제조 공정을 배제함으로써 제조 공기가 단축되고, 이후 공정을 진행하는데 토폴로지의 영향을 최소화할 수 있으며, 이로 인하여 금속 배선의 신뢰성을 향상시킬 수 있다.
이하 첨부한 도면을 참고로하여 본 발명을 자세히 설명하기로 한다.
[실시예 1]
첨부한 도면 제2도(a) 내지 (f)는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 요부단면도로서, 먼저, 제2도(a)에 도시된 바와 같이, 반도체 기판(11)상에 소자 분리 예정 영역이 노출되도록 통상의 사진 식각 공정에 의해 마스크 패턴을 제조한 다음, 상기 마스크 패턴(미도식)의 형태로 하부의 기판 영역을 소정 깊이로 식각하여 제 1 트렌치 영역을 형성한 다음, 상기 마스크 패턴을 제거한다. 그후, 노출된 기판면에 상기 제 1 트렌치 영역을 매립할 수 있을 만큼의 두께로 산화막을 형성하고, 화학적 기계적 연마방법(chemical mechanical polishing : 이하 CMP) 방법으로 기판 상부의 불필요한 절연막을 제거함으로써 매립형 필드 산화막(12)을 형성한다.
그후, 제2도(b)에 도시된 바와 같이, 상기 기판(11) 및 필드 산화막(12) 상부에 게이트 전극 예정 영역의 기판부(11)와 매립형 필드 산화막(12) 소정 부분에 노출되도록 마스크 패턴(13)을 형성한다음, 상기 마스크 패턴(13)의 형태로 기판(11) 및 필드 산화막(12)을 소정 깊이로 건식 식각하여 제 2 트렌치 영역(14)을 형성한다. 이때, 상기 건식 식각 공정시 기판부(11)와 필드 산화막(12) 영역이 구성 물질의 차이에도 불구하고, 동시에 동일 깊이로 식각이 이루어져야하므로 NF3+ Ar 가스로 식각 속도를 조절하여 동일 깊이의 트렌치 영역을 형성함이 바람직하며, 또는 기판(11)은 SF6가스로 건식 식각하여 트렌치 영역을 형성한다음, 필드 산화막(12)을 CF4가스로 식각하여 동일 깊이의 제 2 트렌치 영역(14)을 형성한다.
그런다음, 제2도(c)에 도시된 바와 같이, 상기 전체 구조 상부에 게이트 절연막(15)을 형성하고, 그 상부에 게이트 절연막(15) 상부에 게이트 전극 형성을 위한 도핑된 폴리실리콘(16)을 상기 제 2 트렌치 영역(14)이 매립될 수 있을 만큼 두께 범위로 증착한다.
그후, 제2도(d)에 도시된 바와 같이, 상기 폴리실리콘(16)을 CMP 공정에 의해 상기 게이트 절연막(15)이 노출되도록 연마함으로써, 상기 제 2 트렌치 영역을 매립형 게이트 전극(17)을 형성한다. 그리고난다음, 저농도 불순물을 이온 주입하여, 게이트 전극(17)의 양측부에 저농도 이온 주입 영역(18)을 형성한다.
그리고 나서, 제2도(e)에서와 같이, 상기 게이트 전극(17) 및 저농도 이온 주입 영역(18)이 구비된 전체 구조의 소정 영역에 고농도 이온 주입용 마스크 패턴(19)을 형성하고, 고농도 불순물을 이온 주입을 실시함으로써, LDD를 구성하기 위한 고농도 이온 주입 영역(20)을 형성한다.
그후, 제2도(f)에 도시된 바와 같이, 상기 고농도 이온 주입용 마스크 패턴(19)을 제거함으로써 소망하는 반도체 소자의 MOS 트랜지스터를 형성한다.
[실시예 2]
첨부한 도면 제3도(a) 및 (c)는 본 실시예는 상기 [실시예1]과 게이트 전극 형성 이전의 공정단계는 동일하지만 접촉 저항 및 게이트 전극의 전도성을 개선하기 위한 공정을 한 단계 추가시켜 진행하며, 상기 [실시예1]과 동일한 부분에 대한 중복되는 설명은 생략한다.
먼저, 제3도(a)에 도시된 바와 같이, 상기 기판부(11) 및 필드 산화막(12)의 소정 부분의 제 2 트렌치 영역내에 게이트 절연막(15)을 형성하고, 그상부에 게이트 전극을 형성하기 위한 폴리실리콘(16)을 상기 제 2 트렌치 영역이 매립될 만큼의 두께로 증착한 다음, 에치백 방법에 의해 상기 폴리실리콘(16)을 과도 식각하여, 제 2 트렌치 영역내에 소정 깊이로 매립시키고, 상기 전체 구조 상부에 실리사이드막(21)을 형성한다음, 상기 폴리실리콘 공지된 CMP방법에 의해 게이트 절연막(15)이 노출될때까지 연마하여 제 2 트렌치 영역내의 매립형 게이트 전극(17)을 형성한다.
그런다음, 제3도(b)에 나타낸 바와 같이, 상기 전체 구조물 상부에 저농도 불순물을 이온 주입하여 게이트 전극(17) 양측에 저농도 이온 주입 영역(18)을 형성한다.
그후, 제3도(b)에서와 같이, 상기 노출된 게이트 전극의 실리사이드(21) 상부 및 소정 부분의 저농도 이온 주입 영역(18)에 고농도 이온 주입용 마스크 패턴(19)을 형성하고, 소자 전면에 고농도 불순물을 이온 주입하여, 고농도 이온 주입 영역(20)을 형성한다.
그리고나서, 제3도(d)에 도시된 바와 같이, 상기 고농도 이온 주입용 마스크 패턴(19)을 포토레지스트를 제거하는 통상의 방법으로 제거하여 소망하는 MOS 트랜지스터를 형성할 수있다.
[실시예 3]
첨부한 도면 제4도(a) 내지 (d)는 본 발명의 [실시예 3]에 따른 반도체 소자의 제조방법을 공정 순서적으로 나타낸 요부 단면도로서, 본 실시예는 상기 [실시예 1] 또는 [실시예 2]와 게이트 전극 형성 이전의 공정단계는 동일하지만, [실시예 2]와 동일하게 접합 영역의 접촉 저항 및 게이트 전극의 전도성을 개선하기 위한 실리사이드 공정을 한 단계 추가시켜 진행하며, 상기 [실시예 1]과 동일한 부분에 대한 중복되는 설명을 생략한다.
먼저, 제4도(a)에 도시된 바와 같이, 상기 기판부(11) 및 필드 산화막(12)의 소정 부분의 제 2 트렌치 영역내에 게이트 절연막(15)을 형성하고, 그상부에 게이트 전극을 형성하기 위한 폴리실리콘(16)을 상기 제 2 트렌치 영역이 매립될 만큼의 두께로 증착한 다음, 에치백 방법에 의해 상기 폴리실리콘(16)을 과도 식각하여, 제 2 트렌치 영역내에 소정 깊이로 매립시키고, 상기 노출된 게이트 전극용 폴리실리콘(17)상에만 선택적으로 실리사이드막(21)을 형성하여 제 2 트렌치 영역내에 매립형 게이트 전극(17)을 형성한다.
그런다음, 제4도(b)에 나타낸 바와 같이, 상기 전체 구조물 상부에 저농도 불순물을 이온 주입하여 게이트 전극(17) 양측에 저농도 이온 주입 영역(18)을 형성한다.
그후, 제4도(c)에서와 같이, 상기 노출된 게이트 전극(17)의 실리사이드(21) 상부 및 소정 부분의 저농도 이온 주입 영역(18)에 고농도 이온 주입용 마스크 패턴(19)을 형성하고, 소자 전면에 고농도 불순물을 이온 주입하여, 고농도 이온 주입 영역(20)을 형성한다.
그리고나서, 제4도(d)에 도시된 바와 같이, 상기 고농도 이온 주입용 마스크 패턴(19)을 포토레지스트를 제거하는 통상의 방법으로 제거하여 소망하는 MOS 트랜지스터를 형성할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 필드 산화막 및 게이트 전극의 단차로 기인하는 금속 배선의 불량을 방지하기 위하여, 트랜치형의 필드 산화막을 제조한 후 매립형 게이트 전극을 형성하여 표면 단차를 줄일 수 있으며, 고농도 이온 주입 공정시 기존의 스페이서의 형성 공정을 배제하고, 마스크 패턴을 이용하여 고농도 이온 주입을 실시하므로 게이트 측벽 스페이서를 제조하는 공정의 배제로 제조 공기를 단축시킬 수 있어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판의 소자 분리 예정 영역의 기판부를 식각하여 제 1 트렌치 영역을 형성하는 단계; 상기 제 1 트렌치 영역에 산화막을 매립하여 필드 산화막을 구축하는 단계; 상기 기판 및 필드 산화막의 각각에 동일 깊이로 소정 크기의 제 2 트렌치 영역을 형성하는 단계; 상기 전체 구조 상부에 게이트 절연막을 형성하는 단계; 상기 제 2 트렌치 영역에 게이트 전극을 형성하는 단계; 상기 결과물 전면에 저농도 불순물을 이온 주입하는 단계; 상기 게이트 전극 및 소정 부분의 저농도 불순물 영역 상부에 고농도 이온 주입용 마스크 패턴을 형성하고, 고농도 불순물을 이온 주입하는 단계; 및 상기 고농도 이온 주입용 마스크 패턴을 제거하여 MOS 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 필드 산화막의 높이는 상기 기판 상부의 높이와 동일한 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 기판 상부와 동일한 높이를 가지는 필드 산화막을 구축하기 위하여는 제 1 트렌치 영역 및 기판 상부에 제 1 트렌치 영역의 깊이보다 두꺼운 산화막을 형성한 다음, 기판 영역까지 CMP 공정으로 산화막을 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제 2 트렌치 영역은 게이트 전극 예정 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제 2 트렌치 영역을 형성하기 위하여, 기판의 실리콘과 필드 산화막의 식각 속도를 NF3+ Ar 가스로 일정하게 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제 2 트렌치 영역을 형성하기 위하여, 기판 영역을 SF6가스로 먼저 식각한 다음, 필드 산화막을 CF4가스로 각각 2회에 걸쳐 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 게이트 전극은 상기 게이트 절연막상에 도핑된 폴리실리콘을 제 2 트렌치 영역이 매립시킬만큼의 두께로 증착시킨다음, CMP 공정으로 상기 게이트 절연막이 노출될때까지 연마하여 매립형 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 게이트 전극은 상기 게이트 절연막상에 도핑된 폴리실리콘을 증착하고, 에치백 과도식각하여 제 2 트렌치 영역 내부에 매립시킨 다음, 상기 폴리실리콘 상부에 실리사이드를 형성하여 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 실리사이드를 폴리실리콘 상부에 형성시키기 위하여, 전체 구조 상부에 제 2 트렌치 영역의 매립될만큼의 두께로 실리사이드막을 형성하고, 게이트 절연막이 노출되기까지 CMP 공정을 진행하여 매립형 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 실리사이드를 폴리실리콘 상부에 형성시키기 위하여, 상기 과도 식각이 이루어진 폴리실리콘 상부에만 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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