KR19990056756A - 아날로그 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 트랜지스터 영역과 캐패시터 영역 사이의 단차를 최소화할 수 있는 아날로그 반도체 소자의 제조방법을 제공한다.

본 발명에 따른 아날로그 반도체 소자의 제조방법은 다음과 같다. 먼저, 제 1 도전형 반도체 기판에 소자분리막을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역에 트랜지스터 영역과 캐패시터 영역을 각각 정의한다. 그런 다음, 상기 기판 상에 상기 캐패시터 영역의 하부전극 예정영역을 노출시키는 마스크 패턴을 형성하고, 상기 노출된 하부전극 예정영역을 식각하여 트렌치를 형성한 후, 상기 마스크 패턴을 이온주입 마스크로 하여 상기 트렌치에 산소이온을 주입한 다음, 상기 트렌치에 제 2 도전형물질로 이루어진 캐패시터의 하부전극을 형성한다. 그리고 나서, 상기 트렌치와 상기 하부전극의 경계면에 상기 하부전극을 둘러싸도록 격리 산화막을 형성하고, 상기 마스크 패턴을 제거한 다음, 상기 기판 전면에 절연막을 형성한다. 그 후, 상기 절연막 상에 게이트 물질막을 형성하고, 상기 게이트 물질막 및 절연막을 패터닝하여 상기 트랜지스터 영역에 게이트 절연막 및 게이트를 형성함과 동시에, 상기 캐패시터 영역의 상기 하부전극 상에 유전체막 및 상부전극을 형성하여 캐패시터를 형성한다.

Description

아날로그 반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜지스터 영역과 캐패시터 영역 사이의 단차를 최소화할 수 있는 아날로그 반도체 소자의 제조방법에 관한 것이다.

아날로그 반도체 소자는 로우(low) 상태와 하이(high) 상태만의 두가지 데이터를 갖는 디지탈 반도체 소자와는 달리 여러 상태의 데이터를 저장한다. 또한, 아날로그 반도체 소자에는 그의 회로에 필요한 각각의 노드에 레지스터(resistor)와 캐패시터가 첨가된다. 이 캐패시터는 하부 캐패시터 전극과 이 하부 캐패시터 전극 상에 형성된 절연막과, 이 절연막 상에 형성된 상부 캐패시터 전극으로 이루어진다.

도 1은 종래의 아날로그 반도체 소자를 나타낸 단면도로서, 도 1을 참조하여 그의 제조방법을 설명한다.

도 1을 참조하면, 반도체 기판(1) 상에 소자간 분리를 위한 필드 산화막(2)을 형성하여, 필드 산화막(2) 사이의 액티브 영역에 트랜지스터 영역(A)을 정의함과 더불어, 필드 산화막(2)의 소정 부분에 캐패시터 영역(B)을 정의한다. 그런 다음, 기판 전면에 게이트 절연막(3), 도핑된 제 1 폴리실리콘막(4), 텅스텐 실리사이드막(5)을 순차적으로 증착하고 패터닝하여, 트랜지스터 영역(A)에 게이트(100a)를 형성함과 더불어, 캐패시터 영역(B)에 하부전극(100b)을 형성한다. 그런 다음, 캐패시터 영역(B)의 하부전극(100b) 상에 버퍼용 폴리실리콘막(6), 유전체막으로서 작용하는 산화막(7), 및 도핑된 제 2 폴리실리콘막으로 이루어진 상부전극(9)을 형성함으로써, 캐패시터(200)를 형성한다. 여기서, 버퍼용 폴리실리콘막(6)은, 텅스텐 실리사이드막(5) 상에 바로 산화막(5)을 형성하는 경우, 텅스텐 실리사이드막(5)의 F(fluorin) 계열과 산화공정시의 O₂개스의 결합으로 인한 산화막(7)의 두께변화에 의해 야기되는 캐패시터의 용량감소를 방지하기 위하여 형성한다. 그리고 나서, 트랜지스터 영역(A)의 게이트(100a) 상부와, 캐패시터 영역(B)의 상부전극(8) 상에 반사방지막(9)을 형성한다.

그러나, 상기한 바와 같은 종래의 아날로그 반도체 소자에 있어서는, 필드 산화막(2) 상에 캐패시터(200)를 형성함에 따라 트랜지스터 영역(A)과 캐패시터 영역(B) 사이에 단차가 발생한다. 이러한 단차를 감소시키기 위하여 평탄화공정을 진행하지만, 표면의 평탄화가 완전히 이루어지지 않기 때문에, 금속 배선의 형성시 배선의 단선을 유발할 뿐만 아니라, 포토리소그라피 공정시 노칭(notching)등의 문제를 유발하여 소자의 신뢰성 및 수율을 저하시킨다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 액티브 영역에 트랜지스터 및 캐패시터를 형성하되, 캐패시터의 하부전극을 액티브 영역에 매립시킴으로써, 트랜지스터 영역과 캐패시터 영역 사이의 단차를 최소화할 수 있는 아날로그 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1은 종래의 아날로그 반도체 소자를 나타낸 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 아날로그 반도체 소자의 제조방법을 설명하기 위한 단면도.

〔도면의 주요 부분에 대한 부호의 설명〕

21 : 반도체 기판 22 : 소자 분리막

23 : 질화막 마스크 패턴 24 : 트렌치

25 : 에피층 26 : 격리 산화막

27 : 절연막 27a : 게이트 절연막

27b :유전체막 28 : 도핑된 폴리실리콘막

29 : 텅스텐 실리사이드막 30 : 반사방지막

300 : 게이트 물질막 300a : 게이트

300b : 상부전극 400 : 캐패시터

A : 트랜지스터 영역 B : 캐패시터 영역

상기 목적을 달성하기 위한 본 발명에 따른 아날로그 반도체 소자의 제조방법은 다음과 같다. 먼저, 제 1 도전형 반도체 기판에 소자분리막을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역에 트랜지스터 영역과 캐패시터 영역을 각각 정의한다. 그런 다음, 상기 기판 상에 상기 캐패시터 영역의 하부전극 예정영역을 노출시키는 마스크 패턴을 형성하고, 상기 노출된 하부전극 예정영역을 식각하여 트렌치를 형성한 후, 상기 마스크 패턴을 이온주입 마스크로 하여 상기 트렌치에 산소이온을 주입한 다음, 상기 트렌치에 제 2 도전형물질로 이루어진 캐패시터의 하부전극을 형성한다. 그리고 나서, 상기 트렌치와 상기 하부전극의 경계면에 상기 하부전극을 둘러싸도록 격리 산화막을 형성하고, 상기 마스크 패턴을 제거한 다음, 상기 기판 전면에 절연막을 형성한다. 그 후, 상기 절연막 상에 게이트 물질막을 형성하고, 상기 게이트 물질막 및 절연막을 패터닝하여 상기 트랜지스터 영역에 게이트 절연막 및 게이트를 형성함과 동시에, 상기 캐패시터 영역의 상기 하부전극 상에 유전체막 및 상부전극을 형성하여 캐패시터를 형성한다.

여기서, 상기 산화막은 급속열처리공정으로 형성하고, 상기 하부전극은 선택적 에피택셜 성장법으로 상기 트렌치에 고농도의 제 2 도전형 불순물 이온이 도핑된 에피층으로 형성한다.

상기한 본 발명에 의하면, 액티브 영역에 트랜지스터 및 캐패시터를 형성하되, 캐패시터의 하부전극을 에피층으로 액티브 영역에 매립시킴으로써, 트랜지스터 영역과 캐패시터 영역 사이의 단차를 현저하게 감소시킬 수 있다. 이에 따라, 표면의 평탄화가 용이하게 이루어지므로, 금속 배선 형성시 배선의 단선문제가 방지될 뿐만 아니라, 포토리소그라피 공정시 노칭(notching)등의 문제가 방지됨으로써, 소자의 신뢰성 및 수율이 향상된다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 아날로그 반도체 소자의 제조방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, p형 반도체 기판(21)에 트렌치 기술, 바람직하게 STI(Shallow Trench Isolation) 기술을 이용하여 소자 분리막(22)을 형성하여, 소자 분리막(22) 사이의 액티브 영역에 트랜지스터 영역(A)과 캐패시터 영역(B)을 각각 정의한다. 그런 다음, 기판 전면에 실리콘 질화막을 증착한 후 패터닝하여, 캐패시터 영역(B)을 소정 부분 노출시키는 질화막 마스크 패턴(23)을 형성한다. 질화막 마스크 패턴(23)을 식각 마스크로 하여 노출된 캐패시터 영역(B)의 기판(21)을 소정 깊이만큼 식각하여 트렌치(24)를 형성한다. 여기서, 트렌치(24)는 그의 양 측벽이 수직 프로파일을 갖도록 형성한다.

도 2b를 참조하면, 질화막 마스크 패턴(23)을 이온주입 마스크로 하는 이온 주입 공정으로 트렌치(24)에 산소이온을 주입한 후, 트렌치(24)에 P(phosphorous) 이온이나 As(arsenic) 이온이 고농도로 도핑된 N^＋에피층을 선택적 에피택셜 성장법으로 형성하여 에피층(25)을 형성한다. 여기서, 에피층(25)은 캐패시터의 하부전극으로 작용한다. 그리고 나서, 급속열처리공정(Rapid Thermal Process; RTP) 공정으로 열처리를 진행하여, 에피층(25)의 산소가 주입된 영역과 기판(21)의 경계 면을 산화시켜 에피층(25) 주변에 격리 산화막(26)을 형성함으로써, 에피층(25)과 기판(21)을 격리시킨다. 이에 따라, 캐패시터 영역(B)은 액티브 영역과 전기적으로 절연된다.

도 2c를 참조하면, 습식식각으로 질화막 마스크 패턴(23)을 제거하고, 기판 전면에 절연막(27)을 형성하고, 절연막(27) 상에 도핑된 폴리실리콘막(28) 및 텅스텐 실리사이드막(29)으로 이루어진 게이트 물질막(300)과, 반사방지막(30)을 순차적으로 형성한다.

도 2d를 참조하면, 반사방지막(30), 게이트 물질막(300), 및 절연막(27)을 패터닝하여, 트랜지스터 영역(A)에는 게이트 절연막(27a)과, 상부에 반사방지막(30)을 구비하고, 폴리실리콘막(28)과 텅스텐 실리사이드막(29)으로 이루어진 게이트(300a)를 형성한다. 동시에, 캐패시터 영역(B)에는 유전체막(27b)과 상부에 반사방지막(30)을 구비하고, 폴리실리콘막(28)과 텅스텐 실리사이드막(29)으로 이루어진 상부전극(300b)을 형성함으로써 캐패시터(400)를 형성한다.

그리고 나서, 도시되지는 않았지만, 공지된 방법으로 후속공정을 진행하여, 트랜지스터 영역(A)에 트랜지스터를 완성한다.

한편, 상기한 실시예에서는 게이트 절연막과 유전체막을 동일한 두께로 형성하였지만, 유전체막의 두께를 더 두껍게 형성하는 경우에는, 도시되지는 않았지만, 기판 전면에 게이트 절연막 두께의 제 1 절연막을 형성한 후, 캐패시터 영역에만 선택적으로 제 2 절연막을 형성하여, 캐패시터 영역과 트랜지스터 영역의 절연막 두께를 다르게 형성한다.

상기한 본 발명에 의하면, 액티브 영역에 트랜지스터 및 캐패시터를 형성하되, 캐패시터의 하부전극으로서 에피층을 액티브 영역에 매립시킴으로써, 트랜지스터 영역과 캐패시터 영역 사이의 단차를 현저하게 감소시킬 수 있다. 이에 따라, 표면의 평탄화가 용이하게 이루어지므로, 금속 배선 형성시 배선의 단선문제가 방지될 뿐만 아니라, 포토리소그라피 공정시 노칭(notching)등의 문제가 방지됨으로써, 소자의 신뢰성 및 수율이 향상된다.

또한, 캐패시터의 하부전극 형성을 위한 폴리실리콘막의 증착공정이 배재되고, 게이트 절연막과 유전체막을 동시에 형성할 수 있으므로, 공정이 단순해지는 효과가 있다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (12)

1. 제 1 도전형 반도체 기판에 소자분리막을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역에 트랜지스터 영역과 캐패시터 영역을 각각 정의하는 단계;

   상기 기판 상에 상기 캐패시터 영역의 하부전극 예정영역을 노출시키는 마스크 패턴을 형성하는 단계;

   상기 노출된 하부전극 예정영역을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치에 제 2 도전형 물질로 이루어진 캐패시터의 하부전극을 형성하는 단계;

   상기 트렌치와 상기 하부전극의 경계면에 상기 하부전극을 둘러싸도록 격리 산화막을 형성하는 단계;

   상기 마스크 패턴을 제거하는 단계;

   상기 기판 전면에 절연막을 형성하는 단계;

   상기 절연막 상에 게이트 물질막을 형성하는 단계; 및,

   상기 게이트 물질막 및 절연막을 패터닝하여 상기 트랜지스터 영역에 게이트 절연막 및 게이트를 형성함과 동시에, 상기 캐패시터 영역의 상기 하부전극 상에 유전체막 및 상부전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 소자분리막은 트렌치 소자분리기술을 이용하여 형성하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 마스크 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계와 상기 하부전극을 형성하는 단계 사이에, 상기 마스크 패턴을 이온주입 마스크로 하여 상기 트렌치에 산소이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
5. 제 4 항에 있어서, 상기 격리 산화막을 형성하는 단계는 급속열처리공정으로 진행하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 하부전극을 형성하는 단계는 선택적 에피택셜 성장법으로 상기 트렌치에 고농도의 제 2 도전형 불순물 이온이 도핑된 에피층을 형성하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
7. 제 1 항에 있어서, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
8. 제 7 항에 있어서, 상기 제 2 도전형 불순물 이온은 P(phosphorous) 이온 또는 As(arsenic) 이온인 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
9. 제 1 항에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
10. 제 1 항에 있어서, 상기 게이트 물질막은 도핑된 폴리실리콘막과 텅스텐 실리사이드막이 순차적으로 적층된 막으로 이루어진 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
11. 제 1 항에 있어서, 상기 게이트 물질막을 형성하는 단계에서, 상기 게이트 물질막 상에 반사방지막을 형성하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.
12. 제 1 항에 있어서, 상기 유전체막 및 게이트 절연막의 두께가 다른 경우, 상기 절연막을 형성하는 단계는

    상기 기판 전면에 상기 게이트 절연막의 두께를 가지는 제 1 절연막을 형성하는 단계; 및,

    상기 캐패시터 영역의 상기 제 1 절연막 상에 선택적으로 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조방법.