KR100427441B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 트랜지스터 형성 전에 트렌치를 형성하여 커패시터의 하부전극를 형성한 후, 유전체막으로 열산화막을 적층하고, 경사 이온주입방법으로 트렌치 내벽에 불순물을 주입함으로써, 상기 유전체막으로 열산화막을 사용하여 전기적 특성과 공정안정성을 확보할 수 있으며, 트렌치 형태의 커패시터로 인하여 단위면적당 높은 커패시턴스를 구현하는 것을 특징으로 하여 고집적 메모리 소자 제조가 가능한 기술이다.

Description

반도체소자의 제조방법{Method for forming the semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 트랜지스터 형성 전에 트렌치를 형성하여 커패시터의 하부전극를 형성한 후, 유전체막으로 열산화막을 적층하고, 경사 이온주입방법으로 트렌치 내벽에 불순물을 주입함으로써, 상기 유전체막으로 열산화막을 사용하여 전기적 특성과 공정안정성을 확보할 수 있으며, 트렌치 형태의 커패시터로 인하여 단위면적당 높은 커패시턴스를 구현하는 반도체소자의 제조방법에 관한 것이다.

현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구개발이 활발하게 진행되고 있으며, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.

이러한 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 얇은 유전체막 두께 확보, 3차원적인 커패시터의 구조를 통해서 유효 면적 증가, 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.

도 1a 내지 도 1g는 종래 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 게이트전극(30)과 트랜지스터(20)가 형성된 반도체기판(10) 상에 층간절연막(40)을 적층한 후, 선택적 식각 공정에 의해 트랜지스터 콘택홀(60)을 형성하면서, 커패시터의 하부전극으로 게이트전극(30)을 사용하기 위해 커패시터 형성부위도 동시에 건식식각하여 커패시터 콘택홀(50)을 형성한다.

이어서, 도 1b에 도시된 바와 같이, 상기 결과물 상에 유전율이 낮은 산화막(미도시함)을 300Å 두께로 증착한 후, 상기 커패시터 형성부위 상부에 감광막(미도시함)을 도포한다.

그리고, 상기 감광막을 마스크로 식각공정을 진행하여 트랜지스터 콘택홀(60) 측벽에 산화막 스페이서(75)를 형성한 후, 상기 감광막을 제거한다.

이때, 상기 커패시터 콘택홀(50)에 남은 산화막이 유전체막(70)으로 적용된다.

계속하여, 도 1c에 도시된 바와 같이, 상기 결과물 상에 폴리실리콘막(80)과 금속층(90)을 순차적으로 적층한 후, 선택적 식각 공정에 의해 비트라인과 커패시터의 상부전극을 형성한다.

그런데, 상기와 같은 종래 기술을 이용하게 되면, 상기 커패시터 콘택홀 형성 시, 하부전극 표면이 건식식각에 의해 거칠어지고, 층간절연막이 잔류되는 두께를 조절하기 힘들며, 과도 식각 시, 게이트전극이 드러나 누설전류가 발생되는 문제점이 있었다.

또한, 상기 커패시터와 비트라인은 트랜지스터가 형성된 이후에 이루어짐으로써 게이트전극의 활성화 율이 낮게되어, 전압종속 특성이 나빠지는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체소자 제조에 있어서, 트랜지스터 형성 전에 트렌치를 형성하여 커패시터의 하부전극를 형성한 후, 유전체막으로 열산화막을 적층하고, 경사 이온주입방법으로 트렌치 내벽에 불순물을 주입함으로써, 상기 유전체막으로 열산화막을 사용하여 전기적 특성과 공정안정성을 확보할 수 있으며, 트렌치 형태의 커패시터로 인하여 단위 면적당 높은 커패시턴스를 구현하는 것이 목적이다.

도 1a 내지 도 1c는 종래 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체기판 110 : 유전체막

120 : 감광막 130 : 이온주입

135 : 실리콘 농도 140 : 게이트산화막

150 : 트랜지스터의 게이트 전극 160 : 커패시터의 상부전극

180 : 스페이서 190 : 이온주입

195 : 소오스/드레인 200 : 층간절연막

210 : 티타늄막 220 : 플러그

230 : 알루미늄막

상기 목적을 달성하기 위하여, 본 발명은 하부 트렌치가 형성된 반도체기판 상에 유전체막을 적층한 후, 식각공정을 진행하여 커패시터 형성부위 상부에만 유전체막을 형성하는 단계와; 상기 결과물 상에 커패시터 형성부위를 제외한 부분에 제1감광막을 도포한 후, 이를 마스크로 이온주입하는 단계와; 상기 제1감광막을 제거한 후, 결과물 전체에 게이트 옥시데이션 공정을 진행하여 게이트산화막을 형성하는 단계와; 상기 결과물 상에 게이트폴리막과 게이트금속막을 순차적으로 적층한 후, 선택적 식각 공정을 진행하여 트랜지스터의 게이트전극과 커패시터의 상부전극을 형성하는 단계와; 상기 트랜지스터의 게이트전극 측벽과 커패시터의 상부전극 측벽에 스페이서를 형성한 후, 상기 스페이서를 마스크로 이온주입하여 소오스/드레인을 형성하는 단계와; 상기 결과물 상에 층간절연막을 적층한 후, 선택적 식각공정을 진행하여 트랜지스터 콘택홀과 커패시터의 상하부 콘택홀을 동시에 형성하는 단계와; 상기 결과물 상에 티타늄막을 적층한 후, 금속층을 매립하여 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법을 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 2a에 도시된 바와 같이, 반도체기판(100)에 식각공정을 진행하여 트렌치(105)를 형성한 후, 열 옥시데이션 공정을 진행하여 유전체막(110)인 열산화막을 형성한다.

이때, 상기 유전체막을 250~280Å 두께로 증착한 후, 게이트 옥시데이션 공정으로 10Å 더 증착하여 단위 정전용량을 1fF/um2로 맞춘다.

그리고, 상기 유전체막(110) 상부에 마스크를 이용하여, 커패시터 형성부위 상부에만 유전체막(110)을 형성되도록 건식식각 공정을 진행하여 주변 열산화막을 제거한다.

이때, 상기 유전체막(110)은 누설전류 특성과 증착두께의 균일성이 우수하여 정확한 커패시턴스를 구현 할 수 있다.

그리고, 도 2b에 도시된 바와 같이, 상기 결과물 상에 커패시터 형성부위를제외한 부분에 제1감광막(120)을 도포한 후, 이를 마스크로 하여 인(P)이온을 경사이온주입(130) 공정으로 트렌치와 트렌치 주변에 주입한다.

이때, 상기 인을 이온주입함으로써, 하부 전극의 하이 도핑(hi doping)을 형성되어, 게이트 옥시데이션 열처리로 유전체막(110) 내에 인을 하부전극으로 이동시키고 활성화시킨다.

이어서, 도 2c에 도시된 바와 같이, 상기 제1감광막(미도시함)을 제거한 후, 결과물 전체에 게이트 옥시데이션 공정을 진행하여, 유전체막(110) 상부를 제외한 나머지 부분에만 게이트산화막(140)을 형성한다.

그러나, 상기 게이트 옥시데이션 공정 시, 부가되는 고온으로 인하여 유전체막 내에 있던 인(P) 이온들이 반도체기판(100) 쪽으로 이동하면서 반도체기판의 표면 실리콘 농도(135)가 더욱 높아진다.

그 후, 도 2d에 도시된 바와 같이, 상기 결과물 상에 트랜지스터의 게이트폴리막(미도시함)과 게이트금속막(미도시함)을 순차적으로 적층한 후, 선택적 식각 공정을 진행하여 트랜지스터의 게이트전극(150)과 커패시터의 상부전극(160)을 형성한다.

그리고, 도 2e에 도시된 바와 같이, 상기 트랜지스터의 게이트전극(150) 측벽과 커패시터의 상부전극(160) 측벽에 스페이서(180)를 형성한 후, 상기 스페이서(180)를 마스크로 불순물 이온주입(190) 공정을 진행한다.

이때, 상기 불순물 이온주입(190) 공정에 의해 반도체기판 하부에 소오스/드레인(195)를 형성한다.

상기 소오스/드레인(195) 이온주입 시, 하부전극에 하이 도핑 픽업(hi doping pick-up)을 형성함으로써 하부 전극으로의 전하이동도를 증가시킨다.

계속하여, 도 2f에 도시된 바와 같이, 상기 결과물 상에 층간절연막(200)을 적층한 후, 선택적 식각 공정을 진행하여 트랜지스터 콘택홀(미도시함)과 커패시터의 상하부 콘택홀(미도시함)을 동시에 형성한다.

그리고, 상기 콘택홀 들이 형성된 결과물 상에 티타늄막(210)을 적층한 후, 금속층을 매립하여 플러그(220)를 형성한다.

그 후, 상기 플러그(220) 상부에 알루미늄막(230)을 적층한 후, 노광 및 식각 공정을 진행하여 상기 플러그(220)를 절연시킨다.

따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 제조방법을 이용하게 되면, 반도체소자의 커패시터 제조방법에 관한 것으로, 특히 트랜지스터 형성 전에 트렌치를 형성하여 커패시터의 하부전극를 형성한 후, 유전체막으로 열산화막을 적층하고, 경사 이온주입방법으로 트렌치 내벽에 불순물을 주입함으로써, 상기 유전체막으로 열산화막을 사용하여 전기적 특성과 공정안정성을 확보할 수 있으며, 트렌치 형태의 커패시터로 인하여 단위면적당 높은 커패시턴스를 구현하여 고집적 메모리 소자를 제조 할 수 있는 매우 유용하고 효과적인 발명이다.

Claims (7)

1. 하부 트렌치가 형성된 반도체기판 상에 유전체막을 적층한 후, 식각공정을 진행하여 커패시터 형성부위 상부에만 유전체막을 형성하는 단계와;

   상기 결과물 상에 커패시터 형성부위를 제외한 부분에 제1감광막을 도포한 후, 이를 마스크로 이온주입하는 단계와;

   상기 제1감광막을 제거한 후, 결과물 전체에 게이트 옥시데이션 공정을 진행하여 게이트산화막을 형성하는 단계와;

   상기 결과물 상에 트랜지스터의 게이트폴리막과 게이트금속막을 순차적으로 적층한 후, 선택적 식각 공정을 진행하여 트랜지스터의 게이트전극과 커패시터의 상부전극을 형성하는 단계와;

   상기 트랜지스터의 게이트전극 측벽과 커패시터의 상부전극 측벽에 스페이서를 형성한 후, 상기 스페이서를 마스크로 이온주입하여 소오스/드레인을 형성하는 단계;

   상기 결과물 상에 층간절연막을 적층한 후, 선택적 식각 공정을 진행하여 트랜지스터 콘택홀과 커패시터의 상하부 콘택홀을 동시에 형성하는 단계와;

   상기 결과물 상에 티타늄막을 적층한 후, 금속층을 매립하여 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1항에 있어서, 상기 유전체막은 열산화막을 이용하여 형성하는 하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1항에 있어서, 상기 트랜지스터의 게이트폴리막을 이용하여 커패시터의 상부전극을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1항에 있어서, 상기 불순물 이온주입 시, 인을 사용하여 하부 전극의 하이 도핑을 형성하여, 게이트 옥시데이션 열처리로 유전체막 내에 인을 하부전극으로 이동시키고 활성화시키는 것을 특징으로 하는 특징으로 하는 반도체소자의 제조방법.
5. 제 1항에 있어서, 상기 상부 전극을 게이트폴리막과 게이트금속막을 이용하여 다중 층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1항에 있어서, 상기 소오스와 드레인 이온주입 시, 하부전극에 하이 도핑 픽업을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제 1항에 있어서, 상기 유전체막을 250~280Å 두께로 증착한 후, 게이트 옥시데이션 공정으로 10Å 더 증착하여 단위 정전용량을 1fF/um2로 맞추는 것을 특징으로 하는 반도체소자의 제조방법