KR100510101B1 - 반도체 소자의 아날로그 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 아날로그 캐패시터 제조 방법에 관한 것으로, 산소 이온의 주입 깊이를 달리하여 이후 질소 분위기에서의 열처리 공정시 하부 전극과 상부 전극을 절연하는 산화막의 성장 두께를 조절하므로써 한 칩내에 서로 다른 용량을 갖는 캐패시터를 제조할 수 있어 칩 사이즈의 감소 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 아날로그 캐패시터 제조 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 아날로그 캐패시터 제조 방법에 관한 것으로, 특히 산소 이온의 주입 깊이를 달리하여 하부 전극과 상부 전극을 절연하는 산화막의 성장 두께를 조절하므로써 한 칩내에 서로 다른 용량을 갖는 캐패시터를 제조할 수 있어 칩 사이즈의 감소 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 아날로그 캐패시터 제조 방법에 관한 것이다.
아날로그 캐패시터는 하나의 기판상에 서로 다른 용량을 갖는 캐패시터가 여러개 형성된 것이다.
먼저, 종래의 아날로그 캐패시터의 제조 방법을 설명하면 다음과 같다.
반도체 기판의 소정 영역을 식각하여 트렌치 구조를 형성하고, 트렌치 구조내에 절연물을 매립하여 소자 분리 영역을 형성한다. 전체 구조 상부에 제 1 산화막을 형성하고, 제 1 폴리실리콘막을 형성한다. 제 1 폴리실리콘막은 비정질실리콘막을 증착한 후 불순물(대표적으로 인)을 도핑하여 형성한다. 제 1 폴리실리콘막 상부에 열산화 공정에 의해 제 2 산화막을 형성한 후 제 2 폴리실리콘막을 증착한다. 제 2 폴리실리콘막은 도프트 폴리실리콘막이다. 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 제 2 폴리실리콘막 및 제 2 산화막을 패터닝하여 상부 전극을 형성한다. 그리고 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막 및 제 1 산화막을 패터닝하여 하부 전극을 형성한다.
상기와 같은 공정에 의해 형성된 아날로그 캐패시터의 캐패시터 용량을 바꾸기 위해서는 캐패시터 양단 전극의 면적을 레이아웃상에서 조절하거나, 상부 전극과 하부 전극을 절연시키는 제 2 산화막의 두께를 조절하거나 캐패시터의 개수로 용량을 조절한다. 그러나 이와 같은 방법으로 캐패시터 용량을 조절하면 칩의 면적이 커질 수 있고, 제 2 산화막의 두께를 조절하기 위해 열산화 시간을 증가시키다 보면 하부 전극인 제 1 폴리실리콘막에 영향을 주어 소자의 신뢰성을 저하시키게 된다.
따라서, 본 발명은 칩의 면적을 증가시키지 않으면서 열산화 공정에 의하지 않고 제 2 산화막의 두께를 조절하므로써 서로 다른 용량을 갖는 캐패시터를 형성할 수 있는 아날로그 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판의 선택된 영역을 식각하여 트렌치를 형성한 후 상기 트렌치내에 절연물을 매립하여 소자 분리 영역을 형성하는 단계와, 전체 구조 상부에 제 1 산화막 및 비정질실리콘막을 형성한 후 상기 비정질 실리콘막의 선택된 다수의 영역에 산소 이온을 주입하여 이온 주입 영역을 형성하는 단계와, 상기 이온 주입 영역중 상대적으로 작은 용량의 캐패시터를 형성하기 위한 영역에 산소 이온을 재주입하는 단계와, 질소 분위기에서 열처리 공정을 실시하여 상기 이온 주입 영역을 산화시켜 제 2 산화막을 형성하는 단계와, 상기 비정질실리콘막에 불순물을 주입하여 제 1 폴리실리콘막으로 변화시키는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 패터닝하여 하부 전극 및 상부 전극으로 이루어진 캐패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에서는 캐패시터의 상부 전극과 하부 전극 사이에 형성되는 절연 산화막의 두께에 따라 캐패시터의 용량이 달라지는 점을 이용하여 높은 용량의 캐패시터가 형성되는 지역에는 얇은 산화막을 형성하고, 낮은 용량의 캐패시터가 형성되는 지역에는 두꺼운 산화막을 형성한다. 이때, 산화막의 두께는 필요로 하는 용량에 따라 다르게 형성한다. 이러한 산화막을 형성하기 위해 산소 이온의 주입 깊이를 달리하여 이온 주입 영역을 형성한 후 질소 분위기에서 열처리 공정을 실시하여 산소 이온 주입 영역을 산화시켜 산화막으로 변화시킨다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 아날로그 캐패시터의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11)의 선택된 영역을 식각하여 트렌치를 형성한 후 트렌치내에 절연물을 매립하여 소자 분리 영역(12)을 형성한다. 전체 구조 상부에 제 1 산화막(13)을 형성한 후 비정질실리콘막(14)을 형성한다. 전체 구조 상부에 제 1 감광막(15)을 형성한 후 패터닝한다. 제 1 감광막(15)은 소자 분리 영역(12) 상부의 비정질실리콘막(14)이 노출되도록 패터닝한다. 패터닝된 제 1 감광막(15)을 마스크로 산소 이온을 주입하여 비정질실리콘막(14)상에 제 1 및 제 2 이온 주입 영역(16A 및 16B)을 형성한다. 이때, 주입되는 산소 이온은 10keV의 에너지로 300Å 정도 깊이까지 주입되도록 한다. 이는 하나의 실시 예에 불과한 것으로 필요로 하는 캐패시터의 용량에 따라 주입되는 깊이를 다르게 한다.
도 1(b)를 참조하면, 제 1 감광막(15)을 제거한 후 전체 구조 상부에 제 2 감광막(17)을 형성하고 패터닝한다. 이때, 제 2 감광막(17)은 낮은 용량을 갖는 캐패시터가 형성될 부분의 제 2 이온 주입 영역(16B)이 노출되도록 한다. 패터닝된 제 2 감광막(17)을 마스크로 제 2 이온 주입 영역(16B)에 산소 이온을 주입한다. 이때, 주입되는 산소 이온은 30keV의 에너지로 600Å의 깊이까지 주입되도록 한다. 즉, 첫 번째 산소 이온의 주입 조건보다 상대적으로 높은 조건에서 산소 이온을 주입한다. 이 또한 하나의 실시 예에 불과한 것이다.
도 1(c)를 참조하면, 제 2 감광막(17)을 제거한 후 질소 분위기에서 열처리 공정을 실시한다. 이 공정에 의해 제 1 및 제 2 이온 주입 영역(16A 및 16B)이 산화되어 제 2 산화막(18)으로 된다. 그리고, 비정질실리콘막(14)에 불순물(대표적으로 인)을 주입하여 제 1 폴리실리콘막(14A)으로 변화시킨다.
도 1(d)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(19)을 형성한 후 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 폴리실리콘막(19) 및 제 2 산화막(18)을 패터닝하여 상부 전극을 형성한다. 제 2 마스크를 이용한 리소구라피 공정 및 식각 공정으로 제 1 폴리실리콘막(14A) 및 제 1 산화막(13)을 패터닝하여 하부 전극을 형성한다.
상술한 바와 같이 본 발명에 의하면 한 칩내에 서로 다른 용량의 캐패시터의 값이 요구되는 경우 레이아웃의 사이즈를 변화시키지 않고 단지 산소 이온의 주입 깊이를 달리하여 캐패시터의 용량을 변화시킬 수 있어 칩 사이즈를 줄이는데 크게 기여할 수 있다. 또한 아날로그 캐패시터와 일반 트랜지스터가 같이 구성될 때 산소 이온의 주입으로 캐패시터의 용량을 조절하므로써 열산화막의 두께를 조절할 때보다 하부 전극에 영향을 미치지 않어 소자의 신뢰성을 향상시킬 수 있다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 아날로그 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 소자 분리 영역
13 : 제 1 산화막 14 : 비정질실리콘막
15 : 제 1 감광막 16A 및 16B : 제 1 및 제 2 이온 주입 영역
17 : 제 2 감광막 14A : 제 1 폴리실리콘막
18 : 제 2 산화막 19 : 제 2 폴리실리콘막
Claims (6)
- 반도체 기판의 선택된 영역을 식각하여 트렌치를 형성한 후 상기 트렌치내에 절연물을 매립하여 소자 분리 영역을 형성하는 단계와,전체 구조 상부에 제 1 산화막 및 비정질실리콘막을 형성한 후 상기 비정질 실리콘막의 선택된 다수의 영역에 산소 이온을 주입하여 이온 주입 영역을 형성하는 단계와,상기 이온 주입 영역중 상대적으로 작은 용량의 캐패시터를 형성하기 위한 영역에 산소 이온을 재주입하는 단계와,질소 분위기에서 열처리 공정을 실시하여 상기 이온 주입 영역을 산화시켜 제 2 산화막을 형성하는 단계와,상기 비정질실리콘막에 불순물을 주입하여 제 1 폴리실리콘막으로 변화시키는 단계와,전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 패터닝하여 하부 전극 및 상부 전극으로 이루어진 캐패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 아날로그 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 비정질실리콘막에 주입되는 산소 이온은 필요로 하는 캐패시터의 용량에 따라 주입 깊이를 달리하는 것을 특징으로 하는 반도체 소자의 아날로그 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 이온 주입 영역에 주입되는 산소 이온은 필요로 하는 캐패시터의 용량에 따라 주입 깊이가 달라지는 것을 특징으로 하는 반도체 소자의 아날로그 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 두 번째 산소 이온 주입 조건은 상기 첫 번째 산소 이온 주입 조건보다 상대적으로 높은 것을 특징으로 하는 반도체 소자의 아날로그 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 비정질실리콘막에 주입되는 산소 이온은 10keV의 에너지로 300Å 정도 깊이까지 주입되도록 하는 것을 특징으로 하는 반도체 소자의 아날로그 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 이온 주입 영역에 재주입되는 산소 이온은 30keV의 에너지로 600Å의 깊이까지 주입되도록 하는 것을 특징으로 하는 반도체 소자의 아날로그 캐패시터 제조 방법.
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