KR100253562B1 - 고속소자용 트랜지스터 제조방법 - Google Patents
고속소자용 트랜지스터 제조방법 Download PDFInfo
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Abstract
고속소자용 트랜지스터를 제조하는 공정에서 반도체기판상에 포토레지스트층을 코팅한후, 게이트 형성용 마스크와 반대형의 깊은 이온주입 및 문턴전압용 이온주입마스크인 감광막 패턴을 사용하여, 깊이 이온주입 및 문턱전압용 이온주입영역을 형성함으로써, 소오스/드레인이 형성된 부분에는 이온주입이 되지 않도록하여, 웰농도를 유지시키면서, 소오스/드레인의 접합용량을 감소시킬 수 있다.
Description
제1a도 내지 f도는 본 발명에 따른 고속소자용 트랜지스터를 제조하는 공정을 순서적으로 나타낸 반도체소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : P-웰영역
3 : 필드산화막 4 : 감광막 패턴
5 : 깊은 이온주입 및 문턱전압용 이온주입영역
6 : 게이트 산화막 7 : 게이트 전극
8 : LDD영역 9 : 절연막 스페이서
10 : 소오스/드레인 영역
본 발명은 반도체소자의 고속소자용 트랜지스터 제조방법에 관한 것으로, 특히, P-웰영역에 깊은 이온 주입영역을 형성할 때, 게이트 형성용 마스크와 반대형의 마스크를 사용하여 이온주입을 함으로써, 소오스/드레인이 형성될 부분에는 이온주입이 되지 않도록하여, 웰 농도를 그대로 유지시키면서, 소오스/드레인의 접합용량을 감소시킬 수 있는 반도체소자의 고속소자용 트랜지스터 제조방법에 관한 것이다.
종래의 반도체소자의 고속소자용 트랜지스터 제조방법은 다음과 같다. 먼저, 실리콘기판 상에 웰영역을 형성하고, 상기 웰영역에 소자간의 격리를 위한 소자분리영역을 형성한 후, 문턱전압조절을 위한 이온주입 및 짧은 채널트랜지스터의 펀치스로우 억제용 깊은 이온주입을 이행하고, 상부에 게이트산화막을 형성한후 게이트를 형성하고, LDD(Lightly Doped Draim) 및 소오스/드레인 영역을 형성한다. 그런데, 상기 공정중 문턱전압조절 및 펀치스로우 특성 억제용 이온주입이 종래의 기술에는 트랜지스터 전지역(소스, 드레인, 그리고 채널부분을 포함)에 적용이 되므로써 소스/드레인이 형성된후 접합부의 기생용량이 증가되어 소자의 고속동작 능력을 저하시키는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하여, 반도체 소자의 고속동작에 유리한 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 트랜지스터의 제작시 문턱전압조절을 위한 이온주입과 소자의 집적도가 증가하므로써 발생하기 쉬운 짧은 채널 트랜지스터의 펀치스로우 특성을 억제시키기 위한 깊은 이온주입시, 게이트형성용 마스크의 반대형 마스크를 사용하여 이온주입을 하므로써 채널이외의 부분 즉, 소오스/드레인이 형성될 부분에는 이온주입이 되지 않도록하여, 웰 농도를 그대로 유지시키므로써 소오스/드레인의 접합용량을 감소시키는 방법을 제공하는 것을 특징으로 한다.
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.
제1a도 내지 f도는 본 발명에 따른 고속소자용 트랜지스터를 제조하는 공정을 순서적으로 나타낸는 반도체 소자의 단면도로서 제1a도에 도시된 바와 같이, 반도체기판(1)상에 P-웰영역(2)을 형성한후, 제1b도에 도시된 바와 같이 상기 P-웰영역(2)에 필드산화막(3)을 형성한다.
상기 공정을 마친 후, 제1c도에서와 같이, 상부에 감광막을 코팅한 후, 후에 형성될 게이트 형성용마스크와 반대형을 노출시키는 감광막 패턴(4)을 형성한다. 여기서, 상기 감광막 패턴(4)은 깊은 이온주입 및 문턱전압용 이온주입을 위한 마스크이다.
상기 공정후, 상부로부터 이온을 주입하여 제1d도에서와 같이 P-웰영역(2)에 깊은 이온주입 및 문턱전압용 이온주입영역(5)을 형성한 후, 상부에 잔존하는 감광막 패턴(4)을 제거한다.
다음에, 제1e도에서와 같이, 전체표면 상부에 게이트산화막(6)을 형성하고, 상기 게이트산화막(6)을 상부에 게이트용 박막을 증착한 후, 식각공정을 거쳐 게이트전극(7)을 형성하고, 제1f도에서와 같이, P-웰영역(2)에 LDD영역(8)을 형성한 후, 게이트전극(7) 측면에 절연막 스페이서(9)을 형성하고, 소오스/드레인 영역(10)을 형성한다.
이상에서 살펴본 바와 같이, 본 발명은 트랜지스터의 소오스/드레인 웰과의 접합면에서 발생하는 기생용량을 감소시킴으로써, 소자의 고속동작에 유리한 트랜지스터를 제조할 수 있다.
Claims (1)
- 반도체기판(1)의 내부에 웰영역(2)을 형성하는 단계와, 상기 반도체기판(1)에서 소자분리영역으로 예정되는 부분에 필드산화막(3)을 형성하는 단계와, 전체구조 게이트전극으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이온주입마스크로 사요아여 상기 감광막 패턴에 노출되는 반도체기판에 불순물을 이온주입하여 깊은 이온주입 및 문턱전압용 이온주입영역(5)을 형성하는 단계와, 상기 감광막 패턴을 제거한 후 게이트 산화막(6)을 형성하는 단계와, 상기 게이트 산화막(6) 상부에 게이트용 박막을 증착한 후, 게이트전극(7)을 형성하는 단계와, 상기 게이트전극(7)을 마스크로 하여 웰영역(2)에 LDD영역(8)을 형성하는 단계와, 상기 게이트전극(7) 측벽에 스페이서 산화막(9)을 형성한 후, 반도체기판(1)에 소오스/드레인 영역(10)을 형성하는 단계를 포함하는 것을 특징으로 하는 고속소자용 트랜지스터 제조방법.
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1992
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