KR100325444B1 - 저도핑드레인구조의모스트랜지스터제조방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
저도핑 드레인 구조의 모스 트랜지스터 제조.
2. 발명이 해결하려고 하는 기술적 과제
종래의 저도핑 드레인 구조의 모스 트랜지스터는 저도핑 드레인 영역이 게이트 전극의 전압의 영향을 받지 않아 강한 전장에 의하여 발생하는 핫 캐리어들이 측벽 스페이서와 저도핑 드레인 영역의 계면에 트랩(Trap)되어 저도핑 드레인 영역의 전자들을 공핍(Depletion)시키게 되고, 이로인한 LDD 영역의 저항 증가로 소자의 특성을 열화시킨다는 문제를 해결하고자 함.
3. 발명의 해결방법의 요지
게이트 전극의 측벽에 폴리실 리콘층과 산화막층으로 이루어진 측벽 스페이서를 형성하여 저도핑 드레인 영역이 게이트 전극의 제어를 받을 수 있도록 하므로서 저도핑 드레인 영역의 저항을 감소 시킬 수 있는 저도핑 드레인 구조의 모스 트랜지스터 제조 방법을 제공하고자 함.
4. 발명의 중요한 용도
저도핑 드레인 구조의 모스 트랜지스터 제조에 이용됨.
Description
본 발명은 일반적으로 모스 트랜지스터 제조 방법에 관한 것으로서 , 핫 캐리어 (Hot Carrier) 효과를 감소 시킬 수 있는 저도핑 드레인(LDD ; Lightly-doped Drain) 구조의 모스 트랜지스터 제조 방법에 관한 것이다.
최근들어 반도체 소자는 서브-미크론(Sub-micron)급으로 고집적화 되고 있지만, 반도체 소자에 가해지는 외부 전압은 여전히 종래의 전압(예를 들어, 5V)을 유지하고 있어 드레인(Drain) 쪽에 가해지는 강한 전장에 의하여 소자의 특성을 열화 시키는 단채널 효과, 핫 캐리어(Hot Carrier) 효과 등을 유발하게 된다. 이와 같은 문제점을 보완하기 위하여 저도핑 드레인 구조는 필수적인데, 종래의 저도핑 드레인 구조의 모스트랜지스터는 저도핑 드레인 영역이 게이트 전극의 전압의 영향을 받지 않아 강한 전장에 의하여 발생하는 핫 캐리어들이 측벽 스페이서와 저도핑 드레인 영역의 계면에 트랩 (Trap)되어 저도핑 드레인 영역의 전자들을 공핍(Depletion)시키게 되고, 이로인한 LDD 영역의 저항 증가로 소자의 특성을 열화시킨다는 문제가 발생하였다.
상기 전술한 바와 같은 단점을 보완하기 위하여 본 발명은, 게이트 전극의 측벽에 폴리실리콘층과 산화막층으로 이루어진 측벽 스페이서를 형성하여 저도핑 드레인 영역이 게이트 전극의 제어를 받을 수 있도록 하므로써 저도핑 트레인영역의 저항을 감소 시킬 수 있는 저도핑 드레인 구조의 모스 트랜지스터 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 저도핑 트레인 구조의 모스 트랜지스터 제조 방법은, 반도체 기판 상에 게이트 산화막, 게이트 전극용 폴리실리콘, 질화막을 차례로 증착하는 단계와, 사진 식각 공정을 수행하여 게이트 전극을 정의 하기 위한 질화막 패턴을 형성하는 단계와, 저도핑 드레인 영역을 형성하기 위한 이온주입을 실시하는 단계와, 상기 질화막 패턴을 배리어로 이용한 블랭킷 식각을 실시하여 상기 게이트 전극용 폴리실리콘의 일부를 식각하는 단계와, 상기 질화막 패턴을 제거하고, 상기게이트 전극용 폴리실리콘에 산소 이온을 주입하고, 열처리 공정을 수행하여 게이트 전극이 형성될 부분을 제외한 잔여 부분의 게이트 전극용 폴리실리콘을 산화시켜 산화막을 형성하므로써 게이트 전극을 형성하는 단계와, 전체 구조 상부에 스페이서용 폴리실리콘을 증착하는 단계와, 상기 스페이서용 폴리실리콘과 산화막의 블랭킷 식각을 실시하여 상기 게이트 전극의 측벽에 스페이서 폴리실리콘과 산화막으로 이루어진 측벽 스페이서를 형성하는 단계및, 소스/드레인 영역 형성을 위한 이온 주입을 실시하고, 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
이제 본 발명의 실시예에 대하여 첨부 도면을 참조하여 보다 상세하게 설명하게 된다. 예를 들어 N-채널 MOSFET의 경우먼저 제 1A도에 도시한 바와 같이 반도체 기판(1) 상에 게이트 산화막(2), n+로 도핑된 게이트 전극용 폴리실리콘(3), 질화막(4)을 차례로 증착한후 소정 의 사진 식각 공정을 수행하여 게이트 전극을 정의 하기 위한 질화막 패턴(4)을 형성한다. 다음에, 제 1B도에 도시 한 바와 같이 n- 저도핑 드레인 영역(5)을 형성하기 위한 이온주입을 실시한다. 다음에는, 제 1C도에 도시한 바와 같이 상기 질화막 패턴(4)을 배리어로 이용한 블랭킷(Blanket) 식각을 실시하여 상기 게이트 전극용 폴리실리콘(3)의 일부를 식각하게 된다. 이때, 상기 식각 공정 수행시 식각되지 않고 잔류하는 제1 게이트 전극용 폴리실리콘(3)의 두께는 적어도 게이트 산화막(2)의 두께와 비슷하게 되도록 하는 것이 바람직하다. 다음에, 제 1D도에 도시 한 바와 같이 상기 질화막 패턴(4)을 제거하고, 상기 게이트 전극 측벽에서의 산화를 방지하기 위하여 상기 게이트 전극용폴리실리콘(3)에 산소(O2) 이온을 주입을 실시 한 후 열처리 공정을 수행하여 게이트 전극(3')이 형성될 부분을 제외한 잔여 부분의 게이트 전극용 폴리실리콘은 모두 산화시켜 산화막(6)과 게이트 전극(3')을 형성한다. 다음에는, 제 1E도에 도시한 바와 같이 전체 구조 상부에 n+로 도핑된 스페이서용 폴리실리콘(7)을 증착한다. 다음에, 제 1F도에 도시한 바와 같이 상기 n+로 도핑된 스페이서용 폴리실리콘(7)과 산화막(6)의 블랭킷 식각을 실시하여 상기 게이트 전극(3')의 측벽에 n+로 도핑된 스페이서(Spscer) 폴리실리콘(7')과 산화막(6)으로 이루어진 측벽 스페이서를 형성 한후 스스/드레인 형성을 위한 이온 주입을 실시하고 열처리 공정을 수행한다. 이때, 상기 게이트 전극(3')의 상부가 완전히 노출되도록 식각을 실시하는 것이 바람직하다.
이와달리 P-MOSFET를 제조하는 경우에는, P-웰 대신 N-웰이 형성될 지역에 상기 n+ 소오스/드레인 이온주입 대신에 p+ 소오스/트레인 이온주입을 실시하고, n- 저도핑드레인 이온주입 대신에 P- 저도핑드레인 이온주입을 실시함으로써 저도핑드레인 구조가 형성되게 된다.
고집적 소자 제조시 전술한 바와같은 본 발명에 따른 반도체 소자의 제조 방법을 이용함으로써, 저도핑 드레인 영역이 게이트 전극의 제어 영역에 있게 되어 핫 캐리어의 발생으로 인한 저도핑 드레인 구조를 가진 저도핑 드레인 구조의 모스트랜지스터 외부 저항을 감소시켜 소자의 특성을 향상시킬 수 있다는 장점을 가지고 있다.
제 1A도 내지 제 1F도는 본 발명의 저도핑 드레인 구조의 모스 트랜지스터 제조 방법의 한 실시예에 따른 공정도.
* 도면의 주요부분에 대한 부호의 설명
1: 반도체 기판 2 : 게이트 산화막
3 : 게이트 전극용 폴리실리콘
3' : 게이트 전극 4 : 질화막
5 : 저도핑 드레인 영역 6 : 산화막
7 : 스페이서용 폴리실리콘
7' : 스페이서 폴리실리콘 8 : 소스/트레인 영역
Claims (1)
- 저도핑 드레인 구조의 모스 트랜지스터 제조 방법에 있어서,반도체 기판 상에 게이트 산화막, 게이트 전극용 폴리실리콘, 질화막을 차례로 증착하는 단계와,사진 식각 공정을 수행하여 게이트 전극을 정의 하기 위한 질화막 패턴을 형성하는 단계와,저도핑 드레인 영역을 형성하기 위한 이온주입을 실시하는 단계와,상기 질화막 패턴을 배리어로 이용한 블랭킷 식각을 실시하여 상기 게이트 전극용 폴리실리콘의 일부를 식각하는 단계와,상기 질화막 패턴을 제거하고, 상기 게이트 전극용 폴리실리콘에 산소 이온을 주입하고, 열처리 공정을 수행하여 게이트 전극이 형성될 부분을 제외한 잔여 부분의 게인트 전극용 폴리실리콘을 산화시켜 산화막을 형성하므로써 게이트 전극을 형성하는 단계와,전체 구조 상부에 스페이서용 폴리실리콘을 증착하는 단계와,상기 스페이서용 폴리실리콘과 산화막의 블랭킷 식각을 실시하여 상기 게이트 전극의 측벽에 스페이서 폴리실리콘과 산화막으로 이루어진 측벽 스페이서를 형성하는 단계및,소스/드레인 영역 형성을 위한 이온 주입을 실시하고,열처리 공정을 실시하는 단계를 포함해서 이루어진 저도핑 드레인 구조의 모스 트랜지스터 제조 방법.
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