KR0154306B1 - 모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 핫캐리어 효과와 숏채널 효과를 동시에 개선할 수 있는 기존의 포토장비를 이용한 서브-하프 미크론 이하의 모스 트랜지스터의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막에 제1N+폴리실리콘막 및 절연막을 순차 형성하는 공정과, 게이트가 형성될 부위의 절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우내의 절연막의 측벽에 스페이서를 형성하는 공정과, 윈도우내의 제1N+폴리실리콘막상에 제2N+폴리실리콘막을 형성하는 공정과, 스페이서를 제거하여 슬릿을 형성하는 공정과, 이 슬릿을 통해 P형 웰로 N-형 불순물을 이온주입하여 N-형 소오스/드레인 영역을 형성하는 공정과, 슬릿을 통해 P형 웰로 P형 불순물을 이온주입하여 상기 N-형 소오스/드레인 영역을 감싸는 P형 포켓영역을 형성하는 공정과, 슬릿이 채워지도록 제3N+형 폴리실리콘막을 형성하는 공정과, 절연막을 제거하여 그 하부의 제1N+폴리실리콘막을 노출시키는 공정과, 기판으로 N+형 불순물을 이온주입하여 N+형 소오스/드레인 영역을 형성하는 공정과, 노출된 제1N+폴리실리콘막을 식각하여 제1 내지 제3N+폴리실리콘막으로 이루어진 게이트를 형성하는 공정을 포함한다.
Description
제1도는 본 발명의 실시예에 따른 모스 트랜지스터의 단면 구조도.
제2도 (a)-(h)는 제1도의 본 발명의 모스 트랜지스터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : P형 웰
13 : 분리영역 14 : 게이트 절연막
15, 21, 25 : N+폴리실리콘막 16 : 저온 산화막(CTO)
17 : 윈도우 18 : 질화막 스페이서
22 : 슬릿(Slit) 23 : N-형 소오스/드레인 영역
24 : P형 포켓 영역 26 : N+형 소오스/드레인 영역
27 : 게이트 28 : 스페이서
29 : 층간 절연막 30 : 콘택홀
31 : 소오스/드레인 전극
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 기존의 포토장비를 이용하여 캐리어 효과와 단채널 효과가 개선된 서브-하프 미크론 이하의 모스 트랜지스터를 제조할수 있는 방법에 관한 것이다.
반도체 제조기술이 발달함에 따라 서브-미크론(sub-micron, l㎛ 이하) 이하의 모스 트랜지스터를 제조하는 것은 보편화되어 있고, 서브-하프 미크론(sub-half micron, 0.5㎛ 이하)의 모스 트랜지스터 그리고 서브-쿼터 미크론(sub quarter micron, 0.25㎛ 이하)의 모스 트랜지스터에 대한 연구가 활발히 진행되고 있다.
상기의 서브-하프 미크론 또는 서브-쿼터 미크론 이하의 모스 트랜지스터를 제조하기 위해서는 반도체 제조장비 특히 포토장비의 고급화가 우선되어져야 한다(장비의 한계).
또한, 서브-하프 미크론 모스 트랜지스터에서는 핫 캐리어(hot carrier) 효과와 숏채널(short channel) 효과가 매우 심각해지게 되고, 이를 방지하기 위한 대책이 요구되어진다(소자 특성의 한계).
본 발명은 기존의 포토장비를 이용하여 핫채널 효과와 숏채널 효과를 동시에 해결할 수 있는 서브-하프 미크론 이하의 모스 트랜지스터를 제조하는 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 모스 트랜지스터의 제조방법은 반도체 기판상에 게이트 절연막과 제1N+폴리실리콘막 및 절연막을 순차 형성하는 공정과, 게이트가 형성될 부위의 절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우내의 절연막의 측벽에 스페이서를 형성하는 공정과, 윈도우내의 제1N+폴리실리콘막상에 제2N+폴리실리콘막을 형성하는 공정과, 스페이서를 제거하여 슬릿을 형성하는 공정과, 슬릿을 통해 P형 웰로 N-형 불순물을 이온주입하여 N-형 소오스/드레인 영역을 형성하는 공정과, 슬릿을 통해 P형 웰로 P형 불순물을 이온주입하여 상기 N-형 소오스/드레인 영역을 감싸는 P형 포켓영역을 형성하는 공정과, 슬릿이 채워지도록 제3N+형 폴리실리콘막을 형성하는 공정과, 절연막을 제거하여 그 하부의 제1N+폴리실리콘막을 노출시키는 공정과, 기판으로 N+형 불순물을 이온주입하여 N+형 소오스/드레인 영역을 형성하는 공정과, 노출된 제1N+폴리실리콘막을 식각하여 제1 내지 제3N+폴리실리콘막으로 이루어진 게이트를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
제1도는 본 발명의 실시예에 따른 모스 트랜지스터의 단면 구조를 도시한 것이다.
제1도를 참조하면, 본 발명의 실시예에 따른 모스 트랜지스터는 P형 웰(12)이 형성된 실리콘 기판(11)상에는 소자분리용 필드산화막(13)이 형성되고, P형 웰(12)상에는 게이트 절연막(14) 및 게이트(27) 및 살리사이드(32)가 형성되며, 게이트(27)의 측벽에는 스페이서(28)가 형성되었다.
그리고, P형 웰(12)에는 N-형 저농도의 소오스/드레인 영역(23)이 게이트(27)와 완전히 오버 랩되어 형성되고, 상기 저농도의 소오스/드레인 영역(23)을 감싸주도록 P형 포켓영역(24)이 형성되며, 상기 저농도의 소오스/드레인 영역(23)과 인접하게 N+형 고농도의 소오스/드레인 영역(26)이 형성되었다.
또한, 게이트(27)를 포함한 기판상에는 층간 절연막(29)이 형성되고, 층간 절연막(29)상에는 콘택홀(30)을 통해 상기 고농도의 소오스/드레인 영역(26)과 연결되는 소오스/드레인 전극(31)이 형성된 구조를 갖는다.
상기한 바와같은 구조를 갖는 본 발명의 모스 트랜지스터는 저농도의 소오스/드레인 영역(23)이 게이트(27)와 완전히 오버 랩될 뿐만 아니라 P형 웰(12)보다 상대적으로 농도가 높은 P형 포켓영역(24)에 의해 감싸지는 구조를 갖으므로, 핫캐리어 효과를 감소시킴과 동시에 숏채널 효과를 개선시키게 된다.
제2도 (a)-(h)는 제1도와 같은 단면 구조를 갖는 모스 트랜지스터의 제조공정도를 도시한 것이다.
제2도(a)를 참조하면, 통상의 방법을 이용하여 반도체기판(11)으로 P형 불순물을 이온주입하여 P형 웰(12)을 형성한다. P형 웰(12)을 형성한 후 통상의 로코스 공정을 수행하여 소자분리용 필드 산화막(13)을 형성한다.
P형 웰(12)상에 게이트 절연막으로 산화막(14)을 형성하고, 그위에 제1N+폴리실리콘막(15)을 500Å의 두께로 증착시킨다. 이어서, N+폴리실리콘막(15)상에 저온산화막(LTO, 16)을 3000 내지 4000Å의 두께로 증착한다.
게이트용 마스크를 이용하여 게이트가 형성될 부위의 저온산화막(16)을 식각하여 윈도우(17)를 형성한다. 이때, 저온산화막(16)의 식각시, 제1N+폴리실리콘막(15)이 식각저지층으로 작용한다.
제2도(b)와 같이, 질화막을 2000Å의 두께로 증착한 후, 반응성 이온식각법을 이용하여 저온산화막(16)의 측벽에 질화막 스페이서(18)을 형성한다.
스페이서(18) 형성후 한계전압(threshold voltage)을 조절하기 위하여 윈도우(17)를 통해 P형 웰(12)로 보론과 같은 P형 불순물을 채널이온으로서 이온주입한다.
제2도(c)와 같이, 제2N+폴리실리콘막(21)을 6000 내지 8000Å의 두께로 증착하고, 그위에 포토 레지스트막(도면상에는 도시되지 않음)을 도포한다. 이어서, 에치백공정을 수행하여 저온 산화막(16) 상부의 제2N+폴리실리콘막(21)은 제거하여 윈도우내의 제1N+폴리실리콘막(15)상에만 제2N+폴리실리콘막(21)을 남겨둔다.
상기 제2N+폴리실리콘막(21)의 에치백할 때, 질화막 스페이서(18)가 완전히 노출되도록 제2N+폴리실리콘막(21)을 약간 오버에칭해준다.
제2도(d)와 같이, 저온 산화막(16)과 제2N+폴리실리콘막(21) 사이에 남아있는 질화막 스페이서(18)를 제거하고, 제2N+폴리실리콘막(21)을 200 내지 300Å 정도로 식각하여 저온 산화막(16)과 제2N+폴리실리콘막(21) 사이에 슬릿(22)을 형성한다.
이후, N+마스크를 이용하여 포토 레지스트막(14)을 형성한 후 슬릿(22)을 통해 저농도의 N-형 불순물을 경사(tilt) 0°로 이온주입하여 저농도의 N-형 소오스/드레인 영역(23)을 형성한다.
상기와 같은 방법으로 보론과 같은 P형 불순물을 이온주입하여 상기 저농도의 소오스/드레인 영역(23)을 감싸는 P형 포켓영역(24)을 형성한다.
상기의 P형 포켓영역(24)은 P형 웰(12)보다 상대적으로 농도가 높으므로 숏채널 효과의 개선에 유리하다.
제2도(e)와 같이, 슬릿(22)이 채워지도록 제3N+폴리실리콘막(25)을 0.15 내지 0.2㎛ 정도의 두께로 증착한다.
제2도(f)와 같이, 제3N+폴리실리콘막(25)상에 포토 레지스트막을 도포하고 에치백하여 저온 산화막(16)상의 제3N+폴리실리콘막(25)을 제거하면, 슬릿(22)내에만 제3N+형폴리실리콘막(25)이 남게 된다. 이때, 저온 산화막(16)이 식각 정지층으로서 작용한다.
이후 통상의 방법으로 노출된 제3N+형폴리실리콘막(25)상에 살리사이드(32)를 형성한다.
제2도(g)와 같이, 저온 산화막(16)을 습식식각법으로 제거하고, N+형 마스크를 이용하여 포토 레지스트막(42)을 형성한 후 고농도의 N+형 불순물을 기판으로 이온주입하여 고농도의 N+형 소오스/드레인 영역(26)을 형성한다. 고농도의 N+형 불순물 영역(26)을 형성한 후, 제2 및 제3N+폴리실리콘막(21), (25) 하부를 제외한 제1N+폴리실리콘막(15)을 제거한다. 이로써, 제2도(h)와 같이, 제1 내지 제3N+폴리실리콘막(15), (21), (25)으로 이루어진 게이트(27)를 형성한다.
상기에서 고농도의 소오스/드레인 영역(26) 상부의 제1N+폴리실리콘막(15)을 제거해 주는 이유는 게이트와 드레인 영역간의 캐패시턴스(CGD)를 최소화하기 위한 것이다.
상기에서 설명한 바와같이 슬릿(22)을 통해 게이트(27)와 완전히 오버랩되는 저농도의 소오스/드레인 영역(23)을 형성하여 줌으로써 질화막 스페이서(18)의 폭과 폴리실리콘막(21)의 에칭정도를 조절하여 주면 포토장비의 공정능력에 관계없이, 채널길이의 콘트롤이 가능하다. 따라서,기존의 포토장비를 이용하여 서브-하프 미크론 이하의 모스 트랜지스터의 제작이 가능할 뿐만 아니라 숏채널 효과를 개선시킬 수 있다.
본 발명의 모스 트랜지스터의 제조방법에 있어서는 슬릿(22)을 통해 저농도의 소오스/드레인 영역(23)을 형성하고, 슬릿에 게이트용 제3N+폴리실리콘막(25)으로 채워준 후 이를 마스크로 고농도의 소오스/드레인 영역을 위한 불순물 이온주입공정을 수행한다. 따라서, 게이트의 측벽에 스페이서를 형성한 후 이를 마스크로 이용하여 고농도의 소오스/드레인 영역을 형성하는 통상의 LDD 구조를 갖는 모스 트랜지스터의 제조방법과는 달리 스페이서를 형성하기 전에 고농도의 소오스/드레인 영역(23)을 형성한다.
이어서, 게이트(27)의 측벽에 통상의 스페이서 형성공정으로 저온 산화막으로 된 스페이서(28)를 형성한다.
기판 전면에 절연막(29)을 형성한 후, 소오스/드레인 영역(26) 상부의 절연막(29)과 게이트 산화막(14)을 제거하여 콘택홀(30)을 형성한 후 금속 전극(31)을 형성한다. 이로써, 본 발명의 실시예에 따른 모스 트랜지스터가 얻어진다.
상기한 바와 같은 본 발명에 따르면, 게이트가 저농도의 소오스/드레인 영역과 오버랩되어 핫캐리어 감소효과를 얻을 수 있을 뿐만 아니라 N-형 소오스/드레인 영역을 P형 포켓영역이 감싸도록 자기정렬(self-align) 방법으로 형성되어 숏채널 효과를 개선시킬 수 있으며, 질화막 스페이서를 이용한 저농도의 소오스/드레인 영역을 형성하여 줌으로써 기존의 포토장비를 이용하여 서브-하프 미크론 이하의 모스 트랜지스터를 제조하는 것이 가능하다.
Claims (14)
- 반도체 기판(11)상에 게이트 절연막(14)에 제1도전막(15) 및 절연막(16)을 순차 형성하는 공정과, 게이트가 형성될 부위의 절연막(16)을 식각하여 윈도우(17)를 형성하는 공정과, 윈도우(17)내의 절연막(16)의 측벽에 스페이서(18)를 형성하는 공정과, 윈도우(17)내의 제1도전막(15)상에 제2도전막(21)을 형성하는 공정과, 스페이서(18)를 제거하여 제2도전막(21) 양측에 슬릿(22)을 형성하는 공정과, 슬릿(22)을 통해 P형 웰(12)로 저농도의 N-형 불순물을 이온주입하여 저농도의 N-형 소오스/드레인 영역(23)을 형성하는 공정과, 슬릿(22)을 통해 P형 웰(12)로 P형 불순물을 이온주입하여 상기 N-형 소오스/드레인 영역(23)을 감싸는 P형 포켓영역(24)을 형성하는 공정과, 슬릿(22)이 채워지도록 제3도전막(25)을 형성하는 공정과, 절연막(16)을 제거하여 그 하부의 제1도전막(15)을 노출시키는 공정과, 기판으로 N+형 불순물을 이온주입하여 N+형 소오스/드레인(26)을 형성하는 공정과, 노출된 제1도전막(15)을 제거하여 제1 내지 제3도전막으로 이루어진 게이트(27)를 형성하는 공정을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 절연막(16)으로 저온 산화막이 사용되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 윈도우(17)을 위한 절연막(16)의 식각시 제1도전막(15)이 식각 정지층으로서 작용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 스페이서(18)로 질화막이 사용되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 제2도전막(21)을 윈도우(17)내의 제1도전막(15) 상에만 형성하는 방법은, 제2도전막(21)상에 포토 레지스트막을 도포한 후, 에치백공정을 수해하여 저온산화막(16) 상부의 제2도전막(21)을 제거하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제5항에 있어서, 제2도전막(21)의 에치백공정시 저온산화막(16)이 식각정지층으로서 작용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제5항에 있어서, 제2도전막(21)의 에치백공정후, 스페이서(18)가 완전히 노출되도록 오버에칭공정을 더 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 제3도전막은 기판 전면에 포토 레지스트막을 도포한 후, 에치백하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제8항에 있어서, 제3도전막의 에치백공정시 저온 산화막이 식각저지층으로서 작용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제9항에 있어서, 제3도전막을 형성하는 공정후 제3도전막상에 살리사이드를 형성하는 공정을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 스페이서(18)를 제거하는 공정후 슬릿(22)의 크기를 조절하기 위하여 제2도전막을 소정두께만큼 더 식각하는 공정을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제11항에 있어서, 슬릿(22)의 크기에 따라 채널길이를 조절하는 것이 가능한 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 제1 내지 제3도전막으로 N+폴리실리콘막이 사용되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 고농도의 소오스/드레인 영역 형성공정후 스페이서(28)를 형성하는 공정을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
Priority Applications (1)
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| KR1019950038682A KR0154306B1 (ko) | 1995-10-31 | 1995-10-31 | 모스 트랜지스터의 제조방법 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453950B1 (ko) * | 2000-04-18 | 2004-10-20 | 주식회사 하이닉스반도체 | 모스형 트랜지스터의 게이트전극 형성방법 |
| KR100734260B1 (ko) * | 2001-08-14 | 2007-07-02 | 삼성전자주식회사 | 이중 스페이서를 이용한 모스 트랜지스터 제조 방법 |
| KR100866111B1 (ko) * | 2002-06-28 | 2008-10-30 | 매그나칩 반도체 유한회사 | 다마신공정을 이용하여 게이트전극의 저항을 감소시키는반도체 소자의 제조방법 |
| KR100906051B1 (ko) * | 2007-11-16 | 2009-07-03 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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1995
- 1995-10-31 KR KR1019950038682A patent/KR0154306B1/ko not_active IP Right Cessation
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