KR940010926B1 - Mos트랜지스터 반도체 장치 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도는 종래의 불균일한 불순물 농도 분포를 가지는 채널 영역을 갖는 LDD형 MOS 트랜지스터의 단면구조도.
제 1b 도는 제 1a 도에 도시한 MOS 트랜지스터의 채널 영역이 가지는 불순물 농도 분포를 도식적으로 나타낸 도면.
제 2 도 (a)~(j) 본 발명에 따른 MOS 트랜지스터 제조공정도.
제 3a 도는 본 발며에 따른 제조된 MOS 트랜지스터 반도체 장치의 단면 구조도.
제 3b 도는 제 3a 도의 도시된 MOS 트랜지스터의 채널 영역이 가지는 불순물 농도 분포를 나타낸 도면이다.
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 섭마이크론(submicron)급 MOS 트랜지스터의 채널층이 불균일한 불순물 농도 분포를 갖도록 하여 게이트 산화막을 얇게 형성하지 않고도 문턱 전압의 게이트 길이에 대한 의존성을 감소시키고 전류 구동 능력을 향상시킨 MOS 트랜지스터 반도체 소자의 제조방법에 관한 것이다.
일반적인 MOS 트랜지스터는 소스/ 드레인 영역이 형성되어 있는 어떠한 도전형의 반도체 기판 상에 게이트 산화막과 게이트가 형성된 구조를 갖는다. 소스/드레인 영역은 기판과 반대 도전형의 불순물을 주입하여 형성한 것이다.
반도체 집적회로에 관한 기술이 발전함에 따라 MOS 트랜지스터의 채널 길이가 섭마이크론급으로 줄어들게 되고, 이에따라 드레인 영역의 끝부분에 발생하는 강한 전기장이 생성시키는 채널 핫 캐리어(channel hot carrier)로 인한 임팩트 이온화(impact ionization) 현상이 심하게 일어난다.
이와같은 현상으로 인하여 발생한 다수의 정공은 큰 기판 전류를 형성하고, 이에 따라 전자가 트랜지스터의 게이트 절연막에 트래핑(trapping)되거나, 게이트 절연막과 실리콘 기판의 경계 면에 트랩이 형성됨으로써, 트랜지스터의 신뢰도가 매우 떨어진다.
상기한 문제점을 보완하기 위하여 소위 LDD(lightly doped drain) 구조의 MOS 트랜지스터가 제안되었다.
한편, 일반적인 MOS 트랜지스터의 경우에는 이미 밝혀진 스케일링 법칙에서 허용하는 만큼 축소할 수 있으나, 섭마이크론급 MOS 트랜지스터의 경우에는 스케일링 법칙에 따라 축소되지 않는다는 문제점이 있다. 다시 말하면, 전계를 계속 인가함에 따라 산화막이 경시적으로 약화되고, 핫 캐리어로 인하여 신뢰성이 저하되고, 게이트 영역 및 드레인 영역과 SiO2계면에 인가되는 강한 전계로 인한 밴드(band) 사이의 터널링 효과로 인하여 게이트와 드레인 사이에 누설전류가 발생하며, 문턱 전압이 게이트 길이에 의존하는 정도를 예측할 수 없다는 점, 그리고 전류구동 능력이 저하된다는 점 등으로 인하여 실제 섭마이크론급 MOS 트랜지스터 소자는 실현하기 어렵다.
산화막의 경시적인 약화 문제를 해결하기 위하여는 산화막의 두께가 얇지 않으면서도 소자 특성이 최소한 유지되거나 향상되는 트랜지스터가 요구된다.
그리고 산화막을 얇게 하지 않고도 문턱전압의 게이트 길이에 대한 의존성을 감소시키고 전류구동 능력을 향상시키는 새로운 형태의 MOS구조를 요구한다.
제 1a 도에 도시한 종래 기술의 예는 언급한 문제를 극복하는 불균일한 불순물 농도 분포를 갖는 채널이 형성된 LDD구조의 섭마이크론급 MOS 트랜지스터의 단면을 나타낸 것이다.
그리고 제 1b 도는 채널 영역의 불순물 농도 분포를 그래프로 나타낸 도면이다.
도면에서 1은 실리콘 기판, 2와 3은 저농도 영역이 있는 소스, 드레인 영역, 4는 게이트 산화막, 5는 게이트 전극, 6은 채널영역이다.
균일하지 않은 불순물 분포를 가지는 채널영역은 양쪽 끝부분에는 저농도와 P-영역이, 가운데에는 고농도의 P+영역이 형성되어 있는 모양을 하고 있다.
이때 채널 길이가 줄어들면 P-영역의 크기는 거의 변하지 않고 P+영역의 크기는 줄어들기 때문에, 게이트에 인가되는 전압으로 인한 반전 캐리어(inversion carrier)가 상대적으로 빨리 생겨 문턱전압이 감소하게 된다. 다시 말하면, 채널길이의 변화에 대한 문턱전압의 의존성이 해결되고 있지 않은 것이다.
본 발명의 목적은 섭마이크론급 MOS 트랜지스터 실현 시 나타나는 문제를 해결하기 위해서 불균일한 불순물 농도 분포를 갖는 LDD형 MOS 트랜지스터를 제조하는 더욱 개선된 방법을 제공하는 것으로서, 그 실현에 있어 자기 정렬 방식으로 채널층인 불순물층을 형성하는 방법 및 이에 따른 MOS 트랜지스터를 제공하는 것이다.
문턱 전압이 게이트 길이에 의존하는 정도를 감소시키기 위해서는 채널영역이 불균일한 농도 분포를 가져야 한다는 것은 다음의 사항에 근거한다.
통상 문턱 전압이 감소하는 것은 게이트에 인가된 전압이 발전시킬 수 있는 공핍영역이 감소하기 때문이다.
소스 영역과 드레인 영역의 근방이 공핍화함에 따라 반전 가능한 영역이 감소하고, 또 이러한 공핍증은 게이트의 길이를 줄여도 작아지지 않기 때문에 반전가능한 영역은 더욱 작아지고 문턱전압의 게이트 길이에 대한 의존성은 더욱 커지게 된다.
공핍층의 확대를 억제하기 위해서, 스케일링 법칙대로 한다면, 기판의 표면 농도 전체를 증가시켜야 하지만 그렇게 하면 결국 문턱 전압이 높아진다는 점을 고려하여, 소스 영역과 드레인 영역 근처의 불순물 농도를 부분적으로 높이는 접근 방식을 사용한다.
제 1 도의 종래 예는 이를 참작하고 있지만, 소자가 섭마이크론급으로 되면서 P+영역이 변화하여 만족할만한 결과를 얻지 못하기 때문에 아래에서 기술하는 본 발명에 따른 MOS 트랜지스터의 제조공정에는 이 문제를 해결하고자 한다.
이를 실현하는 본 발명의 공정은, 불균일한 불순물 농도 분포의 채널 영역을 가지는 MOS 트랜지스터 반도체장치의 제조방법에 있어서, 반도체 기판 상에 차례대로 게이트 절연층, 제 1 다결정 실리콘층, 절연층을 형성하고 소정의 크기로 상기 절연층의 일부를 제거하여 개구부를 형성하는 단계, 상기 개구부를 통해 기판과 동일 도전형의 고농도 불순물 이온을 상기 기판에 주입하는 단계, 다결정 실리콘을 기판 전면에 적층하고 식각하여 상기 개구부 측벽 상에 스페이서를 형성하는 단계, 그리고 상기 스페이서로 한정된 소개구부를 통해 기판과 반대 도전형의 불순물 이온을 상기 기판에 주입하여 불균일한 불순물 농도 분포를 가지는 채널 영역을 형성하는 단계를 포함함을 특징으로 하는 MOS 트랜지스터 반도체 장치의 제조방법을 제공한다.
본 발명에 따르면 제 1 도전형의 반도체 기판과, 상기 제 1 도전형의 반도체 기판 위에 형성된 게이트 절연층과, 게이트 절연 층위에 형성된 박막의 패드형 제 1 게이트 전극과 제 1 게이트 전극위에 형성되며 제 1 게이트 전극보다 후막으로 형성된 제 2 게이트 전극으로 이루어진 게이트 전극과, 상기 제 1 게이트 전극과 제 2 게이트 전극사이에 형성된 저연층 스페이서와, 상기 제 1 게이트 전극과 제 2 게이트 전극 사이에 형성된 절연층 스페이서와, 상기 반도체 기판내에 상기 제 2 게이트 전극의 양측단에 얼라인되어 내측으로 형성된 제 1 도전형의 고농도 영역과, 상기 제 1 도전형의 고농도 영역내에 상기 절연 스페이서와 선대칭 구조의 게이트 전극에 얼라인 되어 내측으로 형성된 제 1 도전형의 저농도 영역과, 상기 반도체 기판내에 상기 제 1 게이트 전극에 얼라인 되어 외측으로 형성된 제 2 도전형의 저농도 소스/드레인 영역과, 상기 반도체 기판내에 상기 절연층 스페이서에 얼라인되어 외측으로 형성된 제 2 도전형의 고농도 소스/ 드레인 영역으로 구성되는 것을 특징으로 하는 MOS 트랜지스터가 제공된다.
본 발명에 따른 MOS 트랜지스터를 제조하는 공정을 첨부한 도면에 따라 아래에서 상세히 설명한다.
제 2 도 (a) 내지 (j)의 일련의 공정도는 본 발명에 따른 불균일한 불순물 농도 분포를 가지는 채널영역을 갖는 LDD형 MOS 트랜지스터의 제조공정이다.
먼저 제 2a 도와 같이, 반도체 기판(10) 위에 게이트절연막을 위한 산화막(12)을 100~200Å의 두께로 형성하고 계속하여 다결정 실리콘층(14)과 산화층(16)을 각각 500~700Å, 3000~3500Å의 두께로 형성한다음, 기판 전면에 포토레지스트층(18)을 도포하고 채널 영역에 해당하는 부분의 포토레지스트층(18)을 제거한다.
다음, 통상의 RIE(Reactire Ion Etching)과 같은 건식 식각 방법으로 포토레지스트가 제거된 영역(20)을 통해 산화막(18)을 부분 식각하여 제 2b 도와 같이 다결정 실리콘층(14)이 노출된 개구부(22)를 형성한 다음, 개구부(22)를 통해 기판과 동일 도전형의 불순물 이온을 주입한다. 그러면 개구부(22) 밑의 영역에는 고농도 P+영역인 채로 남아 있게 된다.
이때 유의할 것은 제 2c 도에서 증착된 다결정 실리콘 층(26)의 두께가 스페이스(28,29)의 크기를 제어한다는 점이다.
제 2d 도의 공정에서 기판과 반대 도전형, 즉, 본 예에서 N-불순물 이온을 주입함으로써 채널층 내의 P+영역을 변화시킬 수 있고 이에 따라 문턱 전압의 게이트 길이에 대한 의존성이 감소하는데, 이는 다음과 같은 맥락에서이다.
즉, 본 발명에 따른 채널층의 불순물 농도 분포를 제 2d 도와 같이 P+, P, P+(32A, 32B, 32C)로 되어 있다. 채널의 농도 분포는 P의 농도에 의존하고 소자의 크기가 섭마이크론으로 되더라도 P농도가 줄어들기 때문에, 상대적으로 반전용의 전자가 늦게 생겨 문턱전압을 상승시킨다. 그러나 채널길이가 줄어드는 비율과 P농도가 적어지는 비율이 비슷하기 때문에 결국 문턱전압 값은 일정하게 유지된다. 즉, 긴 채널이나 단 채널 어느 경우에도 본 발명에 따르면 문턱전압이 일정하게 유지되는 것이다.
더욱이 채널 밑의 농도가 P형태가 되므로 전자 이동도가 커져 속도 개선의 효과를 갖는다.
지금까지의 단계는 채널층이 불균일한 불순물 농도 분포를 갖도록 하는 공정 단계이고, 이 후의 단계는 게이트 전극의 완성 및 소스/ 드레인 영역의 완성 단계이다.
먼저 게이트 전극을 형성하기 위해서 제 2e 도와 같이 전면에 스페이서(28,29) 및 그 밑의 다결정 실리콘층(14)과 동일 재질인 다결정 실리콘층(34)를 4500~5000Å의 두께로 도포하여 개구부를 배립한다.
다음, 상기 다결정 실리콘층(34)를 산화막(16)과 같은 레벨로 에치백 또는 폴리싱하여 기판 전면에 평탄화하면, 제 2f 도와 같이 된다.
이어서, 산화막(16)을 식각, 제거한 후에 기판과 반대 도전형의 불순물이온을 주입하면, 그러면 제 2h 도의 참조 부호(36,38)과 같은 저농도의 소스/드레인 영역이 기판 내에 형성된다. 이때 남은 다결정 실리콘층(34)은 마스크의 구실을 한다.
다시 제 2h 도와 같이 전면에 1,500~2,000Å 두께의 산화막(40)을 형성하고, 제 2i 도와 같이 이 산화막(40)을 건식 식각하여 남은 다결정 실리콘층(34) 측벽 상에 산화막 스페이서(42,43)를 형성한 다음 노출된 다결정 실리콘층(14)을 부분 식각하여 제거하면 인버스 T형 게이트 전극이 완성된다.
마지막으로 제 2j 도와 같이 이온을 주입하면 본 발명에 따른 MOS 트랜지스터는 완성되는데, 이때 산화막 스페이서(42,43) 및 게이트 전극은 마스크 구실을 하며, 이에 따라 기판 내에는 게이트 전극의 바깥쪽으로 고농도의 N+소스/드레인 드레인 영역(46,48)이 형성되고 게이트 전극 아래는 N-영역이 그대로 남아있게 된다.
제 3a 도는 본 발명의 공정에 의해 제조된 MOS 트랜지스터 반도체 장치의 단면 구조를 도시한 것이다.
소스/드레인 영역은 저농도 영역(36,38)과 고농도 영역(46,48)으로 이루어진 소위 LDD 구조를 가지고 있고, 게이트 전극(44)은 인버스-T형의 전극 형태를 취하고 있으며, 채널영역은 채널 양쪽 단부에서 고농도 불순물 영역(32A, 32C)이 형성되어 있고 이 두 영역 중간에는 저농도 내지는 보통 농도의 P영역(32B)이 형성되어 있는 구조를 가진 불균일한 불순물 농도 분포를 가진다. 그리고 게이트 산화막(12)은 미세화에 따라 이에 수반하여 얇게 형성되지 않은 두께의 층으로 되어 있기 때문에 산화막을 얇게 하지 않아도 채널의 농도 조정으로 증가되지 않고 일정한 문턱전압을 얻게 하고 있다.
제 3b 도는 제 1b 도와 마찬가지로 보다 구체화된 불순물 농도 분포를 도식적으로 나타낸 것이다.
이 그래프의 가로축은 MOS 소자의 왼쪽부터 오른쪽으로 거리를 나타낸 것으로서 [㎛]단위의 축이며, 세로축은 불순물의 농도를 나타낸 것으로 1014atoms/㎠까지의 농도를 로그(log) 스케일로 나타낸 것이다. 그래프에서 50은 n+소스/드레인 영역, 52는 n-소스/드레인 영역, 54는 채널영역의 P+영역, 56은 채널역역의 P영역을 나타낸다.
섭-마이크론급 MOS 트랜지스터의 스케일링 규칙에 따른 게이트 산화막을 얇게 함으로 인해 수직 전개 증가, 이동도 저하등의 문제가 본 발명에서 해결되며 채널층이 불균일 농도 분포 구조를 자기정렬 방식으로 P+, P, P+의 구조로 형성함으로 채널 길이에 대한 문턱 전압 의존성을 절감시킨다.
Claims (10)
- 불균일한 불순물 농도 분포의 채널 영역을 가지는 MOS 트랜지스터 반도체 장치의 제조방법에 있어서, 반도체 기판 상에 차례대로 게이트 절연층, 제 1 다결정 실리콘층, 절연층을 형성하고 소정의 크기로 상기 절연층의 일부를 제거하여 개구부를 형성하는 단계, 상기 개구부를 통해 기판과 동일 도전형의 고농도 불순물 이온을 상기 기판에 주입하는 단계, 다결정 실리콘 기판 전면에 적층하고 식각하여 상기 개구부 측벽 상에 스페이서를 형성하는 단계, 그리고 상기 스페이서로 한정된 소개구부를 통해 기판과 반대 도전형의 불순물 이온을 상기 기판에 주입하여 불순일한 불순물 농도 분포를 가지는 채널 영역을 형성하는 단계를 포함함을 특징으로 하는 MOS 트랜지스터 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 게이트 절연층은 산화층으로서 100~200Å 두께로 형성함을 특징으로 하는 MOS 트랜지스터 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 소개구부의 폭은 채널 영역의 중간부분에 대응하고 상기 스페이서는 불순물 주입에 대한 자기정렬된 마스크층임을 특징으로 하는 MOS 트랜지스터 반도체 장치의 제조방법.
- 제 1 도전형의 반도체 기판과, 상기 제 1 도전형의 반도체 기판 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성된 박막의 패드형 제 1 게이트 전극과 제 1 게이트 전극 위에 형성되며 제 1 게이트 전극보다 후막으로 형성된 제 2 게이트 전극으로 이루어진 게이트 전극과, 상기 제 1 게이트 전극과 제 2 게이트 전극 사이에 형성된 절연층 스페이서와, 상기 반도체 기판 내에 상기 제 2 게이트 전극의 양측단에 얼라인되어 내측으로 형성된 제 1 도전형의 고농도 영역과, 상기 제 1 도전형의 고농도 영역내에 상기 절연 스페이서와 선대칭 구조의 게이트 전극에 얼라인 되어 내측을 형성된 제 1 도전형의 저농도 영역과, 상기 반도체 기판내에 상기 제 1 게이트 전극에 얼라인 되어 외측으로 형성된 제 2 도전형의 저농도 소스/드레인 영역과, 상기 반도체 기판내에 상기 절연층 스페이서에 얼라인 되어 외측으로 형성된 제 2 도전형의 고농도 소스/ 드레인영역으로 구성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항에 있어서, 상기 제 1 및 제 2 게이트 전극은 다결정 실리콘으로 이루어지며, 전체적으로 인버스-T형 구조를 갖는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 2 게이트 전극은 상기 절연 스페이서와 대략 선대칭구조의 스페이서부로 구성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항에 있어서, 상기 게이트 절연층은 100~200Å두께를 갖는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항에 있어서, 상기 게이트 절연층 하부의 채널영역은 저농도의 소스/드레인 영역에 인접하여 형성된 제 1 도전형의 고농도 영역과, 상기 고농도 영역 사이에 동일 길이로 형성된 제 1 도전형의 저농도 영역으로 구성되며, 상기 제 1 도전형의 저농도 영역은 채널길이에 비례하여 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항에 있어서, 상기 제 2 도전형의 저농도의 소스/드레인 영역이 상기 제 1 도전형의 고농도 영역과 중첩되어 형성되며, 상기 제 1 도전형의 고농도 영역 및 제 2 도전형의 고농도 소스/드레인 영역보다 얕게 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항, 제 8 항 또는 제 9 항에 있어서, 제 1 도전형은 P형이고, 제 2 도전형은 N형인 것을 특징으로 하는 MOS 트랜지스터.
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| KR100328690B1 (ko) * | 1995-12-30 | 2002-11-08 | 주식회사 하이닉스반도체 | 반도체 소자의 접합 형성방법 |
-
1991
- 1991-12-26 KR KR1019910024430A patent/KR940010926B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015063A (ko) | 1993-07-23 |
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