KR100227644B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, SOI(Silicon On Insulator)층이 두껍게 형성된 웨이퍼(Wafer)를 사용하여 접합영역을 채널 및 LDD 영역보다 두껍게 형성시키므로써, 접합영역의 자체저항을 감소시킬 수 있고 이에 따라 트랜지스터의 동작속도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.

Description

반도체 소자의 트랜지스터 제조방법
제1(a)도 및 제1(b)도는 종래 반도체 소자의 트랜지스터의 제조 방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(e)도는 본 발명에 따른 반도체 소자이 트랜지스터의 제조 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 10 : 실리콘층 2, 12 : 절연층
3, 13 : SOI층 4, 14 : 게이트산화막
5, 15 : 폴리실리콘층 5A, 15A : 게이트전극
6, 16 : 산화막 스페이서 7, 17 : LDD영역
8, 18 : 접합영역 9, 16 : 제1 및 제2 감광막
11 : 트렌치 20, 20A : SOI 웨이퍼
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 SOI(Silicon On Insulator)층이 두껍게 형성된 웨이퍼(Wafer)를 사용하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 트랜지스터의 동작속도를 향상시킬 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 차세대 트랜지스터로써 SOI 트랜지스터가 사용된다. 이는 종래의 MOS(Metal-Oxide-Semiconductor) 트랜지스터에 비해 펀치쓰루우(Punchthrough)특성, 문턱전압(Breakdown)특성 등과 같은 전기적 특성이 매우 향상된 소자이다. 이와 같은 SOI 트랜지스터는 SOI 웨이퍼에 형성된다. SOI 웨이퍼는 종래에 사용되는 벌크(Bulk)형의 웨이퍼와는 달리 하부 실리콘층, 절연층 및 상부 실리콘층 즉, SOI층이 적층된 구조를 갖는다. 그러면 이러한 SOI 웨이퍼에 형성되는 종래 반도체 소자이 트랜지스터 제조 방법 및 그 구조를 제1(a)도 및 제1(b)도를 통해 설명하면 다음과 같다.
종래 SOI 트랜지스터의 제조 방법은 제1(a)도에 도시된 바와 같이 실리콘층(1), 절연층(2) 및 SOI층(3)이 적층 구조로 형성된 SOI 웨이퍼(20)상에 패드산화막(4) 및 폴리실리콘층(5)을 순차적으로 형성하고 패터닝하여 게이트전극(5A)을 형성한다. 소정의 마스크를 이용한 저농도 불순물이온 주입을 통해 상기 게이트전극(5A) 양측부의 SOI층(3)에 LDD(Lightly Doped Drain) 영역(7)을 형성한다. 이후 제1(b)도에 도시된 바와 같이 상기 게이트전극(5A)의 양측벽에 산화막 스페이서(6)를 형성하고 노출된 상기 SOI층(3)에 고농도 불순물이온을 주입하여 접합영역(8)을 형성한다. 그런데 이와 같이 형성된 SOI 트랜지스터는 채널 및 접합영역이 형성되는 상기 SOI층(3)이 500 내지 1500정도로 얇게 형성되어 있기 때문에 채널이 형성되는 부분에서는 문제가 발생되지 않지만, 상기 접합영역(8)의 깊이가 얕기 때문에 접합영역(8)이 자체저항이 증가된다. 그러므로 트랜지스터의 동작속도가 감소되어 소자의 특성이 저하된다.
따라서 본 발명은 SOI층이 두껍게 형성된 웨이퍼를 사용하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 접합영역의 저항을 감소시키고 소자의 동작속도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 실리콘층, 절연층 및 SOI층이 적층 구조로 형성된 SOI 웨이퍼상에 제1 감광막을 도포한 후 채널 및 LDD 영역이 형성될 부분의 상기 SOI층이 노출되도록 상기 제1 감광막을 패터닝하는 단계와, 상기 패터닝된 제1 감광막을 마스크로 이용한 식각공정으로 노출된 부분의 상기 SOI층을 채널로 사용될 깊이만큼 남도록 식각하여 트렌치를 형성시키는 단계와, 상기 제1 감광막을 제거한 후 전체 상부면에 게이트산화막, 폴리실리콘층 및 제2 감광막을 순차적으로 형성하고 게이트전극용 마스크를 이용하여 상기 제2 감광막을 패터닝하는 단계와, 상기 패터닝된 제2 감광막을 마스크로 이용한 식각공정으로 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 식각하여 게이트전극을 형성한 후 상기 제2 감광막을 제거하는 단계와, 저농도 불순물이온을 주입하여 상기 트렌치내의 노출된 SOI층에 LDD영역을 형성하는 단계와, 전체 상부면에 산화막을 형성하고 블랜켓 식각하여 상기 게이트전극의 양측벽의 상기 LDD영역의 상부에 산화막 스페이서를 형성시키는 단계와, 노출된 상기 SOI층에 고농도 불순물이온을 주입하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(e)도는 본 발명에 따른 반도체 소자의 트랜지스터의 제조 방법을 설명하기 위한 소자의 단면도로써, 제2(a)도는 실리콘층(10), 절연층(12) 및 SOI층(13)이 적층 구조로 형성되며, 상기 SOI층(13)의 두께가 3000 내지 5000인 SOI 웨이퍼(20A)상에 제1 감광막(9)을 도포한 후 채널 및 LDD영역이 형성될 부분의 SOI층(13)이 노출되도록 상기 제1 감광막(9)을 패터닝하고, 패터닝된 제1 감광막(9)을 마스크로 이용하여 노출된 부분이 SOI층(13)을 소정 깊이 식각하므로써 상기 채널 및 LDD영역이 형성될 부분에 트랜치(11)가 형성된 상태의 단면도인데, 상기 절연층(12)은 산화막과 같은 절연막으로 형성되며, 상기 식각공정시 상기 트랜치(11)내에 잔류되는 SOI층(13)의 두께(A)는 500 내지 1500정도가 되도록 한다.
제2(b)도는 상기 제1 감광막(9)을 제거한 후 전체 상부면에 게이트산화막(14), 폴리실리콘층(15) 및 제2 감광막(16)을 순차적으로 형성하고 게이트 전극용 마스크를 이용하여 상기 제2 감광막(16)을 패터닝한 상태의 단면도이다.
제2(c)도는 상기 패터닝된 제2 감광막(16)을 마스크로 이용하여 상기 폴리실리콘층(15) 및 게이트산화막(14)을 순차적으로 식각한 후 상기 제2 감광막(16)을 제거하므로써 게이트전극(15A)이 형성된 상태의 단면도이다.
제2(d)도는 상기 제2(c)도의 상태에서 저농도 불순물이온을 주입하여 상기 트렌치(11)내의 노출된 SOI층(13)에 LDD영역(17)을 형성한 상태의 단면도이다.
제2(e)도는 전체 상부면에 산화막을 형성하고 상기 게이트전극(15A)의 표면이 노출되는 시점까지 상기 산화막을 블랜켓(Blanket) 식각하여 상기 게이트전극(15A)의 양측벽 및 상기 LDD영역(17)의 상부에 산화막 스페이서(16)를 형성시킨 후 노출된 SOI층(13)에 고농도, 불순물이온을 주입하여 접합영역(18)을 형성한 상태의 단면도이다.
이와 같은 공정에 의해 제조된 SOI 트랜지스터는 채널 및 LDD영역이 형성될 부분이 트렌치 구조가 되도록 소정 깊이 식각되어 있기 때문에 종래 트렌지스터의 채널 두께를 그대로 유지시킬 수 있으며, 상기 SOI층의 두께와 같은 깊이의 접합영역을 형성하여 접합영역의 자체저항을 효과적으로 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 SOI층이 두껍게 형성된 웨이퍼를 사용하고, 채널 및 LDD영역이 형성될 부분의 상기 SOI층을 트랜치 구조가 되도록 소정 깊이 식각하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 채널영역의 두께를 최소화시킬 수 있으며, 접합영역이 접합 깊이를 증가시켜 접합영역의 자체저항을 감소시키므로써 트랜지스터의 동작속도를 향상시킬 수 있는 탁월한 효과가 있다.

Claims (4)

  1. 반도체 소자의 트랜지스터 제조 방법에 있어서, 실리콘층, 절연층 및 SOI층이 적층 구조로 형성된 SOI 웨이퍼상에 제1 감광막을 도포한 후 채널 및 LDD영역이 형성될 부분의 상기 SOI층이 노출되도록 상기 제1 감광막을 패터닝하는 단계와, 상기 패터닝된 제1 감광막을 마스크로 이용한 식각공정으로 노출된 부분의 상기 SOI층을 채널로 사용될 깊이만큼 남도록 식각하여 트렌치를 형성시키는 단계와, 상기 제1 감광막을 제거한 후 전체 상부면에 게이트산화막, 폴리실리콘층 및 제2 감광막을 순차적으로 형성하고 게이트전극용 마스크를 이용하여 상기 제2 감광막을 패터닝하는 단계와, 상기 패터닝된 제2 감광막을 마스크로 이용한 식각공정으로 상기 폴리실리콘층 및 게이트산화막을 순차적으로 식각하여 게이트전극을 형성한 후 상기 제2 감광막을 제거하는 단계와, 저농도 불순물이온을 주입하여 상기 트렌치내의 노출된 SOI층에 LDD영역을 형성하는 단계와, 전체 상부면에 산화막을 형성하고 블랜켓 식각하여 상기 게이트전극의 양측벽의 상기 LDD 영역의 상부에 산화막 스페이서를 형성시키는 단계와, 노출된 상기 SOI층에 고농도 불순물이온을 주입하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 SOI층의 두께는 3000 내지 5000인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 절연층은 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 채널로 사용될 트렌치 내의 SOI층 두께는 500 내지 1500인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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