JPH098308A - 半導体素子のトランジスター及びその製造方法 - Google Patents
半導体素子のトランジスター及びその製造方法Info
- Publication number
- JPH098308A JPH098308A JP8152113A JP15211396A JPH098308A JP H098308 A JPH098308 A JP H098308A JP 8152113 A JP8152113 A JP 8152113A JP 15211396 A JP15211396 A JP 15211396A JP H098308 A JPH098308 A JP H098308A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- region
- semiconductor device
- trench
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体素子の動作速度を向上させ
ることができる半導体素子のトランジスター及びその製
造方法を提供することに目的がある。 【解決手段】 SOI層が厚く形成されたウエハーを使
用して接合領域をチャネル及びLDDより厚く形成す
る。
ることができる半導体素子のトランジスター及びその製
造方法を提供することに目的がある。 【解決手段】 SOI層が厚く形成されたウエハーを使
用して接合領域をチャネル及びLDDより厚く形成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体素子のトラ
ンジスター及びその製造方法に関するものであり、特
に、SOI(Silicon On Insulator)層が厚く形成され
たウエハー(wafer)を使用して、接合領域をチャネル
及びLDD領域に比し厚く形成することにより動作速度
を向上することができるようにした半導体素子のトラン
ジスター製造方法に関するものである。
ンジスター及びその製造方法に関するものであり、特
に、SOI(Silicon On Insulator)層が厚く形成され
たウエハー(wafer)を使用して、接合領域をチャネル
及びLDD領域に比し厚く形成することにより動作速度
を向上することができるようにした半導体素子のトラン
ジスター製造方法に関するものである。
【0002】
【従来の技術】一般的に、半導体素子が高集積化するに
従い、次世代トランジスターとして、SOIトランジス
ターが使用されている。これは、従来のMOS(metal
oxidesemiconductor )トランジスターに比してパンチ
スルー(punch-through )特性、しきい値電圧(thresh
old voltage )特性等のような電気的特性が著しく向上
した素子である。
従い、次世代トランジスターとして、SOIトランジス
ターが使用されている。これは、従来のMOS(metal
oxidesemiconductor )トランジスターに比してパンチ
スルー(punch-through )特性、しきい値電圧(thresh
old voltage )特性等のような電気的特性が著しく向上
した素子である。
【0003】このようなSOIトランジスターはSOI
ウエハーに形成される。SOIウエハーは従来使用され
ているバルク(bulk)型ウエハーとは異なり、下部シリ
コン基板、絶縁層及び上部シリコン層、即ち、SOI層
が積層された構造を有する。次に、かようなSOIウエ
ハーに形成される従来の半導体素子のトランジスター製
造方法を図1(A)及び図1(B)を通じて次の如く説
明する。
ウエハーに形成される。SOIウエハーは従来使用され
ているバルク(bulk)型ウエハーとは異なり、下部シリ
コン基板、絶縁層及び上部シリコン層、即ち、SOI層
が積層された構造を有する。次に、かようなSOIウエ
ハーに形成される従来の半導体素子のトランジスター製
造方法を図1(A)及び図1(B)を通じて次の如く説
明する。
【0004】従来SOIトランジスター製造方法は、図
1(A)に図示した如く、シリコン基板1、絶縁層2、
及びSOI層3が積層構造に形成されたSOIウエハー
20上に、パッド(pad )酸化膜4及びポリシリコン層5
を順次に形成し、パターニング(patterning)してゲー
ト電極5Aを形成する。低濃度不純物イオンを注入するこ
とにより前記ゲート電極5A両側部のSOI層3にLDD
(lightly doped drain )領域7を形成する。
1(A)に図示した如く、シリコン基板1、絶縁層2、
及びSOI層3が積層構造に形成されたSOIウエハー
20上に、パッド(pad )酸化膜4及びポリシリコン層5
を順次に形成し、パターニング(patterning)してゲー
ト電極5Aを形成する。低濃度不純物イオンを注入するこ
とにより前記ゲート電極5A両側部のSOI層3にLDD
(lightly doped drain )領域7を形成する。
【0005】その後、図1(B)に図示した如く、前記
ゲート電極5Aの両側壁に酸化膜スペーサ6を形成し、露
出した前記SOI層3に高濃度不純物イオンを注入して
接合領域8を形成する。
ゲート電極5Aの両側壁に酸化膜スペーサ6を形成し、露
出した前記SOI層3に高濃度不純物イオンを注入して
接合領域8を形成する。
【0006】
【発明が解決しようとする課題】然し、上記のようにし
て形成されたSOIトランジスターは、チャネル及び接
合領域が形成される前記SOI層3が500乃至150
0Åの薄い厚さに形成されるため、チャネルが形成され
る部分では問題が生じないが、前記接合領域8の深さが
浅いため接合領域8自体の抵抗が増加する。そのため、
トランジスターの動作速度が減少して素子の特性が低下
する。
て形成されたSOIトランジスターは、チャネル及び接
合領域が形成される前記SOI層3が500乃至150
0Åの薄い厚さに形成されるため、チャネルが形成され
る部分では問題が生じないが、前記接合領域8の深さが
浅いため接合領域8自体の抵抗が増加する。そのため、
トランジスターの動作速度が減少して素子の特性が低下
する。
【0007】従って、本発明は、SOI層が厚く形成さ
れたウエハーを使用して接合領域をチャネル及びLDD
領域に比し厚く形成することにより、前記の短所を解消
することができる半導体素子のトランジスター及びその
製造方法を提供することにその目的がある。
れたウエハーを使用して接合領域をチャネル及びLDD
領域に比し厚く形成することにより、前記の短所を解消
することができる半導体素子のトランジスター及びその
製造方法を提供することにその目的がある。
【0008】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による半導体素子は、シリコン基板上の絶縁
層上部の所定領域に形成されたトレンチ(trench)構造
を有するSOI層と前記トレンチ構造の下部に形成され
たゲート酸化膜と、前記ゲート酸化膜上部の中央領域に
形成されたゲート電極と、前記ゲート電極の両側壁に形
成された酸化膜スペーサと、前記酸化膜スペーサ下部の
前記SOI層に形成され、低濃度不純物イオンが注入さ
れたLDD領域と、前記LDD領域外側部の前記SOI
層に形成され、高濃度不純物イオンが注入された接合領
域から成ることを特徴とする。
めの本発明による半導体素子は、シリコン基板上の絶縁
層上部の所定領域に形成されたトレンチ(trench)構造
を有するSOI層と前記トレンチ構造の下部に形成され
たゲート酸化膜と、前記ゲート酸化膜上部の中央領域に
形成されたゲート電極と、前記ゲート電極の両側壁に形
成された酸化膜スペーサと、前記酸化膜スペーサ下部の
前記SOI層に形成され、低濃度不純物イオンが注入さ
れたLDD領域と、前記LDD領域外側部の前記SOI
層に形成され、高濃度不純物イオンが注入された接合領
域から成ることを特徴とする。
【0009】また、本発明による半導体素子のトランジ
スター製造方法は、シリコン基板、絶縁層及びSOI層
が積層構造に形成されたSOIウエハーの前記SOI層
を所定の大きさ、所定の深さにエッチングしてトレンチ
を形成する段階と、前記段階から上部面全体にゲート酸
化膜、ポリシリコン層を順次に形成する段階と、前記段
階から前記ポリシリコン層及びゲート酸化膜を順次にパ
ターニングしてトレンチ内部にゲート電極を形成する段
階と、前記段階から低濃度不純物イオンを注入して露出
したSOI層にLDD領域を形成する段階と、前記段階
から上部面全体に酸化膜を形成し、ブランケットエッチ
ング(blanket etching )をして前記ゲート電極の両側
壁に酸化膜スペーサを形成する段階と、前記段階から露
出した前記SOI層に高濃度不純物イオンを注入して接
合領域を形成する段階から成ることを特徴とする。
スター製造方法は、シリコン基板、絶縁層及びSOI層
が積層構造に形成されたSOIウエハーの前記SOI層
を所定の大きさ、所定の深さにエッチングしてトレンチ
を形成する段階と、前記段階から上部面全体にゲート酸
化膜、ポリシリコン層を順次に形成する段階と、前記段
階から前記ポリシリコン層及びゲート酸化膜を順次にパ
ターニングしてトレンチ内部にゲート電極を形成する段
階と、前記段階から低濃度不純物イオンを注入して露出
したSOI層にLDD領域を形成する段階と、前記段階
から上部面全体に酸化膜を形成し、ブランケットエッチ
ング(blanket etching )をして前記ゲート電極の両側
壁に酸化膜スペーサを形成する段階と、前記段階から露
出した前記SOI層に高濃度不純物イオンを注入して接
合領域を形成する段階から成ることを特徴とする。
【0010】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。図2(A)乃至図2(E)
は、本発明による半導体素子のトランジスター製造方法
を説明するための素子の断面図である。
本発明を詳細に説明する。図2(A)乃至図2(E)
は、本発明による半導体素子のトランジスター製造方法
を説明するための素子の断面図である。
【0011】図2(A)に関連して、シリコン基板10、
絶縁層12及びSOI層13が積層構造に形成されたSOI
ウエハー20A が提供される。そして、厚さが3000乃
至5000Åの前記SOI層13上に第1感光膜9を塗布
した後、チャネル及びLDD領域が形成される部分のS
OI層13が露出するように前記感光膜9をパターニング
し、パターニングされた第1感光膜9をマスクとして利
用し、露出した部分のSOI層13を所定の深さにエッチ
ングすることにより前記チャネル及びLDD領域が形成
される部分にトレンチ11が形成される。
絶縁層12及びSOI層13が積層構造に形成されたSOI
ウエハー20A が提供される。そして、厚さが3000乃
至5000Åの前記SOI層13上に第1感光膜9を塗布
した後、チャネル及びLDD領域が形成される部分のS
OI層13が露出するように前記感光膜9をパターニング
し、パターニングされた第1感光膜9をマスクとして利
用し、露出した部分のSOI層13を所定の深さにエッチ
ングすることにより前記チャネル及びLDD領域が形成
される部分にトレンチ11が形成される。
【0012】前記絶縁層12は酸化膜或は窒化膜のような
絶縁膜に形成され、前記エッチング工程時に前記トレン
チ11内に残留するSOI層の厚さAを500乃至150
0Åになるようにした。
絶縁膜に形成され、前記エッチング工程時に前記トレン
チ11内に残留するSOI層の厚さAを500乃至150
0Åになるようにした。
【0013】ここでは、前記LDD領域が前記トレンチ
領域内に形成されていることを図示した。一方、前記ト
レンチサイズを調節することにより、前記LDD領域が
前記トレンチ側壁から外部或は内部に大きくなるか、又
は小さくなるようにすることができる。
領域内に形成されていることを図示した。一方、前記ト
レンチサイズを調節することにより、前記LDD領域が
前記トレンチ側壁から外部或は内部に大きくなるか、又
は小さくなるようにすることができる。
【0014】図2(B)は、前記感光膜9を除去した
後、上部面全体にゲート酸化膜14、ポリシリコン層15及
び第2感光膜16を順次に形成し、ゲート電極用マスクを
利用して前記第2感光膜16をパターニングした状態の断
面図である。
後、上部面全体にゲート酸化膜14、ポリシリコン層15及
び第2感光膜16を順次に形成し、ゲート電極用マスクを
利用して前記第2感光膜16をパターニングした状態の断
面図である。
【0015】図2(C)は、前記パターニングされた第
2感光膜16をマスクとして利用し、前記ポリシリコン層
15及びゲート酸化膜14を順次にエッチングした後、前記
第2感光膜16を除去することによりゲート電極15A が形
成された状態の断面図である。
2感光膜16をマスクとして利用し、前記ポリシリコン層
15及びゲート酸化膜14を順次にエッチングした後、前記
第2感光膜16を除去することによりゲート電極15A が形
成された状態の断面図である。
【0016】図2(D)は、前記図2(C)の状態にて
低濃度不純物イオンを注入して、前記トレンチ11内の露
出したSOI層13にLDD領域17を形成する状態の断面
図である。
低濃度不純物イオンを注入して、前記トレンチ11内の露
出したSOI層13にLDD領域17を形成する状態の断面
図である。
【0017】図2(E)は、上部面全体に酸化膜を形成
し、前記ゲート電極15A 表面が露出する時点まで前記酸
化膜をブランケットエッチングして、前記ゲート電極15
A の両側壁及び前記LDD領域17の上部に酸化膜スペー
サ16を形成した後、露出したSOI層13に高濃度の不純
物イオンを注入して接合領域18を形成した状態の断面図
である。
し、前記ゲート電極15A 表面が露出する時点まで前記酸
化膜をブランケットエッチングして、前記ゲート電極15
A の両側壁及び前記LDD領域17の上部に酸化膜スペー
サ16を形成した後、露出したSOI層13に高濃度の不純
物イオンを注入して接合領域18を形成した状態の断面図
である。
【0018】このとき、前記LDD領域の長さは、前記
トレンチ領域の長さを調節することにより変化し、前記
スペーサの大きさは、小さくは前記トレンチ側壁から離
れた内部に、又、大きくは前記トレンチ側壁を越えて伸
長することもできる。
トレンチ領域の長さを調節することにより変化し、前記
スペーサの大きさは、小さくは前記トレンチ側壁から離
れた内部に、又、大きくは前記トレンチ側壁を越えて伸
長することもできる。
【0019】このような工程により製造されたSOIト
ランジスターは、チャネル及びLDD領域が形成される
部分がトレンチ構造になるように所定の深さにエッチン
グされているので、従来のトランジスターのチャネルの
厚さをそのまま維持することができ、前記SOI層の厚
さと同様な深さの接合領域を形成して、接合領域自体の
抵抗を効果的に減少することができる。
ランジスターは、チャネル及びLDD領域が形成される
部分がトレンチ構造になるように所定の深さにエッチン
グされているので、従来のトランジスターのチャネルの
厚さをそのまま維持することができ、前記SOI層の厚
さと同様な深さの接合領域を形成して、接合領域自体の
抵抗を効果的に減少することができる。
【0020】
【発明の効果】上述した如く、本発明によれば、SOI
層が厚く形成されたウエハーを使用し、チャネル及びL
DD領域が形成される部分の前記SOI層をトレンチ構
造になるよう所定の深さにエッチングして接合領域をチ
ャネル及びLDD領域に比し厚く形成することにより、
チャネル領域の厚さを最小化させることができ、接合領
域の接合の深さを増加させて、接合領域自体の抵抗を減
少させることによりトランジスターの動作速度を向上さ
せることができる卓越した効果がある。
層が厚く形成されたウエハーを使用し、チャネル及びL
DD領域が形成される部分の前記SOI層をトレンチ構
造になるよう所定の深さにエッチングして接合領域をチ
ャネル及びLDD領域に比し厚く形成することにより、
チャネル領域の厚さを最小化させることができ、接合領
域の接合の深さを増加させて、接合領域自体の抵抗を減
少させることによりトランジスターの動作速度を向上さ
せることができる卓越した効果がある。
【図1】(A)及び(B)は、従来の半導体素子のトラ
ンジスター製造方法を説明するための素子の断面図であ
る。
ンジスター製造方法を説明するための素子の断面図であ
る。
【図2】(A)乃至(E)は、本発明による半導体素子
のトランジスター製造方法を説明するための素子の断面
図である。
のトランジスター製造方法を説明するための素子の断面
図である。
1,10…シリコン基板 2,12…絶縁層 3,13…SOI層 4,14…ゲート酸化膜 5,15…ポリシリコン層 5A,15A …ゲート電極 6,16…酸化膜スペーサ 7,17…LDD領域 8,18…接合領域 9…第1感光膜 16…第2感光膜 11…トレンチ 20,20A …SOIウエハー
Claims (12)
- 【請求項1】 半導体素子において、 シリコン基板上の絶縁層上部の所定領域に形成されたト
レンチ構造を有するSOI層と、 前記トレンチ構造の下部に形成されたゲート酸化膜と、 前記ゲート酸化膜上部の中央領域に形成されたゲート電
極と、 前記ゲート電極の両側壁に形成された酸化膜スペーサ
と、 前記酸化膜スペーサ下部の前記SOI層に形成され、低
濃度不純物イオンが注入されたLDD領域と、 前記LDD領域外側部の前記SOI層に形成され、高濃
度不純物イオンが注入された接合領域から成ることを特
徴とする半導体素子のトランジスター。 - 【請求項2】 請求項1において、 前記SOI層の厚さは、前記トレンチが形成された領域
では500乃至1500Åであり、トレンチ領域外部の
領域では3000乃至5000Åであることを特徴とす
る半導体素子のトランジスター。 - 【請求項3】 請求項1において、 前記絶縁層は、酸化膜と窒化膜の内のどちらかであるこ
とを特徴とする半導体素子のトランジスター。 - 【請求項4】 請求項1において、 前記スペーサは、前記トレンチ構造の側壁から離れた内
部に形成されていることを特徴とする半導体素子のトラ
ンジスター。 - 【請求項5】 請求項1において、 前記スペーサは、前記トレンチ構造の側壁まで形成され
ていることを特徴とする半導体素子のトランジスター。 - 【請求項6】 請求項1において、 前記スペーサは、前記トレンチ構造の外部まで拡張され
形成されていることを特徴とする半導体素子のトランジ
スター。 - 【請求項7】 半導体素子のトランジスター製造方法に
おいて、 シリコン基板、絶縁層、及びSOI層が積層構造で形成
されたSOIウエハーの前記SOI層を所定の大きさ、
所定の深さにエッチングしてトレンチを形成する段階
と、 前記段階から上部面全体にゲート酸化膜、ポリシリコン
層を順次に形成する段階と、 前記段階から前記ポリシリコン層及びゲート酸化膜を順
次にパターニングしてトレンチ内部にゲート電極を形成
する段階と、 前記段階から低濃度不純物イオンを注入して露出された
SOI層にLDD領域を形成する段階と、 前記段階から上部面全体に酸化膜を形成し、ブランケッ
トエッチングをして前記ゲート電極の両側壁に酸化膜ス
ペーサを形成する段階と、 前記段階から露出された前記SOI層に高濃度不純物イ
オンを注入して、接合領域を形成する段階から成ること
を特徴とする半導体素子のトランジスター製造方法。 - 【請求項8】 請求項7において、 前記SOIの厚さは、前記トレンチが形成される領域で
は500乃至1500Åであり、トレンチ領域外部の領
域では3000乃至5000Åであることを特徴とする
半導体素子のトランジスター製造方法。 - 【請求項9】 請求項7において、 前記絶縁層は、酸化膜と窒化膜の内のどちらかであるこ
とを特徴とする半導体素子のトランジスター製造方法。 - 【請求項10】 請求項7において、 前記スペーサは、前記トレンチ構造の下部に形成されて
いることを特徴とする半導体素子のトランジスター製造
方法。 - 【請求項11】 請求項7において、 前記スペーサは、前記トレンチ構造の外壁まで形成され
ていることを特徴とする半導体素子のトランジスター製
造方法。 - 【請求項12】 請求項7において、 前記スペーサは、前記トレンチ構造外部まで拡張され形
成されていることを特徴とする半導体素子のトランジス
ター製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR95-16420 | 1995-06-20 | ||
KR1019950016420A KR100227644B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체 소자의 트랜지스터 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH098308A true JPH098308A (ja) | 1997-01-10 |
Family
ID=19417585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8152113A Pending JPH098308A (ja) | 1995-06-20 | 1996-06-13 | 半導体素子のトランジスター及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPH098308A (ja) |
KR (1) | KR100227644B1 (ja) |
CN (1) | CN1050701C (ja) |
TW (1) | TW301034B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6656810B1 (en) | 1998-10-30 | 2003-12-02 | Sharp Kabushiki Kaisha | Semiconductor device capable of reducing dispersion in electrical characteristics and operating at high speed and method for fabricating the same |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100343472B1 (ko) * | 2000-08-31 | 2002-07-18 | 박종섭 | 모스 트랜지스터의 제조방법 |
US6780686B2 (en) * | 2002-03-21 | 2004-08-24 | Advanced Micro Devices, Inc. | Doping methods for fully-depleted SOI structures, and device comprising the resulting doped regions |
US7022575B2 (en) * | 2003-10-29 | 2006-04-04 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0324735A (ja) * | 1989-06-22 | 1991-02-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH05259457A (ja) * | 1992-03-16 | 1993-10-08 | Sharp Corp | 薄膜トランジスタ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02185068A (ja) * | 1989-01-12 | 1990-07-19 | Toshiba Corp | 電界効果型トランジスタの製造方法 |
JPH03155166A (ja) * | 1989-11-14 | 1991-07-03 | Fuji Electric Co Ltd | 薄膜半導体素子 |
JP2660451B2 (ja) * | 1990-11-19 | 1997-10-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-06-20 KR KR1019950016420A patent/KR100227644B1/ko not_active IP Right Cessation
-
1996
- 1996-06-06 TW TW085106813A patent/TW301034B/zh active
- 1996-06-13 JP JP8152113A patent/JPH098308A/ja active Pending
- 1996-06-19 CN CN96108211A patent/CN1050701C/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0324735A (ja) * | 1989-06-22 | 1991-02-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH05259457A (ja) * | 1992-03-16 | 1993-10-08 | Sharp Corp | 薄膜トランジスタ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6656810B1 (en) | 1998-10-30 | 2003-12-02 | Sharp Kabushiki Kaisha | Semiconductor device capable of reducing dispersion in electrical characteristics and operating at high speed and method for fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
CN1050701C (zh) | 2000-03-22 |
CN1148273A (zh) | 1997-04-23 |
KR100227644B1 (ko) | 1999-11-01 |
KR970004069A (ko) | 1997-01-29 |
TW301034B (ja) | 1997-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100214468B1 (ko) | 씨모스 소자 제조방법 | |
US7419879B2 (en) | Transistor having gate dielectric layer of partial thickness difference and method of fabricating the same | |
JP2735041B2 (ja) | 半導体装置およびその製造方法 | |
JP2870485B2 (ja) | 半導体装置の製造方法 | |
US7176071B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
JP2002033490A (ja) | Soi−mos電界効果トランジスタ製造方法 | |
JP2000332242A (ja) | 半導体装置及びその製造方法 | |
JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
JP3744694B2 (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
JP2001223360A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
US5610424A (en) | Metal oxide semiconductor field effect transistor | |
JP2000138375A (ja) | 半導体装置およびその製造方法 | |
KR100374227B1 (ko) | 반도체소자의 제조방법 | |
JPH07153952A (ja) | 半導体装置及びその製造方法 | |
JPH098308A (ja) | 半導体素子のトランジスター及びその製造方法 | |
KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
JPH0818042A (ja) | Mosトランジスタの製造方法 | |
JP3439415B2 (ja) | 半導体装置の製造方法 | |
JPH08321607A (ja) | 半導体装置およびその製造方法 | |
KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
KR100273319B1 (ko) | 모스 트랜지스터 제조방법 | |
KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
KR100557978B1 (ko) | 반도체소자의 제조방법 | |
JP2705583B2 (ja) | 半導体装置の製造方法 |