JPH08321607A

JPH08321607A - 半導体装置およびその製造方法

Info

Publication number: JPH08321607A
Application number: JP12797295A
Authority: JP
Inventors: Motoshige Igarashi; 元繁五十嵐
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-26
Filing date: 1995-05-26
Publication date: 1996-12-03

Abstract

(57)【要約】【目的】ゲート電極３パターニングやイオン注入によ
るゲート酸化膜２の劣化を防止してゲート耐圧の向上を
図る。【構成】ポリシリコンからなるゲート電極３パターニ
ング後、弗酸を用いたウェットエッチング処理を施し、
続いて熱酸化によりゲート電極３表面を覆うように全面
に熱酸化膜８を形成した後、イオン注入によりソース・
ドレイン領域５を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特にゲート電極構造を有するＭＯＳ型半導体装置に関す
るものである。

【０００２】

【従来の技術】近年、ＬＳＩではデバイスの微細化、動
作の高速化に伴って、ゲート長の微細化およびゲート酸
化膜の薄膜化が要求されている。図５は従来のＬＤＤ構
造を用いたＭＯＳＦＥＴの構造を示す断面図である。図
において、１はシリコン単結晶等からなる半導体基板
（以下、基板と称す）、２は基板１上に薄く形成された
ゲート酸化膜、３はゲート酸化膜２を介して基板１上に
形成されたゲート電極、４はゲート電極３側壁に形成さ
れたサイドウォールスペーサ、５はサイドウォールスペ
ーサ４外側の基板１に形成されたソース・ドレイン領
域、６はソース・ドレイン領域５に隣接してサイドウォ
ールスペーサ４下層の基板１に形成されたＬＤＤ領域、
７はゲート電極３およびソース・ドレイン領域５の表面
に形成されたシリサイド層である。

【０００３】このように構成される従来のＭＯＳＦＥＴ
の製造方法を図６に基づいて以下に示す。まず、素子分
離された基板１上の全面に、熱酸化によりゲート酸化膜
２を形成する。次いで全面に不純物が導入された導電層
としてのポリシリコン層３ａを堆積する（図６
（ａ））。次に、レジストマスクを用いてポリシリコン
層３ａを選択的にエッチング除去しゲート電極３をパタ
ーニングする。その後、ゲート電極３をマスクにして低
濃度ＬＤＤ領域６形成のためのイオン注入を行う（図６
（ｂ））。次に、全面にＴＥＯＳ膜をＣＶＤ法により堆
積した後、異方性ドライエッチングにより全面エッチバ
ックしてゲート電極３側壁にサイドウォールスペーサ４
を形成する（図６（ｃ））。

【０００４】次に、ゲート電極３およびサイドウォール
スペーサ４をマスクとして、基板１にイオン注入を行
い、ソース・ドレイン領域５を形成する。この後、サリ
サイド技術により、シリサイド層７を、ゲート電極３上
およびソース・ドレイン領域５上に選択成長させる（図
５参照）。この後、層間絶縁膜および電極配線層の形成
を行い、所定の処理を施してＭＯＳＦＥＴを完成する
（図示せず）。

【０００５】

【発明が解決しようとする課題】従来のＭＯＳＦＥＴは
以上のように製造されるため、微細化とともに１０ｎｍ
以下の膜厚の薄いゲート酸化膜２が用いられるようにな
ると、ゲート電極３パターニングの際のエッチングやそ
の後のＬＤＤ領域６およびソース・ドレイン領域５形成
のためのイオン注入の際に、ゲート酸化膜２が受けるダ
メージが顕著となる。特にゲート電極３エッジ部分のゲ
ート酸化膜２のダメージにより、ゲート耐圧が劣化する
等の問題点があった。

【０００６】また、従来のＭＯＳＦＥＴではサイドウォ
ールスペーサ４の形成を、酸化膜を堆積した後全面異方
性ドライエッチングによって行っていた。このサイドウ
ォールスペーサ４の厚みはＬＤＤ領域６の幅と対応する
ものであるがゲート長の微細化とともにＬＤＤ領域６に
おける寄生抵抗の割合がチャネル抵抗に比べて大きくな
りデバイスの高速化の妨げとなっている。従来０．１〜
０．１５μｍ程度の厚さのサイドウォールスペーサ４が
用いられてきたが、上記のような形成方法では膜厚のば
らつきが大きく、ウエハ面内、ウエハ間、さらには処理
毎（バッチ処理の場合）にばらつきが存在する。この傾
向は、微細化の要求で膜厚を薄くする程顕著となり、薄
膜化には限界があるものであった。

【０００７】さらに、サイドウォールスペーサ４形成時
の異方性ドライエッチングにおいて、後工程でサリサイ
ド技術を用いる場合、ゲート電極３上や基板１上に酸化
膜が残存してはならないために、ある程度オーバーエッ
チングによるマージンを確保する必要があった。このオ
ーバーエッチングはゲート酸化膜２にプラズマ等のダメ
ージを与え、このオーバーエッチングの処理時間に比例
してＱｂｄ（酸化膜が絶縁破壊に至るまでの間に注入で
きる電荷量の総和）が減少し、ゲート酸化膜２が劣化す
るという問題もあった。

【０００８】また、このようなサイドウォールスペーサ
４を形成後にソース・ドレイン領域５形成のためイオン
注入を行うため、このイオン注入は酸化膜の存在しない
シリコンの基板１に直接行うものであった。このため基
板１上に付着したコンタミネーション等の不純物を、イ
オン注入の際に基板１中あるいはゲート酸化膜２中へ混
入させることがあり、これにより信頼性を劣化させるこ
ともあった。

【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、エッチングやイオン注入によ
るダメージから生じるゲート酸化膜の劣化を防止し、良
好なゲート耐圧を有する薄いゲート酸化膜を得ることを
目的とする。さらに、ＬＤＤ構造形成に用いられるサイ
ドウォールスペーサを均一で薄い膜厚に形成してＬＤＤ
領域における寄生抵抗を低減し微細化、高速化を高い信
頼性で促進することを目的とする。

【００１０】

【課題を解決するための手段】この発明の請求項１の半
導体装置の製造方法は、半導体基板上にゲート酸化膜を
形成し、このゲート酸化膜上にポリシリコンあるいはア
モルファスシリコンを用いた導電層を形成し、この導電
層をパターニングしてゲート電極を形成する工程と、次
いで、上記半導体基板に弗酸を用いたウェットエッチン
グ処理を施し、続いて上記半導体基板を熱酸化して、上
記ゲート電極表面を覆って全面に熱酸化膜を形成する工
程と、その後イオン注入によりソース・ドレイン領域を
形成する工程とを有するものである。

【００１１】この発明の請求項２の半導体装置は、半導
体基板上に形成されたゲート酸化膜と、ポリシリコンあ
るいはアモルファスシリコンを用い、上記ゲート酸化膜
を介して形成されたゲート電極と、このゲート電極側壁
に形成された熱酸化膜からなるサイドウォールスペーサ
と、このサイドウォールスペーサ下層の上記半導体基板
に形成されたＬＤＤ領域と、このＬＤＤ領域に隣接して
その外側に形成されたソース・ドレイン領域とを有する
ものである。

【００１２】この発明の請求項３の半導体装置の製造方
法は、半導体基板上にゲート酸化膜を形成し、このゲー
ト酸化膜上にポリシリコンあるいはアモルファスシリコ
ンを用いた導電層を形成し、この導電層をパターニング
してゲート電極を形成する工程と、次いで、ＬＤＤ領域
形成のためのイオン注入を施した後、上記半導体基板を
熱酸化して、上記ゲート電極表面を覆って全面に熱酸化
膜を形成する工程と、その後上記ゲート電極側壁部分の
上記熱酸化膜をサイドウォールスペーサとして、イオン
注入によりソース・ドレイン領域を形成する工程とを有
するものである。

【００１３】この発明の請求項４記載の半導体装置の製
造方法は、ゲート電極表面を覆って全面に熱酸化膜を形
成する工程に先立って、半導体基板に弗酸を用いたウェ
ットエッチング処理を施すものである。

【００１４】この発明の請求項５記載の半導体装置は、
半導体基板上に形成されたゲート酸化膜と、ポリシリコ
ンあるいはアモルファスシリコンを用い、上記ゲート酸
化膜を介して形成されたゲート電極と、このゲート電極
側壁に形成された熱酸化膜からなるサイドウォールスペ
ーサと、このサイドウォールスペーサ外側の上記半導体
基板に形成されたソース・ドレイン領域とを有し、上記
ゲート電極と上記ソース・ドレイン領域とがオフセット
構造であるものである。

【００１５】この発明の請求項６記載の半導体装置は、
半導体基板上に形成されたゲート酸化膜と、ポリシリコ
ンあるいはアモルファスシリコンを用い、上記ゲート酸
化膜を介して形成されたゲート電極と、このゲート電極
側壁に形成されたサイドウォールスペーサと、さらにこ
のサイドウォールスペーサ側壁に形成された絶縁膜スペ
ーサと、上記サイドウォールスペーサ外側の上記半導体
基板に形成されたソース・ドレイン領域と、上記ゲート
電極表面および上記ソース・ドレイン領域表面に自己整
合的に形成されたシリサイド層あるいは高融点金属層と
を有するものである。

【００１６】この発明の請求項７記載の半導体装置は、
ゲート電極側壁に形成されたサイドウォールスペーサが
熱酸化膜からなるものである。

【００１７】この発明の請求項８記載の半導体装置の製
造方法は、半導体基板上にゲート酸化膜を形成し、この
ゲート酸化膜上にポリシリコンあるいはアモルファスシ
リコンを用いた導電層を形成し、この導電層をパターニ
ングしてゲート電極を形成する工程と、このゲート電極
側壁にサイドウォールスペーサを形成する工程と、次い
でイオン注入によりソース・ドレイン領域を形成する工
程と、次いで全面に絶縁膜を堆積後全面異方性ドライエ
ッチングを施して、上記サイドウォールスペーサ側壁に
絶縁膜スペーサを形成するとともに上記ゲート電極表面
および上記ソース・ドレイン領域表面を露出させる工程
と、その後上記ゲート電極表面および上記ソース・ドレ
イン領域表面に、シリサイド層あるいは高融点金属層を
自己整合的に選択成長させて形成する工程とを有するも
のである。

【００１８】

【作用】この発明による半導体装置の製造方法は、ゲー
ト電極をパターニング後に、弗酸を用いたウェットエッ
チング処理を施し、続いて半導体基板を熱酸化して、ゲ
ート電極表面を覆って全面に熱酸化膜を形成するもので
ある。ゲート電極パターニングの際のエッチングによっ
て、ゲート酸化膜は露出した表面にダメージ層が形成さ
れるが、ウェットエッチング処理によって上記ダメージ
層が除去でき、続いて熱酸化を行うことにより、減少し
たゲート酸化膜を回復させることができる。特に特性に
影響するゲート電極エッジ部分のゲート酸化膜も良好な
状態にできる。さらに、ゲート電極エッジ部分のゲート
酸化膜（熱酸化膜を含む）は十分な厚みを持つようにな
るため、その後のソース・ドレイン領域形成のためのイ
オン注入によるゲート酸化膜の劣化も防止できる。この
ように、ゲート酸化膜のダメージの回復および劣化防止
により良好なゲート酸化膜が得られ、ゲート耐圧が向上
する。

【００１９】また、ゲート電極表面に熱酸化膜を形成す
るため、全体では厚さが増加するが、ゲート電極自身の
膜厚は低減する。このため、後工程で堆積して平坦化す
る層間絶縁膜の平坦性が向上するとともに、ソース・ド
レイン領域形成のためのイオン注入においては突き抜け
防止の効果も有する。

【００２０】また、この発明による半導体装置は、ＬＤ
Ｄ構造のサイドウォールスペーサに熱酸化膜を用いたた
め、サイドウォールスペーサの膜厚を、均一性、制御性
良く格段と薄いものにできる。また、これに対応してＬ
ＤＤ領域の幅も微細にでき、寄生抵抗が低減でき、微細
化、高速化が促進できる。

【００２１】また、この発明による半導体装置の製造方
法は、ゲート電極パターニング後にＬＤＤ領域形成のた
めのイオン注入を行い、その後半導体基板を熱酸化す
る。この熱酸化によりゲート電極パターニング時のゲー
ト酸化膜へのダメージを回復させ、ゲート耐圧を向上で
きる。さらに、ゲート電極側壁に形成された熱酸化膜を
サイドウォールスペーサとして、イオン注入によりソー
ス・ドレイン領域を形成する。このため上述したような
膜厚寸法が均一性、制御性良く、格段と薄いサイドウォ
ールスペーサを容易に形成でき、微細化、高速化の促進
したＬＤＤ構造の半導体装置が容易に製造できる。さら
にまた、サイドウォールスペーサの形成に異方性ドライ
エッチングを用いないため、サイドウォールスペーサ形
成時にゲート酸化膜を劣化させない。また、ソース・ド
レイン領域形成のためのイオン注入は、熱酸化膜上から
行うため、コンタミネーションがゲート酸化膜中や半導
体基板中に混入するのが防止できる。

【００２２】また、この発明によると、ゲート電極表面
を覆って全面に熱酸化膜を形成する工程に先立って、ウ
ェットエッチング処理を施すため、ゲート電極パターニ
ング時のゲート酸化膜のダメージが確実に回復でき、上
記のようなＬＤＤ構造の半導体装置において、ゲート耐
圧が確実に向上できる。

【００２３】また、この発明によると、オフセット構造
の半導体装置のサイドウォールスペーサに熱酸化膜を用
いたため、均一性、制御性が良く微細なオフセット量を
設定でき、信頼性の高いオフセット構造の半導体装置が
得られる。

【００２４】また、この発明によると、ゲート電極側壁
のサイドウォールスペーサ側壁にさらに絶縁膜スペーサ
を設け、ゲート電極表面とソース・ドレイン領域表面と
に自己整合的にシリサイド層あるいは高融点金属層を形
成したため、絶縁膜スペーサは横方向に緩やかに広がっ
た形状となり、ゲート電極上のシリサイド層あるいは高
融点金属層と、ソース・ドレイン領域上のシリサイド層
あるいは高融点金属層との横方向成長によるショートニ
ングが防止される。

【００２５】また、この発明によると上記のような絶縁
膜スペーサを、熱酸化膜からなるサイドウォールスペー
サ側壁に形成した。熱酸化膜からなる微細幅のサイドウ
ォールスペーサを用いると、ゲート電極とソース・ドレ
イン領域との横方向の距離は微細なものとなる。このた
め、上記絶縁膜スペーサの形成は、ゲート電極上のシリ
サイド層あるいは高融点金属層とソース・ドレイン領域
上のシリサイド層あるいは高融点金属層との横方向成長
によるショートニングの防止に大きな効果を有する。

【００２６】また、この発明によると、サイドウォール
スペーサ形成後、イオン注入によりソース・ドレイン領
域を形成し、さらに全面に絶縁膜を堆積後、異方性ドラ
イエッチングにより絶縁膜スペーサを形成するため、横
方向に緩やかに広がった形状の絶縁膜スペーサが容易に
形成でき、その後自己整合的な選択成長技術によりゲー
ト電極表面およびソース・ドレイン領域表面にシリサイ
ド層あるいは高融点金属層を形成するため、上記のよう
なシリサイド層あるいは高融点金属層のショートニング
が防止された信頼性の高い半導体装置が容易に製造でき
る。

【００２７】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。なお、従来の技術と重複する箇所は適宜その説明
を省略する。図１はこの発明の実施例１によるＭＯＳＦ
ＥＴの構造を示す断面図である。図において、１〜３、
および５は従来のものと同じもの、８はゲート電極３表
面を覆うように形成された熱酸化膜である。

【００２８】このように構成されるＭＯＳＦＥＴの構造
方法を以下に示す。まず、素子分離された基板１上の全
面に熱酸化によりゲート酸化膜２を５．０〜１０ｎｍ程
度の膜厚に形成する。次いで全面に不純物が導入された
導電層としてのポリシリコン層３ａ（図示せず）を堆積
し、レジストマスクを用いて選択的にエッチング除去し
てゲート電極３をパターニングする。次に、弗酸系のエ
ッチング液を用いて基板１にウェットエッチング処理を
施して、ゲート酸化膜２の露出部分の表面を所定量除去
した後、例えばＯ₂ドライ酸化を８００℃で２０分施す
ことにより、ゲート電極３表面を被覆して全面に熱酸化
膜８を形成する。次に、基板１上から全面にイオン注入
を行うことによりソース・ドレイン領域５を形成する。
この後、層間絶縁膜および電極配線層の形成を行い、所
定の処理を施してＭＯＳＦＥＴを完成する（図示せ
ず）。

【００２９】上記実施例１では、ゲート電極３パターニ
ングの際のエッチングにより５．０〜１０ｎｍの薄いゲ
ート酸化膜２は露出した表面にダメージ層が形成される
が、その後のウェットエッチング処理により上記ダメー
ジ層が除去される。特にＭＯＳＦＥＴの特性に悪影響を
及ぼすゲート電極３エッジ部分におけるゲート酸化膜２
のダメージ層も同時に除去される。この後、続いて熱酸
化膜８を形成することにより、エッチングにより減少し
たゲート酸化膜２を回復させることができる。

【００３０】また、熱酸化膜８の形成によってゲート電
極８エッジ部分の酸化膜２、８は十分な厚みを持つよう
になり、その後ソース・ドレイン領域５形成のためのイ
オン注入によるゲート酸化膜２の劣化を防ぐ。これは特
にゲート電極８エッジ部分の酸化膜２、８へのダメージ
が大きい高エネルギー、高濃度の斜めイオン注入に対し
て大きな効果がある。

【００３１】このように、ゲート酸化膜２におけるゲー
ト電極３パターニングの際のエッチングによるダメージ
層の除去および回復、更にイオン注入による劣化の防止
により、良好なゲート酸化膜２を有するＭＯＳＦＥＴが
得られ、ゲート耐圧が向上する。上記実施例１でゲート
電極３パターニング後に施した「ウェットエッチング処
理＋熱酸化」の処理の有無で、活性領域を１つのゲート
パターンで覆ったフラットキャパシタパターンＡとゲー
トエッジを増やしたパターンＢの二種のＴＥＧパターン
を評価したところ、初期ゲート耐圧の欠陥密度は次のよ
うに求められた。パターンＡ・・・１．５ヶ／ｃｍ²（処理有）、１．５
ヶ／ｃｍ²（処理無）パターンＢ・・・１．５ヶ／ｃｍ²（処理有）、４．５
ヶ／ｃｍ²（処理無）この評価結果から、上記「ウェットエッチング処理＋熱
酸化」の処理を施すことにより、初期ゲート耐圧の不良
は１／３程度に減少されることが判った。

【００３２】さらにまた、熱酸化膜８の形成により、ゲ
ート電極３のポリシリコン表面が酸化膜に変わり、ゲー
ト電極３（ポリシリコン）の膜厚は低減されるため、後
工程で層間絶縁膜を堆積して、全面エッチバックやＣＭ
Ｐ等により平坦化する際に、平坦性を容易に向上でき
る。また、ゲート電極３上に形成される熱酸化膜８の膜
厚は、ゲート電極３の膜厚の低減分の倍程度であるた
め、ソース・ドレイン領域５形成のためのイオン注入の
マスクとなるパターン（ゲート電極３＋熱酸化膜８）
は、熱酸化膜８を形成しないものと比べて厚さが増加す
る。また、基板１上のゲート酸化膜２上に形成される熱
酸化膜８の膜厚は、ゲート電極３上のものに比べて、は
るかに薄いものである。このため、近年薄膜化が進むゲ
ート電極３であるが、イオン注入の突き抜けが防止で
き、信頼性が向上する。

【００３３】実施例２．次に、この発明の実施例２によ
るＭＯＳＦＥＴの構造を図２に基づいて説明する。図に
おいて、１〜３、５および６は従来のものと同じもの、
８は上記実施例１と同様にゲート電極３表面を覆うよう
に形成された熱酸化膜、８ａは熱酸化膜８のうちゲート
電極３側壁に形成された部分で、ＬＤＤ構造形成に用い
られるサイドウォールスペーサである。

【００３４】このように構成されるＭＯＳＦＥＴの製造
方法を図３に基づいて以下に示す。まず、従来のものと
同様に、基板１上の全面に熱酸化によりゲート酸化膜２
を５．０〜１０ｎｍ程度の膜厚に形成し、次いで全面に
不純物が導入されたポリシリコン層３ａを堆積後、レジ
ストマスクを用いたエッチングによりゲート電極３を形
成する。その後ゲート電極３をマスクにして低濃度ＬＤ
Ｄ領域６のためのイオン注入を行う（図６（ａ）（ｂ）
参照）。次に、弗酸系のエッチング液を用いて基板１に
ウェットエッチング処理を施して、ゲート酸化膜２の露
出部分の表面を所定量除去した後、熱酸化によりゲート
電極３表面を被覆して全面に熱酸化膜８を形成する。こ
のときゲート電極３表面部分で熱酸化膜８の厚みが約５
０ｎｍ程度になるようにする（図３）。

【００３５】次に、ゲート電極３側壁部分に形成された
熱酸化膜８をサイドウォールスペーサ８ａとして、基板
１上からイオン注入を行い、ソース・ドレイン領域５を
形成する。これによりサイドウォールスペーサ８ａ下層
の基板１にはＬＤＤ領域６が、その外側にはソース・ド
レイン領域５が形成される（図２参照）。この後、層間
絶縁膜および電極配線層の形成を行い、所定の処理を施
してＭＯＳＦＥＴを完成する（図示せず）。

【００３６】上記実施例２では、上記実施例１で示した
効果と同様の効果を有するとともに、ゲート電極３側壁
に形成された熱酸化膜８をサイドウォールスペーサ８ａ
として用いてＬＤＤ構造を形成しているため以下に示す
効果を有する。熱酸化によりサイドウォールスペーサ８
ａを形成するため、工程が簡略になるとともに、従来の
酸化膜堆積後異方性ドライエッチングによる方法では不
可能であった薄い膜厚（例えば５０ｎｍ程度）のサイド
ウォールスペーサ８ａが容易に形成でき、しかも膜厚寸
法の均一性、制御性も向上する。また、これに対応して
ＬＤＤ領域６の幅も微細にできるため、寄生抵抗が低減
でき、微細化、高速化が促進できる。

【００３７】また、従来のサイドウォールスペーサ４の
形成の際に用いた異方性ドライエッチングを用いないた
め、ゲート酸化膜２を劣化させるプラズマダメージ等の
エッチングによるダメージが防止できる。さらにまた、
従来、サイドウォールスペーサ４形成後にシリコン基板
１に直接行っていたソース・ドレイン領域５形成のため
のイオン注入が、熱酸化膜８上から行うことができる。
熱酸化膜８上に付着したコンタミネーションは、熱酸化
膜８がストッパーとなり、それより下層のゲート酸化膜
２中や基板１中に混入されることなく信頼性が向上す
る。

【００３８】なお、上記実施例１、２においては、ゲー
ト電極３をポリシリコン層と、例えばタングステンシリ
サイド等のシリサイド層を積層して構成したポリサイド
構造にしても良い。

【００３９】実施例３．次に、この発明の実施例３によ
るＭＯＳＦＥＴの構造を図４に基づいて説明する。図に
おいて１〜３、５〜８および８ａは上記実施例２または
従来のものと同じもの、９は絶縁膜スペーサである。こ
の実施例３では、上記実施例２で示したＭＯＳＦＥＴの
ゲート電極３に新たに絶縁膜スペーサ９を設けて、ゲー
ト電極３上およびソース・ドレイン領域５上に、サリサ
イド技術によりシリサイド層７を形成し、サリサイド構
造にしたものである。

【００４０】以下、製造方法を説明する。まず、上記実
施例２と同様にして、ソース・ドレイン領域５形成まで
の工程を行い、図２に示すＭＯＳＦＥＴを形成する。次
に、全面にＣＶＤ法によりＴＥＯＳ膜を堆積した後、異
方性ドライエッチングにより全面エッチバックして、熱
酸化膜８で覆われたゲート電極３側壁に絶縁膜スペーサ
９を形成する。このときゲート電極３上およびソース・
ドレイン領域５上に酸化膜が残存しないようある程度オ
ーバーエッチングを行ってマージンを確保する。次に、
サリサイド技術により、シリサイド層７を、ゲート電極
３上およびソース・ドレイン領域５上に選択成長させ
る。この後、上記実施例２と同様にしてＭＯＳＦＥＴを
完成する。

【００４１】ところで、ゲート電極３をパターニング
後、熱酸化膜８を形成すると、熱酸化膜８で覆われたゲ
ート電極３のパターン形成は丸みを帯びた形状となるこ
とが判っている。これにより、さらにその側壁に絶縁膜
スペーサ９を形成すると、初期のゲート電極３の高さ以
上に絶縁膜スペーサ９が横に緩やかに広がる形状とな
る。このため、ゲート電極３上のシリサイド層７とソー
ス・ドレイン領域５上のシリサイド層７とが横方向成長
によるショートニングを起こすことを防止できる。ま
た、絶縁膜スペーサ９が横に緩やかに広がった形状であ
るため、その形成時の異方性ドライエッチングがゲート
酸化膜２に与えるダメージは、従来のサイドウォールス
ペーサ４の場合に比べ低減できる。また、例えばゲート
電極３とソース・ドレイン領域５とを結ぶ局所配線を形
成する場合、絶縁膜スペーサ９の形状が緩やかに横に広
がっているため、局所配線パターニングのためのエッチ
ングの際に絶縁膜スペーサ９とソース・ドレイン領域５
との段差部分にエッチング残渣が残存するのが防止でき
る。

【００４２】なお、シリサイド層７の代わりにタングス
テンをゲート電極３上およびソース・ドレイン領域５上
に自己整合的に選択成長させてもよく、同様の効果があ
る。タングステン以外の高融点金属でも、ゲート電極３
上およびソース・ドレイン領域３上に自己整合的に選択
成長させれば同様の効果がある。

【００４３】また、実施例３で示した絶縁膜スペーサ９
の形成は、熱酸化膜８を用いない従来のＬＤＤ構造のＭ
ＯＳＦＥＴについても適用でき、従来技術で示したサイ
ドウォールスペーサ４を用いてＬＤＤ構造を形成後、再
度絶縁膜スペーサ９を形成してサリサイド技術によりシ
リサイド層７を形成する。この場合も、上記実施例３と
同様の効果を奏する。

【００４４】また、上記実施例１〜３において、ゲート
酸化膜２は、ＳｉＯ₂から成るものだけでなく、Ｎ₂Ｏま
たはＮＯといったガスを用いて形成される窒化酸化膜
等、他の酸化系絶縁膜を用いても良い。また、上記実施
例１〜３ではゲート電極３にポリシリコン層を用いたが
アモルファスシリコン層を用いても良い。また、上記実
施例１〜３において、ゲート電極３表面を覆う熱酸化膜
８の形成前のウェットエッチング処理は省略することも
でき、熱酸化膜８の形成のみでもゲート酸化膜２の劣化
防止の効果を有する。さらにまた、上記実施例２、３で
はＬＤＤ構造のＭＯＳＦＥＴを示したが、ＬＤＤ領域６
を形成しないで、サイドウォールスペーサ８ａを用いた
がオフセット構造のＭＯＳＦＥＴとしても良く、均一
性、制御性良く微細なオフセット量を設定できる。

【００４５】

【発明の効果】この発明によると、ゲート電極をパター
ニング後に、弗酸を用いたウェットエッチング処理を施
し、続いて半導体基板を熱酸化して、ゲート電極表面を
覆って全面に熱酸化膜を形成するため、ゲート酸化膜の
ダメージを回復するとともに劣化を防止し、ゲート耐圧
が向上した信頼性の高い半導体装置が得られる。また、
層間絶縁膜の平坦性向上およびソース・ドレイン領域形
成のためのイオン注入において、ゲート電極部分の突き
抜け防止の効果も有する。

【００４６】また、この発明によると、ＬＤＤ構造のサ
イドウォールスペーサに熱酸化膜を用いたため、サイド
ウォールスペーサの膜厚を均一性、制御性良く格段と薄
いものにでき、また、ＬＤＤ領域の幅も微細にできるた
め、寄生抵抗が低減でき、微細化、高速化が促進でき
る。

【００４７】また、この発明によると、ゲート電極パタ
ーニング後の熱酸化によりゲート電極のダメージの回復
を図り、同時に熱酸化膜からなるサイドウォールスペー
サを形成する。このため、ゲート耐圧が向上し、また、
上記のような膜厚寸法が均一性、制御性良く、格段と薄
いサイドウォールスペーサを容易に形成でき、微細化、
高速化の促進したＬＤＤ構造の半導体装置が容易に製造
できる。さらに、サイドウォールスペーサ形成時のゲー
ト酸化膜の劣化が防止され、ソース・ドレイン領域形成
のためのイオン注入における、ゲート酸化膜中や半導体
基板中へのコンタミネーションの混入が防止される。

【００４８】また、この発明によると、ゲート電極パタ
ーニングの後、熱酸化に先立ってウェットエッチング処
理を施すため、ゲート耐圧向上に一層効果がある。

【００４９】また、この発明によると、オフセット構造
の半導体装置のサイドウォールスペーサに熱酸化膜を用
いたため、均一性、制御性良く微細なオフセット量を設
定でき、信頼性の高いオフセット構造の半導体装置が得
られる。

【００５０】また、この発明によると、ゲート電極側壁
のサイドウォールスペーサ側壁にさらに絶縁膜スペーサ
を設けてゲート電極表面とソース・ドレイン領域表面に
自己整合的にシリサイド層あるいは高融点金属層を形成
したため、シリサイド層あるいは高融点金属層のショー
トニングが防止された信頼性の高い半導体装置が得られ
る。

【００５１】また、この発明によると、絶縁膜スペーサ
を熱酸化膜からなるサイドウォールスペーサ側壁に形成
したため、この絶縁膜スペーサの形成は、シリサイド層
あるいは高融点金属層のショートニング防止に大きな効
果を有する。

【００５２】また、この発明によると、サイドウォール
スペーサ形成後、イオン注入によりソース・ドレイン領
域を形成し、さらに絶縁膜を堆積後、異方性ドライエッ
チングにより絶縁膜スペーサを形成した後、自己整合的
な選択成長によりゲート電極表面およびソース・ドレイ
ン領域表面にシリサイド層あるいは高融点金属層を形成
するため、上記のような、シリサイド層あるいは高融点
金属層のショートニングが防止された信頼性の高い半導
体装置が容易に製造できる。

【図面の簡単な説明】

【図１】この発明の実施例１による半導体装置の構造
を示す断面図である。

【図２】この発明の実施例２による半導体装置の構造
を示す断面図である。

【図３】この発明の実施例２による半導体装置の製造
方法の一工程を示す断面図である。

【図４】この発明の実施例３による半導体装置の構造
を示す断面図である。

【図５】従来の半導体装置の構造を示す断面図であ
る。

【図６】従来の半導体装置の製造方法を示す断面図で
ある。

【符号の説明】

１半導体装置、２ゲート酸化膜、３ゲート電極、
３ａ導電層としてのポリシリコン層、５ソース・ド
レイン領域、６ＬＤＤ領域、７シリサイド層、８
熱酸化膜、８ａサイドウォールスペーサ、９絶縁膜
スペーサ。

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート酸化膜を形成し、
このゲート酸化膜上にポリシリコンあるいはアモルファ
スシリコンを用いた導電層を形成し、この導電層をパタ
ーニングしてゲート電極を形成する工程と、次いで、上
記半導体基板に弗酸を用いたウェットエッチング処理を
施し、続いて上記半導体基板を熱酸化して、上記ゲート
電極表面を覆って全面に熱酸化膜を形成する工程と、そ
の後イオン注入によりソース・ドレイン領域を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２】半導体基板上に形成されたゲート酸化膜
と、ポリシリコンあるいはアモルファスシリコンを用
い、上記ゲート酸化膜を介して形成されたゲート電極
と、このゲート電極側壁に形成された熱酸化膜からなる
サイドウォールスペーサと、このサイドウォールスペー
サ下層の上記半導体基板に形成されたＬＤＤ領域と、こ
のＬＤＤ領域に隣接してその外側に形成されたソース・
ドレイン領域とを有することを特徴とする半導体装置。
【請求項３】半導体基板上にゲート酸化膜を形成し、
このゲート酸化膜上にポリシリコンあるいはアモルファ
スシリコンを用いた導電層を形成し、この導電層をパタ
ーニングしてゲート電極を形成する工程と、次いで、Ｌ
ＤＤ領域形成のためのイオン注入を施した後、上記半導
体基板を熱酸化して、上記ゲート電極表面を覆って全面
に熱酸化膜を形成する工程と、その後上記ゲート電極側
壁部分の上記熱酸化膜をサイドウォールスペーサとし
て、イオン注入によりソース・ドレイン領域を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項４】ゲート電極表面を覆って全面に熱酸化膜
を形成する工程に先立って、半導体基板に弗酸を用いた
ウェットエッチング処理を施すことを特徴とする請求項
３記載の半導体装置の製造方法。
【請求項５】半導体基板上に形成されたゲート酸化膜
と、ポリシリコンあるいはアモルファスシリコンを用
い、上記ゲート酸化膜を介して形成されたゲート電極
と、このゲート電極側壁に形成された熱酸化膜からなる
サイドウォールスペーサと、このサイドウォールスペー
サ外側の上記半導体基板に形成されたソース・ドレイン
領域とを有し、上記ゲート電極と上記ソース・ドレイン
領域とがオフセット構造であることを特徴とする半導体
装置。
【請求項６】半導体基板上に形成されたゲート酸化膜
と、ポリシリコンあるいはアモルファスシリコンを用
い、上記ゲート酸化膜を介して形成されたゲート電極
と、このゲート電極側壁に形成されたサイドウォールス
ペーサと、さらにこのサイドウォールスペーサ側壁に形
成された絶縁膜スペーサと、上記サイドウォールスペー
サ外側の上記半導体基板に形成されたソース・ドレイン
領域と、上記ゲート電極表面および上記ソース・ドレイ
ン領域表面に自己整合的に形成されたシリサイド層ある
いは高融点金属層とを有することを特徴とする半導体装
置。
【請求項７】ゲート電極側壁に形成されたサイドウォ
ールスペーサが熱酸化膜からなることを特徴とする請求
項６記載の半導体装置。
【請求項８】半導体基板上にゲート酸化膜を形成し、
このゲート酸化膜上にポリシリコンあるいはアモルファ
スシリコンを用いた導電層を形成し、この導電層をパタ
ーニングしてゲート電極を形成する工程と、このゲート
電極側壁にサイドウォールスペーサを形成する工程と、
次いでイオン注入によりソース・ドレイン領域を形成す
る工程と、次いで全面に絶縁膜を堆積後全面異方性ドラ
イエッチングを施して、上記サイドウォールスペーサ側
壁に絶縁膜スペーサを形成するとともに上記ゲート電極
表面および上記ソース・ドレイン領域表面を露出させる
工程と、その後上記ゲート電極表面および上記ソース・
ドレイン領域表面に、シリサイド層あるいは高融点金属
層を自己整合的に選択成長させて形成する工程とを有す
ることを特徴とする請求項６または７記載の半導体装置
の製造方法。