KR100250686B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조방법에 있어서, 반도체 기판(1) 상부에 제1폴리실리콘막(9)과 질화막(10)을 증착하는 제1단계, 소오스 및 드레인 전극을 형성할 부위에 증착된 상기 질화막(10)을 제거하는 제2단계, 소오스 및 드레인 전극(4)을 형성하고 상기 소오스 및 드레인 전극(4)상에 노출되어져 있는 제1폴리실리콘막(9)의 상층 일부를 열산화막(11)으로 형성하는 제3단계, 잔류되어 있는 질화막(10)을 제거하고 상기 열산화막(11)을 식각 장벽으로 반도체 기판(1)상의 제1폴리실리콘막(9)을 식각하여 소정부위의 반도체 기판(1)을 노출시키는 제4단계, 전체 구조 상부에 산화막을 증착하고 이 산화막을 스페이서 식각하여 상기 잔류되어 있는 제1폴리실리콘막(9)의 측벽에 스페이서 산화막(13)을 형성하는 제5단계, 노출된 반도체 기판(1)상에 게이트 산화막(14)을 증착하고 제2폴리실리콘막(15)을 증착하는 제6단계, 상기 제2폴리실리콘막(15)을 소정의 크기로 형성하여 게이트 전극(16)을 형성하는 제 7 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법에 관한 것으로, 마스크의 잘못된 정렬에 의하여 발생하게 되는 소자형성의 불량을 초래하지 않기 때문에 이에 따른 소자의 불량을 극복할 수 있는 효과가 있다.

Description

반도체 소자 제조 방법

제1도는 종래기술에 따른 MOSFET 제조 공정도.

제2도는 본 발명의 일실시예에 따른 CMOS 제조 공정도.

* 면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 패드 물질

3 : 디파인 물질 4 : 소오스 및 드레인 전극

6 : 필드 산화막 7 : p웰

8 : n웰 9,15 : 폴리실리콘막

10 : 질화막 11 : 열산화막

13 :스페이서 산화막 14 : 게이트 산화막

본 발명은 이미 형성된 소오스 및 드레인에 게이트 전극을 셀프 얼라인(self-align)하는 반도체 소자 제조 방법에 관한 것이다.

반도체 소자의 소오스 및 드레인을 먼저 형성한 후 이트 전극을 형성하는 경우의 종래기술에 따른 MOSFET 제조공정을 제1도를 통하여 살펴보면, 도면에서 1은 반도체 기판, 2는 패드 물질, 3은 디파인(define) 물질, 4는 소오스 및 드레인 전극을 각각 나타낸다.

먼저, 제1도(a)에 도시된 바와같이 불순물 이온이 주입될 수 있는 패드 물질(2)을 반도체 기판(1) 상에 증착하고, 제1도(b)와 같이 소오스 및 드레인 전극의 영역을 결정지워주는 마스크 역할을 하는 디파인 물질(3)을 소정의 크기로 증착한다.

이어서, 제1도(c)와 같이 상기 디파인 물질(3)을 마스크로 사용하여 상기 반도체 기판(1)에 이온 주입하므로써 소오스 및 드레인 전극(4)을 형성한다.

계속해서, 제1도(d)에 도시된 바와같이 상기 소오스 및 드레인 전극(4) 형성에 사용하였던 디파인 물질(3)을 제거하고 게이트 전극을 형성하는데 필요한 마스크용 디파인 물질(3)을 다시 형성한다.

끝으로, 제1도(e)와 같이 상기 게이트 전극을 형성하는데 필요한 마스크용 디파인 물질(3)을 마스크로하여 노출된 패드 물질(2)을 식각한다.

그리고, 그 이후의 공정은 도시되지 않았지만 게이트 산화막과 게이트 전극을 형성하여 트랜지스터를 형성하게 된다.

그러나, 이와같은 종래기술은 상기 제1도(d)에 도시된 바와 같이 패드 물질(2)을 디파인 하기위한 디파인 물질(3)의 패턴 배열이 불량한 경우가 빈번히 발생하여 소오스 전극 및 드레인 전극과 게이트 전극간의 소자불량을 초래하므로써 반도체 소자의 수율을 떨어뜨리는 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 소오스 및 드레인을 형성한 후에 게이트 전극의 패턴 불량으로 인하여 발생하게 되는 소자의 불량을 제조공정상에서 미연에 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 반도체 소자 제조방법에 있어서, 반도체 기판 상부에 제1폴리실리콘막과 질화막을 증착하는 제1단계, 소오스 및 드레인 전극을 형성할 부위에 증착된 상기 질화막을 제거하는 제2단계, 소오스 및 드레인 전극을 형성하고 상기 소오스 및 드레인 전극상에 노출되어져 있는 제1폴리실리콘막의 상층 일부를 열산화막으로 형성하는 제3단계, 잔류되어 있는 질화막을 제거하고 상기 열산화막을 식각 장벽으로 반도체 기판상의 제1폴리실리콘막을 식각하여 소정부위의 반도체 기판을 노출 시키는 제4단계, 전체 구조 상부에 산화막을 증착하고 이 산화막을 스페이서 식각하여 상기 잔류되어 있는 제1폴리실리콘막의 측벽에 스페이서 산화막을 형성하는 제5단계, 노출된 반도체 기판상에 게이트 산화막을 증착하고 제2폴리실리콘막을 증착하는 제6단계, 상기 제2폴리실리콘막을 소정의 크기로 형성하여 게이트 전극을 형성하는 제7단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 일실시예를 CMOS 제조 공정을 통하여 상세히 설명하면, 도면에서 6은 필드 산화막, 7은 p웰, 8은 n웰, 9 및 15는 폴리실리콘막, 10은 질화막, 11은 열산화막, 13은 스페이서 산화막, 14는 게이트 산화막을 각각 나타낸다.

먼저, 제2도(a)는 반도체 기판에 필드 산화막(6), p웰(well)(7), n웰(8)을 각각 형성하고 전체 구조 상부에 제1폴리실리콘막(9)과 질화막(10)을 차례로 증착한 상태의 단면도이다.

이어서, 제2도(b)와 같이 NMOS가 형성될 p웰(7) 쪽의 소오스 및 드레인이 형성될 부위의 상기 질화막(10)을 제거하고, 제2도(c)와 같이 상기 제거된 질화막(10) 부위의 p웰(7)에 소오스 및 드레인 전극(4)을 형성한다.

계속해서, 제2도(d)와 같이 웨이퍼 표면을 산화시켜 상기 질화막이 제거된 부분 즉, 소오스 및 드레인 전극(4)상에 노출되어져 있는 제1폴리실리콘막(9)의 상층 일부를 열산화막(11)으로 형성하고, 제2도(e)에 도시된 바와같이 PMOS가 형성되게 되는 n웰(8)상에 상기 NMOS형성 과정과 동일하게 소오스 및 드레인(4)를 형성하고 제1폴리실리콘막(9)의 상층 일부에 열산화막(11)을 형성한다.

그리고, 제2도(f)는 잔류되어 있는 질화막(10)을 제거한 후에 상기 열산화막(11)을 식각 장벽으로 반도체 기판(1)상의 제1폴리실리콘막(9)을 식각한 상태의 단면도로서, 도면에 도시된 바와 같이, 게이트 전극을 형성하는데 필요한 마스크용 디파인 물질의 패턴 배열 불량을 미연에 방지 할 수 있다.

끝으로, 제2도(g)와 같이 전체 구조 상부에 산화막을 증착하고 이 산화막을 스페이서 식각하여 상기 잔류되어 있는 제1폴리실리콘막(9)의 측벽에 스페이서 산화막(13)을 형성한후, 제2도(h)와 같이 노출된 반도체 기판(1)상에 게이트 산화막(14)을 증착하고 제2폴리실리콘막(15)을 증착한 다음에, 제2도(i)와 같이 상기 제2폴리실리콘막(15)을 소정의 크기로 형성하여 게이트 전극(16)을 형성하므로써, 이미 형성되어 있는 소오스 및 드레인(4)상에 셀프 얼라인된 게이트 전극(16)을 형성한다.

상기 본 발명은 CMOS 제조 공정을 일예로 설명하였으나 일반적인 MOSFET에 동일하게 적용할 수 있다.

또한, 활성영역 즉, 소오스 및 드레인과 게이트 전극을 콘택시킬려면, 제2도(h)까지 동일하게 수행한 후, 상기 제1폴리실리콘막(9)상부의 산화막(13) 및 제2폴리실리콘(5)을 소정의 크기로 식각하여 접촉창을 형성하고, 이 접촉창에 제3폴리실리콘막 또는 저항이 낮은 실리사이드를 증착하므로써 상기 제1폴리실리콘막(9)과 제2폴리실리콘을 콘택시키고 상기 제2폴리실리콘막(15)을 소정의 패턴으로 식각하여 게이트 전극(16)을 형성하면 소오스 및 드레인(4)과 게이트 전극(16)의 콘택을 이루게 된다.

상기와 같이 이루어지는 본 발명은 마스크의 잘못된 정렬에 의하여 발생하게 되는 소자형성의 불량을 초래하지 않기 때문에 이에 따른 소자의 불량을 극복할 수 있는 효과가 있다.

Claims (2)

1. (정정) 반도체 소자 제조방법에 있어서, 반도체 기판(1) 상부에 제1폴리실리콘막(9)과 질화막(10)을 증착하는 제1단계, 상기 제1단계 후에 소오스 및 드레인 전극을 형성할 부위에 증착된 상기 질화막(10)을 제거하는 제2단계, 상기 제2단계 후에 소오스 및 드레인 전극(4)을 형성하고 상기 소오스 및 드레인 전극(4)상에 노출되어져 있는 제1폴리실리콘막(9)의 상층 일부를 열산화막(11)으로 형성하는 제3단계, 상기 제3단계 후에 잔류되어 있는 질화막(10)을 제거하고 상기 열산화막(11)을 식각 장벽으로 반도체 기판(1)상의 제1폴리실리콘막(9)을 식각하여 소정부위의 반도체 기판(1)을 노출 시키는 제4단계, 상기 제4단계 후에 전체 구조 상부에 산화막을 증착하고 이 산화막을 스페이서 식각하여 상기 잔류되어 있는 제1폴리실리콘막(9)의 측벽에 스페이서 산화막(13)을 형성하는 제5단계, 상기 제5단계 후에 노출된 반도체 기판(1)상에 게이트 산화막(14)을 증착하고 제2폴리실리콘막(15)을 증착하는 제6단계, 상기 제6단계 후에 상기 제2폴리실리콘막(15)을 소정의 크기로 형성하여 게이트 전극(16)을 형성하는 제7단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
2. (정정) 제1항에 있어서, 상기 제6단계는 제2폴리실리콘막(15) 증착후에 상기 제1폴리실리콘막(9) 상부의 제2폴리실리콘(5) 및 산화막(13)을 소정의 크기만큼 순차적으로 식각하여 접촉창을 형성하고 이 접촉창에 제3폴리실리콘막 또는 저항이 낮은 실리사이드를 증착하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.