KR100215871B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 실리사이드막을 선택적으로 형성시 정션 부위의 누설전류를 방지하는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
이를위한 본 발명의 반도체 소자의 제조방법은 활성영역과 필드 산화막을 갖는 반도체 기판상에 복수개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측면에 사이드-웰을 형성하는 공정과, 상기 기판 전면에 EPD용 물질 및 제 1 절연층을 차례로 형성하는 공정과, 실리사이드가 형성될 부분의 제 2 절연층과 EPD용 물질을 제거하는 공정과, 상기 노출된 게이트 전극 및 기판에 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 실리사이드막을 선택적으로 형성시 정션 부위의 누설전류를 방지하는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(1)상에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(2)을 형성한 후, 상기 필드 산화막(2)을 포함한 기판(1) 전면에 제 1 절연층(3)을 형성하고, 상기 제 1 절연층(3)상에 게이트 전극으로 이용되는 폴리 실리콘층(4)을 차례로 형성한다.
그리고 상기 폴리 실리콘층(4)상에 제 1 포토레지스트(5)을 증착하고, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(5)를 패터닝한다.
이어서, 도 1b에 도시한 바와같이 패터닝된 제 1 포토레지스트(5)를 마스크로 이용하여 식각공정을 통해 상기 제 1 절연층(3) 및 폴리 실리콘층(4)을 선택적으로 식각하여 복수개의 게이트 전극(4a)을 형성한다. 이때, 상기 제 1 절연층(3)은 게이트 절연막으로 사용된다.
이어, 도 1c에 도시한 바와같이 게이트 전극(4a)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성하고, 상기 게이트 전극(4a)을 포함한 전면에 제 2 절연층을 형성한다. 그리고 에치백 공정을 이용하여 상기 게이트 전극(4a) 측면에 제 2 절연층 측벽(6)을 형성한 후, 상기 제 2 절연층 측벽(6)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.
이어서, 도 1d에 도시한 바와같이 게이트 전극(4a)을 포함한 기판(1) 전면에 제 3 절연층(7)을 형성한 후, 상기 제 3 절연층(7)상에 제 2 포토레지스트(8)를 증착하고, 노광 및 현상공정을 이용하여 상기 제 2 포토레지스트(8)를 패터닝한다.
이어, 도 1e에 도시한 바와같이 패터닝된 제 2 포토레지스트(8)를 마스크로 이용하여 건식식각 공정을 통해 후 공정에서 실리사이드막이 형성될 부분의 상기 제 3 절연층(7)을 제거한다. 이때, 상기 필드 산화막(2)이 소정깊이로 식각된다.
이어서, 도 1f에 도시한 바와같이 게이트 전극(4a) 및 남아있는 제 3 절연층(7)을 포함한 전면에 금속층을 형성한다. 그리고 열처리 공정을 이용하여 실리사이드막(9)을 형성한 후, 남아있는 상기 금속층을 제거한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 소오스/드레인 영역을 형성한 후, 선택적으로 실리사이드막을 형성하기 위해 절연층 식각시 사전에 형성된 소오스/드레인 영역이 손상되므로 실리사이드막 형성후, 정션이 브레이크 됨으로서 전류누설(Current Leakage)이 발생된다. 따라서, 전류누설의 불량으로 인한 디바이스의 특성 불량을 초래하였다.
둘째, 선택적으로 실리사이드막을 형성하기 위한 절연층 식각시 소자 격리영역으로 이용되는 필드 산화막이 손상됨으로써 후 공정시 필드 트랜지스터의 브레이크-다운(Break-Down)을 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 EPD(End Point Detection)용 물질을 사용하여 선택적으로 실리사이드막을 형성시 안정한 실리사이드막을 형성하는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 반도체 소자의 제조방법을 나타낸 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
20 : 반도체 기판 21 : 필드 산화막
22 : 제 1 절연층 23 : 폴리 실리콘층
23a : 게이트 전극 24 : 제 1 포토레지스트
25 : 제 2 절연층 측벽 26 : EPD용 절연층
27 : 제 3 절연층 28 : 제 2 포토레지스트
29 : 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 활성영역과 필드 산화막을 갖는 반도체 기판상에 복수개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측면에 사이드-웰을 형성하는 공정과, 상기 기판 전면에 EPD용 물질 및 제 1 절연층을 차례로 형성하는 공정과, 실리사이드가 형성될 부분의 제 2 절연층과 EPD용 물질을 제거하는 공정과, 상기 노출된 게이트 전극 및 기판에 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와같이 반도체 기판(20)상에 활성영역을 정의한 후, 소자 격리영역으로 이용되는 필드 산화막(21)을 형성한다. 그리고 활성영역을 포함한 반도체 기판(20) 전면에 제 1 절연층(22)을 형성하고, 상기 제 1 절연층(22)상에 폴리 실리콘층(23)을 형성한 후, 상기 폴리 실리콘층(23)상에 제 1 포토레지스트(24)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이어, 도 2b에 도시한 바와같이 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 식각공정을 통해 상기 제 1 절연층(22)과 폴리 실리콘층(23)을 선택적으로 제거하여 복수개의 게이트 전극(23a)을 형성한다. 이때, 상기 제 1 절연층(22)은 게이트 절연막으로 사용된다.
그리고 상기 게이트 전극(23a)을 마스크로 하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성한다.
이어서, 도 2c에 도시한 바와같이 게이트 전극(23a)을 포함한 전면에 제 2 절연층을 증착하고, 에치백 공정을 이용하여 상기 게이트 전극(23a) 측면에 제 2 절연층 측벽(25)을 형성한다. 그리고 상기 제 2 절연층 측벽(25)을 마스크로 하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.
이어, 도 2d에 도시한 바와같이 게이트 전극(23a)을 포함한 기판(20) 전면에 EPD용 절연층(26)을 형성하고, 상기 EPD용 절연층(26)상에 제 3 절연층(27)을 차례로 형성한다. 이때, 상기 EPD 용 절연층(26)은 폴리, 질화막 또는 내화성 금속물질을 사용한다.
그리고 상기 제 3 절연층(27)상에 제 2 포토레지스트(28)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이어서, 도 2e에 도시한 바와같이 패터닝된 제 2 포토레지스트(28)를 마스크로 하여 후 공정에서 실리사이드막이 형성될 부분의 제 3 절연층(27)을 제거한다. 그리고 제 3 절연층(27)을 마스크로 하여 습식식각을 통해 EPD용 절연층(26)을 제거한다.
이어, 도 2f에 도시한 바와같이 게이트 전극(4a) 및 남아있는 제 3 절연층(27)을 포함한 전면에 금속층을 증착한 후, 열처리 공정을 이용하여 노출된 게이트 전극(4a) 및 반도체 기판(20) 표면에 실리사이드막(29)을 형성한다. 그리고 상기 실리사이드막(29) 형성 후, 금속층을 제거한다.
이때, 상기 금속층의 두께는 소오스/드레인 영역의 농도보다 얇게 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
선택적으로 실리사이드막을 형성하기 위해 절연층을 식각하기 전 EPD용 절연층을 형성하므로 절연층 식각시 전류누설의 원인인 소오스/드레인 영역에 손상이 발생되지 않아 디바이스 특성을 향상 시킬 수 있다.
또한 필드 산화막이 손상되지 않아 후 공정시 필드 트랜지스터의 브레이트-다운 불량을 해결할 수 있다.
Claims (6)
- 활성영역과 필드 산화막을 갖는 반도체 기판상에 복수개의 게이트 전극을 형성하는 공정과;상기 게이트 전극 측면에 사이드-웰을 형성하는 공정과;상기 기판 전면에 EPD용 절연층 및 제 1 절연층을 차례로 형성하는 공정과;실리사이드가 형성될 부분의 제 2 절연층과 EPD용 절연층을 제거하는 공정과;상기 노출된 게이트 전극 및 기판에 실리사이드막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극을 마스크로 하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성하는 공정과;상기 게이트 전극 측면에 사이드-웰 형성후, 상기 사이드-웰을 마스크로 하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리사이드막 형성에 있어서,상기 게이트 전극을 포함한 기판 전면에 금속층을 형성하는 공정과;열처리 공정을 이용하여 노출된 게이트 전극 및 반도체 기판에 실리사이드막을 형성하는 공정과;실리사이드막 형성 후, 남아있는 금속층을 제거하는 공정을 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 금속층은 소오스/드레인 영역의 농도보다 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연층은 포토리소그래피 공정을 이용하여 제거하고, 상기 EPD 절연층은 습식식각을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 EPD용 절연층은 폴리, 질화막 또는 내화성 금속층을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100676198B1 (ko) * | 2000-10-04 | 2007-01-30 | 삼성전자주식회사 | 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법 |
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1997
- 1997-03-14 KR KR1019970008814A patent/KR100215871B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100676198B1 (ko) * | 2000-10-04 | 2007-01-30 | 삼성전자주식회사 | 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법 |
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