KR19990010370A - 반도체 소자의 비아 콘택홀 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 공정 진행중에 게이트 전극의 측면에 형성되는 사이드월 스페이서의 손상이 없도록한 반도체 소자의 비아 콘택홀 형성 방법에 관한 것으로, 반도체 기판에 게이트 전극을 포함하는 셀 트랜지스터들을 형성하는 공정과,상기 셀 트랜지스터들을 포함하는 전면에 질화막층을 형성하고 상기 질화막층과 식각 선택성이 있는 물질로 층간 절연층을 형성하는 공정과,상기의 층간 절연층상에 포토레지스트층을 형성하고 포토리소그래피 공정으로 패터닝하는 공정과,상기 패터닝되어진 포토레지스트층을 마스크로 하여 노출된 층간 절연층을 습식 식각 공정으로 선택적으로 제거하는 공정과,상기 패터닝되어진 층간 절연층을 마스크로 하여 노출된 질화막층을 제거하여 셀 트랜지스터의 일측 불순물 확산 영역이 노출되도록 비아 콘택홀을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 비아 콘택홀 형성 방법

본 발명은 반도체 소자에 관한 것으로, 특히 공정 진행중에 게이트 전극의 측면에 형성되는 사이드월 스페이서의 손상이 없도록한 반도체 소자의 비아 콘택홀 형성 방법에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 비아 콘택홀 형성 공정에 관하여 설명하면 다음과 같다.

도 1a내지 도 1d는 종래 기술의 반도체 소자의 비아 콘택홀 형성을 나타낸 공정 단면도이고, 도 2a와 도 2b는 종래 기술의 비아 콘택홀 형성 공정에서 발생하는 문제점을 나타낸 단면도이다.

종래 기술의 반도체 소자의 비아 콘택홀 형성 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 폴리 실리콘층,텅스텐 등의 고융점 금속을 이용한 실리사이드층,HLD(High Temperature Low Pressure Deposition)층을 차례로 형성하고 선택적으로 제거하여 게이트 전극(2),실리사이드층(3),캡 HLD층(4)을 형성한다.

그리고 상기 상측에 실리사이드층(3),캡 HLD층(4)을 갖는 게이트 전극(2)을 마스크로 하여 불순물 이온을 주입하여 저농도의 불순물 확산 영역(도면에 도시하지 않음)을 형성한다.

이어, 상기 게이트 전극(2)을 포함하는 전면에 질화막층을 형성하고 에치백하여 상기 게이트 전극(2)의 측면에 사이드월 스페이서(5)를 형성하고 다시 고농도의 불순물을 이온 주입하여 고농도 불순물 확산 영역(도면에 도시되지 않음)을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인을 형성하여 셀 트랜지스터들을 형성한다.

그리고 도 1b에서와 같이, 상기 셀 트랜지스터들을 포함하는 반도체 기판(1)의 전면에 산화막(6)을 증착하고 도 1c에서와 같이, 상기의 산화막(6)층상에 포토레지스트(7)층을 형성하고 포토리소그래피 공정으로 일측 불순물 확산 영역상의 포토레지스트만 제거되도록 패터닝한다.

이어, 도 1d에서와 같이, 상기 패터닝되어진 포토레지스트(7)를 마스크로 하여 노출된 산화막(6)층을 건식 식각 공정으로 선택적으로 제거하여 셀 트랜지스터의 일측 불순물 확산 영역이 노출되도록 비아 콘택홀(8)을 형성한다.

상기 비아 콘택홀(8)을 형성하기 위한 건식 식각 공정은 반도체 기판(1)과 후속 공정에서 형성되는 폴리 실리콘 플러그와의 접촉을 좋게 하기 위하여 통상적으로 오버 에치를 한다.

이와 같은 종래 기술의 반도체 소자의 비아 콘택홀 형성 공정에서는 비아 콘택홀을 형성하기 위한 식각 공정의 식각량 조절의 어려움 때문에 다음과 같은 문제점이 있다.

첫째, 도 2a에서와 같이, 오버 에치가되지 않고 언더 에치되었을 경우에 비아 콘택홀 하부의 산화막이 완전하게 제거되지 않아 후속되는 공정에서 폴리 실리콘 플러그층과 불순물 확산 영역의 콘택이 제대로 이루어지지 않아 소자의 특성을 저하시킨다.

둘째, 도 2b에서와 같이, 오버 에치를 하였을 경우에 사이드월 스페이서의 손실이 발생하여 게이트 전극의 절연 특성이 저하되어 게이트 라인간의 쇼트 발생이 발생한다.

본 발명은 상기와 같은 종래 기술의 비아 콘택홀 형성 공정의 문제점을 해결하기 위하여 안출한 것으로, 공정 진행중에 게이트 전극의 측면에 형성되는 사이드월 스페이서의 손상이 없도록하여 소자의 특성 및 수율을 향상시킬 수 있도록한 반도체 소자의 비아 콘택홀 형성 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1d는 종래 기술의 반도체 소자의 비아 콘택홀 형성을 나타낸 공정 단면도

도 2a와 도 2b는 종래 기술의 비아 콘택홀 형성 공정에서 발생하는 문제점을 나타낸 단면도

도 3a내지 도 3e는 본 발명에 따른 반도체 소자의 비아 콘택홀 형성을 나타낸 공정 단면도

도면의 주요부분에 대한 부호의 설명

31. 반도체 기판 32. 게이트 전극

33. 실리사이드층 34. 캡 HLD층

35. 사이드월 스페이서 36. 질화막층

37. 산화막층 38. 포토레지스트층

39. 비아 콘택홀

공정 진행중에 게이트 전극의 측면에 형성되는 사이드월 스페이서의 손상이 없도록한 본 발명의 반도체 소자의 비아 콘택홀 형성 방법은 반도체 기판에 게이트 전극을 포함하는 셀 트랜지스터들을 형성하는 공정과,상기 셀 트랜지스터들을 포함하는 전면에 질화막층을 형성하고 상기 질화막층과 식각 선택성이 있는 물질로 층간 절연층을 형성하는 공정과,상기의 층간 절연층상에 포토레지스트층을 형성하고 포토리소그래피 공정으로 패터닝하는 공정과,상기 패터닝되어진 포토레지스트층을 마스크로 하여 노출된 층간 절연층을 습식 식각 공정으로 선택적으로 제거하는 공정과,상기 패터닝되어진 층간 절연층을 마스크로 하여 노출된 질화막층을 제거하여 셀 트랜지스터의 일측 불순물 확산 영역이 노출되도록 비아 콘택홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 비아 콘택홀 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 3a내지 도 3e는 본 발명에 따른 반도체 소자의 비아 콘택홀 형성을 나타낸 공정 단면도이다.

본 발명의 반도체 소자의 비아 콘택홀 형성 방법은 먼저, 도 3a에서와 같이, 반도체 기판(31)상에 폴리 실리콘층,텅스텐 등의 고융점 금속을 이용한 실리사이드층,HLD(High Temperature Low Pressure Deposition)층을 차례로 형성하고 선택적으로 제거하여 게이트 전극(32),실리사이드층(33),캡 HLD층(34)을 형성한다.

그리고 상기 상측에 실리사이드층(33),캡 HLD층(34)을 갖는 게이트 전극(32)을 마스크로 하여 불순물 이온을 주입하여 저농도의 불순물 확산 영역(도면에 도시하지 않음)을 형성한다.

이어, 상기 게이트 전극(32)을 포함하는 전면에 질화막층을 형성하고 에치백하여 상기 게이트 전극(32)의 측면에 사이드월 스페이서(35)를 형성하고 다시 고농도의 불순물을 이온 주입하여 고농도 불순물 확산 영역(도면에 도시되지 않음)을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인을 형성하여 셀 트랜지스터들을 형성한다.

그리고 도 3b에서와 같이, 상기 셀 트랜지스터들을 포함하는 반도체 기판(31)의 전면에 질화막층(36)을 형성하고 상기 질화막(36)층상에 다시 층간 절연층으로 산화막층(37)을 형성한다.

이어, 도 3c에서와 같이, 상기의 산화막층(37)상에 포토레지스트층(38)을 형성하고 포토리소그래피 공정으로 일측 불순물 확산 영역상의 포토레지스트만 제거되도록 패터닝한다.

그리고 도 3d에서와 같이, 상기 패터닝되어진 포토레지스트층(38)을 마스크로 하여 노출된 산화막층(37)을 습식 식각 공정으로 선택적으로 제거한다. 이때, 상기 습식 식각 공정에서 질화막층(36)을 식각 스톱층으로 사용한다.

이어, 도 3e에서와 같이, 상기 패터닝되어진 산화막층(37)을 마스크로 하여 노출된 질화막층(36)을 제거하여 셀 트랜지스터의 일측 불순물 확산 영역이 노출되도록 비아 콘택홀(39)을 형성한다. 이때, 상기의 비아 콘택홀(39)의 형성 공정은 습식 또는 건식 식각 모두 가능하다.

이와 같은 본 발명의 비아 콘택홀 형성 공정은 질화막을 층간 절연층 사이에 형성하여 습식 식각 공정으로 비아 콘택홀을 형성하므로 다음과 같은 효과가 있다.

먼저, 층간 절연층을 형성하기 전에 질화막층을 형성한후에 그를 습식 식각 공정시의 에치 스톱층으로 사용하여 사이드월 스페이서의 손실을 막아 게이트 라인간 또는 게이트 라인과 플러그층의 쇼트를 막는 효과가 있다.

또한, 비아 콘택홀을 습식 식각 공정으로 하여 기판에 가해지는 데미지를 최소화하여 소자의 특성 변화를 막고, 싱글 타입의 건식 식각이 아닌 배치 타입(Batch Type)의 습식 식각 공정으로 비아 콘택홀을 형성하여 공정의 처리 범위가 넓어 전체 공정의 효율성이 증대되는 효과가 있다.

Claims (5)

1. 반도체 기판에 게이트 전극을 포함하는 셀 트랜지스터들을 형성하는 공정과, 상기 셀 트랜지스터들을 포함하는 전면에 질화막층을 형성하고 상기 질화막층과 식각 선택성이 있는 물질로 층간 절연층을 형성하는 공정과, 상기의 층간 절연층상에 포토레지스트층을 형성하고 포토리소그래피 공정으로 패터닝하는 공정과, 상기 패터닝되어진 포토레지스트층을 마스크로 하여 노출된 층간 절연층을 습식 식각 공정으로 선택적으로 제거하는 공정과, 상기 패터닝되어진 층간 절연층을 마스크로 하여 노출된 질화막층을 제거하여 셀 트랜지스터의 일측 불순물 확산 영역이 노출되도록 비아 콘택홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 비아 콘택홀 형성 방법.
2. 제 1 항에 있어서, 셀 트랜지스터들을 반도체 기판상에 폴리 실리콘층,금속 실리사이드층,HLD층을 차례로 형성하고 선택적으로 제거하여 게이트 전극,금속 실리사이드층,캡 HLD층을 형성하는 공정과, 상기 상측에 실리사이드층,캡 HLD층을 갖는 게이트 전극을 마스크로 하여 불순물 이온을 주입하여 저농도의 불순물 확산 영역을 형성하는 공정과, 상기 게이트 전극을 포함하는 전면에 질화막층을 형성하고 에치백하여 상기 게이트 전극의 측면에 사이드월 스페이서를 형성하고 다시 고농도의 불순물을 이온 주입하여 고농도 불순물 확산 영역을 형성하여 LDD구조의 소오스/드레인을 형성하는 공정을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 비아 콘택홀 형성 방법.
3. 제 2 항에 있어서, 상기의 비아 콘택홀을 형성하기 위한 질화막층의 제거 공정은 습식 또는 건식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 비아 콘택홀 형성 방법.
4. 제 2 항에 있어서, 금속 실리사이드층은 텅스텐을 포함하는 고융점 금속을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아 콘택홀 형성 방법,
5. 제 1 항에 있어서, 층간 절연층은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 비아 콘택홀 형성 방법.