KR100239452B1 - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title abstract description 47
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 43
- 229920005591 polysilicon Polymers 0.000 description 43
- 229920002120 photoresistant polymer Polymers 0.000 description 41
- 150000002500 ions Chemical class 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
본 발명은 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역으로 정의된 기판상에 제 1 도전층을 형성하는 단계와, 상기 제 1 영역의 도전층을 선택적으로 제거하여 제 1 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와, 상기 측벽 절연막을 포함한 기판의 전면에 ONO층 및 제 2 도전층을 형성하는 단계와, 상기 ONO층 및 제 2 도전층이 상기 제 2 영역상에만 남도록 선택적으로 제거하는 단계와, 상기 측벽 절연막을 제거하는 단계와, 상기 제 2 영역의 제 2 도전층 및 ONO층 그리고 제 1 도전층을 선택적으로 제거하여 제 2 게이트 전극을 형성하는 단계와, 그리고 상기 제 1, 제 2 게이트 전극 양측의 기판 표면에 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 반도체 소자의 제조방법에 관한 것이다.
일반적으로 이피롬(EPROM ; Electrically Programmable Read Only Memory)에서 인터 폴리 유전성(Inter Poly Dielectric) 물질로서 옥사이드(Oxide)가 아닌 ONO(Oxide Nitride Oxide)층을 사용하면 신뢰성을 향상시킬 수 있는 잇점이 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1i는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)의 활성영역상에 게이트 산화막(13)을 형성한다.
여기서 상기 반도체 기판(11)은 중앙 부분의 상기 필드 산화막(12)을 축으로하여 노말(Normal) 트랜지스터가 형성될 영역과 EPROM 트랜지스터가 형성될 영역으로 구분되어있다.
이어, 상기 게이트 산화막(13)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘층(14)을 형성하고, 상기 제 1 폴리 실리콘층(14)상에 제 1 포토레지스트(PR 1)를 도포한 후, 노광 및 현상공정으로 노말 트랜지스터가 형성될 영역에서 게이트가 형성될 부분과 EPROM 트랜지스터가 형성될 영역에만 남도록 제 1 포토레지스트(PR 1)를 패터닝한다.
도 1b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(PR 1)를 마스크로 이용하여 상기 제 1 폴리 실리콘층(14)을 선택적으로 제거하여 제 1, 제 2 폴리 실리콘 패턴(14a,14b)을 형성한다.
이어, 상기 제 1 포토레지스트(PR 1)를 제거하고, 상기 제 1, 제 2 폴리 실리콘 패턴(14a,14b)을 포함한 반도체 기판(11)의 전면에 ONO(Oxide Nitride Oxide)층(15)을 형성한다.
그리고 상기 ONO층(15)상에 제 2 포토레지스트(PR 2)를 도포한 후, 노광 및 현상공정으로 EPROM 트랜지스터가 형성될 영역에만 남도록 상기 제 2 포토레지스트(PR 2)를 패터닝한다.
도 1c에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(PR 2)를 마스크로 이용하여 상기 ONO층(15)을 선택적으로 식각한다.
여기서 상기 ONO층(15)을 선택적으로 식각할 때 노말 트랜지스터의 영역에 해당하는 상기 제 1 폴리 실리콘 패턴(14a)의 양측면에는 제 1 폴리 실리콘 패턴(14a)의 단차에 의하여 식각되지 않고 상기 ONO층(15)의 일부가 잔류한다.
도 1d에 도시한 바와 같이 상기 제 2 포토레지스트(PR 2)를 제거하고, 상기 제 1 폴리 실리콘 패턴(14a)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘층(16)을 형성한다.
이어, 상기 제 2 폴리 실리콘층(16)상에 HLD층(17)을 형성하고, 상기 HLD층(17)상에 제 3 포토레지스트(PR 3)를 도포한 후, 노광 및 현상공정으로 EPROM 트랜지스터의 게이트가 형성될 영역과 노말 트랜지스터가 형성될 영역에만 남도록 상기 제 3 포토레지스트(PR 3)를 패터닝한다.
도 1e에 도시한 바와 같이 상기 패터닝된 제 3 포토레지스트(PR 3)를 마스크로 이용하여 EPROM 트랜지스터의 영역에 해당하는 상기 HLD층(17)과 제 2 폴리 실리콘층(16) 및 ONO층(15)과 제 2 폴리 실리콘 패턴(14a)을 선택적으로 제거하여 게이트 전극(18)을 형성한다.
도 1f에 도시한 바와 같이 상기 제 3 포토레지스트(PR 3)를 제거하고, 상기 게이트 전극(18) 및 잔류하는 HLD층(17)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(18) 양측의 반도체 기판(11) 표면내에 EPROM 트랜지스터의 소오스/드레인 불순물 영역(19)을 형성한다.
도 1g에 도시한 바와 같이 상기 게이트 전극(18)을 포함한 반도체 기판(11)의 전면에 제 4 포토레지스트(PR 4)를 도포한 후, 노광 및 현상공정으로 상기 EPROM 트랜지스터 영역에만 남도록 제 4 포토레지스트(PR 4)를 패터닝한다.
이어, 상기 패터닝된 제 4 포토제지스트(PR 4)를 마스크로 이용하여 상기 노말 트랜지스터 영역의 상기 HLD층(17)과 제 2 폴리 실리콘층(16)을 제거한다.
여기서 상기 제 1 폴리 실리콘 패턴(14a)은 노말 트랜지스터의 게이트 전극이 되고, 상기 제 1 폴리 실리콘 패턴(14a)의 측면에 잔존하는 ONO층(15)은 공정중에 압축 스트레스(Compressive Stress) 및 장력 스트레스(Tensile Stress)를 겪으면서 제 1 폴리 실리콘 패턴(14a)의 바깥 방향으로 휘어지게 된다.
그리고 상기 제 4 포토레지스트(PR 4) 및 제 1 폴리 실리콘 패턴(14a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 제 1 폴리 실리콘 패턴(14a) 양측의 반도체 기판(11) 표면내에 저농도 불순물 영역(20)을 형성한다.
여기서 상기 저농도 불순물 이온주입시 상기 제 1 폴리 실리콘 패턴(14a) 양측면에 잔류된 ONO층(15)에 의해서 반도체 기판(11)의 표면에 불순물 이온주입이 방해를 받는다.
도 1h에 도시한 바와 같이 상기 제 4 포토레지스트(PR 4)를 제거하고, 상기 게이트 전극(18) 및 제 1 폴리 실리콘 패턴(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 제 1 폴리 실리콘 패턴(14a) 및 게이트 전극(18) 양측면에 측벽 절연막(21)을 형성한다.
도 1i에 도시한 바와 같이 상기 측벽 절연막(21)을 포함한 반도체 기판(11)의 전면에 제 5 포토레지스트(PR 5)를 도포한 후, 노광 및 현상공정으로 EPROM 트랜지스터 부분에만 남도록 제 5 포토레지스트(PR 5)를 패터닝한다.
그리고 상기 패터닝된 제 5 포토레지스트(PR 5)를 마스크로 이용하여 반도체 기판(11)의 전면에 고농도 불순물 이온을 주입하여 상기 제 1 폴리 실리콘 패턴(14a) 및 측벽 절연막(21) 양측의 반도체 기판(11) 표면내에 고농도 불순물 영역(22)을 형성한다.
그러나 이와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 노말 트랜지스터의 게이트 전극 양측면에 ONO층이 잔류하여 이후 공정에서 압력 및 장력 스트레스 등에 의해 휘어져 측벽의 크기를 증가시킴으로써 저농도 불순물 이온의 주입을 방해하고, 이로 인하여 기생저항의 증가하기 때문에 소오스/드레인 영역에 있어서의 전류구동 능력을 저하시킨다.
둘째, 측벽에서의 핫 캐리어 주입이 활발하게 되어 핫 캐리어에 따른 소자의 신뢰성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 전극의 측면에 잔존하는 ONO층을 완전히 제거하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1i는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 제 1 폴리 실리콘층
35 : 제 1 측벽 절연막 36 : ONO층
37 : 제 2 폴리 실리콘층 38 : HLD층
39 : 게이트 전극 40 : 소오스/드레인 불순물 영역
41 : 저농도 불순물 영역 42 : 제 2 측벽 절연막
43 : 고농도 불순물 영역
PR 1, PR 2, PR 3, PR 4, PR 5 : 포토레지스트
상기와 같은 목적을 달성을 하기 반도체 소자의 제조방법은 제 1 영역과 제 2 영역으로 정의된 기판상에 제 1 도전층을 형성하는 단계와, 상기 제 1 영역의 도전층을 선택적으로 제거하여 제 1 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와, 상기 측벽 절연막을 포함한 기판의 전면에 ONO층 및 제 2 도전층을 형성하는 단계와, 상기 ONO층 및 제 2 도전층이 상기 제 2 영역상에만 남도록 선택적으로 제거하는 단계와, 상기 측벽 절연막을 제거하는 단계와, 상기 제 2 영역의 제 2 도전층 및 ONO층 그리고 제 1 도전층을 선택적으로 제거하여 제 2 게이트 전극을 형성하는 단계와, 그리고 상기 제 1, 제 2 게이트 전극 양측의 기판 표면에 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이 필드영역과 활성영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 반도체 기판(31)의 활성영역상에 게이트 산화막(33)을 형성한다.
한편, 상기 반도체 기판(31)은 중앙 부분의 상기 필드 산화막(32)을 축으로하여 노말(Normal) 트랜지스터가 형성될 영역과 EPROM 트랜지스터가 형성될 영역으로 구분되어있다.
이어, 상기 게이트 산화막(33)을 포함한 반도체 기판(31)의 전면에 제 1 폴리 실리콘층(34)을 형성하고, 상기 제 1 폴리 실리콘층(34)상에 제 1 포토레지스트(PR 1)를 도포한 후, 노광 및 현상공정으로 노말 트랜지스터가 형성될 영역에서 게이트가 형성될 부분과 EPROM 트랜지스터가 형성될 영역에만 남도록 제 1 포토레지스트(PR 1)를 패터닝한다.
도 2b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(PR 1)를 마스크로 이용하여 상기 제 1 폴리 실리콘층(34)을 선택적으로 제거하여 제 1, 제 2 폴리 실리콘 패턴(34a,34b)을 형성한다.
이어, 상기 제 1 포토레지스트(PR 1)를 제거하고, 상기 제 1, 제 2 폴리 실리콘 패턴(34a,34b)을 포함한 반도체 기판(31)의 전면에 제 1 절연막(예를 들면 HLD층)을 형성한 후, 에치백 공정을 실시하여 상기 제 1, 제 2 폴리 실리콘 패턴(34a,34b) 양측면에 제 1 측벽 절연막(35)을 형성한다.
다음에 상기 제 1 측벽 절연막(35)을 포함한 반도체 기판(31)의 전면에 ONO층(36)을 형성한다.
그리고 상기 ONO층(36)상에 제 2 포토레지스트(PR 2)를 도포한 후, 노광 및 현상공정으로 EPROM 트랜지스터가 형성될 영역에만 남도록 상기 제 2 포토레지스트(PR 2)를 패터닝한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(PR 2)를 마스크로 이용하여 상기 ONO층(36)을 선택적으로 식각한다.
여기서 상기 제 1 폴리 실리콘 패턴(34a)의 양측면에 형성되어진 제 1 측벽 절연막(35)에 의해 노말 트랜지스터가 형성될 영역의 상기 ONO층(36)은 잔류하지 않고 모두 제거된다.
도 2d에 도시한 바와 같이 상기 제 2 포토레지스트(PR 2)를 제거하고, 상기 제 1 측벽 절연막(35)을 세정작업으로 제거한다.
이어, 상기 제 1 폴리 실리콘 패턴(34a)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘층(37)을 형성한다.
그리고 상기 제 2 폴리 실리콘층(37)상에 HLD층(38)을 형성하고, 상기 HLD층(38)상에 제 3 포토레지스트(PR 3)를 도포한 후, 노광 및 현상공정으로 EPROM 트랜지스터의 게이트가 형성될 영역과 노말 트랜지스터가 형성될 영역에만 남도록 상기 제 3 포토레지스트(PR 3)를 패터닝한다.
도 2e에 도시한 바와 같이 상기 패터닝된 제 3 포토레지스트(PR 3)를 마스크로 이용하여 EPROM 트랜지스터의 영역에 형성된 상기 HLD층(38)과 제 2 폴리 실리콘층(37) 및 ONO층(36)과 제 2 폴리 실리콘 패턴(34b)을 선택적으로 제거하여 게이트 전극(39)을 형성한다.
이어, 상기 제 3 포토레지스트(PR 3)를 제거하고, 상기 게이트 전극(39) 및 잔류하는 HLD층(38)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(39) 양측의 반도체 기판(31) 표면내에 EPROM 트랜지스터의 소오스/드레인 불순물 영역(40)을 형성한다.
도 2f에 도시한 바와 같이 상기 게이트 전극(39)을 포함한 반도체 기판(31)의 전면에 제 4 포토레지스트(PR 4)를 도포한 후, 노광 및 현상공정으로 상기 EPROM 트랜지스터 영역에만 남도록 제 4 포토레지스트(PR 4)를 패터닝한다.
이어, 상기 패터닝된 제 4 포토레지스트(PR 4)를 마스크로 이용하여 상기 노말 트랜지스터 영역의 상기 HLD층(38)과 제 2 폴리 실리콘층(37)을 제거한다.
여기서 상기 제 1 폴리 실리콘 패턴(34a)은 노말 트랜지스터의 게이트 전극이다.
그리고 상기 제 4 포토레지스트(PR 4) 및 제 1 폴리 실리콘 패턴(34a)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 저농도 불순물 이온을 주입하여 상기 제 1 폴리 실리콘 패턴(34a) 양측의 반도체 기판(31) 표면내에 저농도 불순물 영역(41)을 형성한다.
도 2g에 도시한 바와 같이 상기 제 4 포토레지스트(PR 4)를 제거하고, 상기 게이트 전극(39) 및 제 1 폴리 실리콘 패턴(34a)을 포함한 반도체 기판(31)의 전면에 제 2 절연막을 형성한 후, 에치백 공정을 실시하여 상기 제 1 폴리 실리콘 패턴(34a) 및 게이트 전극(39) 양측면에 제 2 측벽 절연막(42)을 형성한다.
이어, 상기 제 2 측벽 절연막(42)을 포함한 반도체 기판(31)의 전면에 제 5 포토레지스트(PR 5)를 도포한 후, 노광 및 현상공정으로 EPROM 트랜지스터 부분에만 남도록 제 5 포토레지스트(PR 5)를 패터닝한다.
그리고 상기 패터닝된 제 5 포토레지스트(PR 5)를 마스크로 이용하여 반도체 기판(31)의 전면에 고농도 불순물 이온을 주입하여 상기 제 1 폴리 실리콘 패턴(34a) 및 제 2 측벽 절연막(42) 양측의 반도체 기판(31) 표면내에 고농도 불순물 영역(43)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 노말 트랜지스터의 ONO층을 제거함으로써 다음과 같은 효과가 있다.
첫째, 노말 트랜지스터의 저농도 불순물 영역의 기생저항에 의한 전류 구동 능력의 저하를 방지할 수 있다.
둘째, 노말 트랜지스터의 사이드 웰의 스페이스로 핫 캐리어 주입을 방지하여 노말 트랜지스터의 신뢰성을 향상시킬 수 있다.
Claims (3)
- 제 1 영역과 제 2 영역으로 정의된 기판상에 제 1 도전층을 형성하는 단계;상기 제 1 영역의 도전층을 선택적으로 제거하여 제 1 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계;상기 측벽 절연막을 포함한 기판의 전면에 ONO층 및 제 2 도전층을 형성하는 단계;상기 ONO층 및 제 2 도전층이 상기 제 2 영역상에만 남도록 선택적으로 제거하는 단계;상기 측벽 절연막을 제거하는 단계;상기 제 2 영역의 제 2 도전층 및 ONO층 그리고 제 1 도전층을 선택적으로 제거하여 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 기판 표면에 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 측벽 절연막은 세정 작업으로 제거함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 측벽 절연막은 HLD층을 에칙백하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053418A KR100239452B1 (ko) | 1997-10-17 | 1997-10-17 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053418A KR100239452B1 (ko) | 1997-10-17 | 1997-10-17 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990032385A KR19990032385A (ko) | 1999-05-15 |
| KR100239452B1 true KR100239452B1 (ko) | 2000-01-15 |
Family
ID=19522966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970053418A KR100239452B1 (ko) | 1997-10-17 | 1997-10-17 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100239452B1 (ko) |
-
1997
- 1997-10-17 KR KR1019970053418A patent/KR100239452B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990032385A (ko) | 1999-05-15 |
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| FPAY | Annual fee payment |
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