KR100743629B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트 전극들이 형성된 반도체기판을 마련하는 단계와, 상기 게이트 전극들을 포함한 기판 전면 상에 박막의 비정질 카본막을 형성하는 단계와, 상기 비정질 카본막이 형성된 게이트 전극들 사이의 공간 내에 SOD막을 매립시키는 단계와, 상기 기판 결과물 상에 특정 영역만을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴으로부터 노출된 영역에서의 SOD막 부분을 제거하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 SOD막이 제거된 영역의 기판 표면내에 불순물을 이온주입하는 단계 및 상기 잔류된 SOD막과 비정질 카본막을 차례로 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

도 1 내지 도 5은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

11: 반도체기판 12: 소자분리막

13: 게이트산화막 14: 게이트 도전막

15: 게이트 하드마스크막 16: 게이트

17: 비정질 카본막 18: SOD막

19: 감광막 패턴

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 이온주입 공정의 신뢰성을 높일 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 집적도가 증가됨에 따라, 회로 내에 구비되는 패턴들의 크기가 감소되고 있고, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다.

그런데, 반도체 소자의 고집적화에 따라 게이트 전극의 선폭 감소가 진행되고 있는 추세에서, 상기 게이트 전극의 선폭 감소는 채널 길이의 감소를 초래하게 되어, 문턱 전압(Vt)이 급격하게 줄어드는 단채널효과(Short Channel Effect)를 유발하게 되며, 이로 인해, 트랜지스터 및 소자 특성의 저하가 야기된다. 따라서, 반도체 소자의 고집적화를 위해서는 상기 단채널효과의 방지가 반듯이 해결되어야 할 과제이다.

이러한 단채널효과의 유발을 방지하기 위해 다양한 공정 기술들이 개발되고 있으며, LDD(Lightly Doped Drain) 영역의 형성은 그 좋은 예이다. 또한, 단채널효과를 방지하기 위한 다른 방법으로서, 얕은 접합(Shallow junction)의 형성 공정을 들 수 있다.

여기서, 현재 수행하고 있는 얕은 접합 공정이 적용된 종래 기술에 따른 반도체 소자의 제조방법을 간략하게 설명하도록 한다.

먼저, 실리콘 기판(1)에 액티브 영역을 한정하는 소자분리막들(2)을 형성하고, 그런다음, 상기 실리콘 기판(1)의 액티브 영역 상에 게이트 산화막(3), 게이트 도전막 및 게이트 하드마스크막으로 이루어진 게이트 전극(4)을 형성한다. 이어서, 상기 기판 결과물에 대해 불순물 이온주입을 하여 게이트 전극(4) 양측의 기판 부분 내에 LDD 영역(5)을 형성한다.

다음으로, 상기 기판 결과물 상에 질화막을 증착한 후, 이를 블랭킷 식각하여 상기 게이트 전극(4)의 양측벽에 스페이서(6)를 형성하고, 상기 게이트가 매립되도록 기판 결과물 상에 감광막을 도포한 후, 공지의 노광 및 현상 공정을 진행하 여 후속 소오스/드레인 형성 영역을 노출시키는 감광막 패턴을 형성한다. 이어서, 상기 감광막 패턴을 이용하여 상기 노출된 기판 부분에 대해 불순물을 이온주입 하여 상기 게이트 전극 양측의 기판 표면 내에 접합 영역을 형성한다.

전술한 바와 같이, 종래의 접합 영역을 형성하기 위해서 먼저 게이트 전극을 형성한 후, 게이트 전극들 사이의 공간 내가 매립하도록 감광막을 도포한다. 그런다음, 접합 형성 영역이 노출되도록 공지된 노광 및 현상 공정을 진행한 후, 노출된 접합 형성 영역에 불순물을 이온주입한다.

그러나, 반도체 소자의 고집적화가 되어 갈수록 게이트 전극들 사이의 공간또한 좁아지게 된다. 따라서, 게이트 전극들 사이의 공간 내가 매립하도록 감광막을 도포하는 공정시 게이트 전극들 사이의 공간 내에 감광막이 완전히 채워지지 않는다. 즉, 게이트 전극들 사이의 공간이 매우 좁아서 감광막 도포시 감광막이 완전히 채워지지 않아 감광막 내에 보이드(void)가 발생하게 된다. 따라서, 이러한 감광막 내에 발생하는 보이드로 인하여 접합 영역을 형성하기 위한 불순물의 이온주입 공정시 원하지 않는 부분에도 불순물이 이온주입 되어 트랜지스터의 특성에 악영향을 미치게 된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 이온주입 공정의 신뢰성을 높일 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 전극들이 형성된 반도체기판을 마련하는 단계; 상기 게이트 전극들을 포함한 기판 전면 상에 박막의 비정질 카본막을 형성하는 단계; 상기 비정질 카본막이 형성된 게이트 전극들 사이의 공간 내에 SOD막을 매립시키는 단계; 상기 기판 결과물 상에 특정 영역만을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴으로부터 노출된 영역에서의 SOD막 부분을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 SOD막이 제거된 영역의 기판 표면내에 불순물을 이온주입하는 단계; 및 상기 잔류된 SOD막과 비정질 카본막을 차례로 제거하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 비정질 카본막은 400∼800℃의 온도에서 10∼200Å 두께로 형성하는 것을 특징으로 한다.

상기 SOD막의 제거는 HF를 사용하여 20∼40℃의 온도에서 수행하는 것을 특징으로 한다.

상기 감광막 패턴의 제거는 황산 또는 황산과 과산화수소의 혼합비가 2:1∼100:1인 혼합액을 사용하여 50∼150℃의 온도에서 수행하는 것을 특징으로 한다.

상기 비정질 카본막의 제거는 O2 플라즈마를 사용하여 수행하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 1를 참조하면, 액티브영역을 한정하는 소자분리막(12)이 형성된 반도체기판(11) 상에 게이트산화막(13), 게이트 도전막(14) 및 게이트 하드마스크막(15)으로 이루어진 게이트 전극(16)을 형성한다. 그런다음, 상기 기판의 전면 상에 스페이서용 질화막(미도시)을 증착한 후, 이들을 에치백하여 게이트 전극의 양측벽에 스페이서를 형성한다. 다음으로, 상기 스페이서를 포함한 게이트 전극들의 전면 상에 후속 SOD막 식각시 게이트 전극의 손상을 방지하기 위하여 박막의 비정질 카본(amorphous carbon)막(17)을 형성한다. 여기서, 상기 비정질 카본막(17)은 400∼800℃의 온도에서 10∼200Å 두께로 형성한다.

도 2를 참조하면, 상기 비정질 카본막(17)이 형성된 게이트 전극(16)들 사이의 공간 내에 플로우(flow) 특성 및 갭필(gap fill) 특성이 우수하며 습식각율이 좋은 SOD(Spin On Dielectric)막(18)을 매립시킨다.

도 3을 참조하면, 상기 기판 결과물 상에 감광막을 도포한 후, 후속 이온주입을 위한 영역을 노출시키기 위해 노광 및 현상 공정을 통해 특정 영역만을 선택적으로 노출시키는 감광막 패턴(19)을 형성한다. 여기서, 특정한 예로, 특정 영역은 PMOS 영역 또는 NMOS 영역을 가리키는 것으로써, 상기 PMOS 영역 또는 NMOS 영역을 노출시키는 감광막 패턴을 형성한다. 한편, 본 발명의 실시예에서는 특정 영역을 접합 형성 영역으로 표시하여 설명하도록 한다. 그런다음, 상기 감광막 패턴(19)으로부터 노출된 영역에서의 SOD막(18) 부분을 제거한다. 여기서, 상기 SOD막 (18)의 제거는 HF를 사용하여 20∼40℃의 온도에서 수행한다.

도 4를 참조하면, 상기 감광막 패턴을 황산 또는 황산과 과산화수소의 혼합비가 2:1∼100:1인 혼합액을 사용하여 50∼150℃의 온도에서 제거한 후, 상기 SOD막이 제거되어 노출된 기판 표면 내에 불순물을 이온주입한다. 한편, 상기 감광막 패턴은 불순물 이온주입 공정을 실시한 후에 제거해도 무방하다.

도 5를 참조하면, 상기 잔류된 SOD막과 비정질 카본막을 차례로 제거한다. 여기서, 상기 잔류된 SOD막의 제거는 HF를 사용하여 20∼40℃의 온도에서 수행하며, 상기 비정질 카본막의 제거는 O2 플라즈마를 사용하여 수행한다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.

여기서, 종래의 접합 영역을 형성하기 위한 이온주입 공정은, 게이트 전극들 사이의 공간 내에 감광막을 매립시킨 후, 특정 영역만을 선택적으로 노출시키는 감광막 패턴을 형성한 다음, 노출된 특정 영역의 기판 표면 내에 이온주입을 수행하였으나, 전술한 바와 같이, 본 발명은, 우선, 게이트 전극 전면 상에 게이트 전극을 보호하기 위한 비정질 카본막을 형성한 후, 종래와는 다르게 감광막 대신에 플로우 특성 및 갭필 특성이 좋은 SOD막으로 게이트 전극 사이의 공간내를 매립시킨다. 그런다음, 이온주입 할 영역을 노출시키기 위한 특정 영역을 노출시키는 감광막 패턴을 형성한 후, 이를 제거하여 이온주입을 수행한다.

따라서, 본 발명은 비정질 카본막과 SOD막을 사용하여 이온주입 공정을 수행함으로써, 종래의 이온주입 공정시 발생하는 문제점을 방지할 수 있어 이온주입 공 정의 신뢰성을 향상시킬 수 있다.

이상에서와 같이, 본 발명은 접합영역을 형성하기 위한 이온주입 공정을 비정질 카본막과 SOD막을 사용하여 수행함으로써, 종래의 이온주입시 발생하는 문제점을 해결할 수 있으며, 나아가 이온주입 공정의 신뢰성을 높일 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다

Claims (5)

1. 게이트 전극들이 형성된 반도체기판을 마련하는 단계;

   상기 게이트 전극들을 포함한 기판 전면 상에 박막의 비정질 카본막을 형성하는 단계;

   상기 비정질 카본막이 형성된 게이트 전극들 사이의 공간 내에 SOD막을 매립시키는 단계;

   상기 기판 결과물 상에 특정 영역만을 선택적으로 노출시키는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴으로부터 노출된 영역에서의 SOD막 부분을 제거하는 단계;

   상기 감광막 패턴을 제거하는 단계;

   상기 SOD막이 제거된 영역의 기판 표면내에 불순물을 이온주입하는 단계; 및

   상기 잔류된 SOD막과 비정질 카본막을 차례로 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 비정질 카본막은 400∼800℃의 온도에서 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 SOD막의 제거는 HF를 사용하여 20∼40℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 감광막 패턴의 제거는 황산 또는 황산과 과산화수소의 혼합비가 2:1∼100:1인 혼합액을 사용하여 50∼150℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 비정질 카본막의 제거는 O2 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.

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