KR101052865B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하는 형태로 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 상에 하드마스크막과 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이용해서 하드마스크막을 식각하는 단계; 상기 식각된 하드마스크막을 이용해서 게이트 형성 영역이 볼록한 형상을 갖도록 기판을 에치백하는 단계; 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트절연막을 패터닝하여 볼록한 형상을 갖는 기판 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 트렌치
13 : 소자분리막 15 : 제1하드마스크막
17 : 감광막 패턴 19 : 게이트 산화막
21 : 폴리실리콘막 23 : 텅스텐질화막
25 : 제2하드마스크막 27 : 제3하드마스크막
29 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 리프레쉬(refresh) 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, MOSFET 소자의 고집적화로 인하여 셀 영역에 형성되는 트랜지스터에 대한 문턱전압(threshold voltage) 마진 확보가 큰 이슈(issue)로 대두되도 있다. 현재, 0.80㎛ 공정에 적용되는 소자는 게이트 임계치수에 따른 채널 길이의 감소로 인하여 문턱전압 마진 확보에 어려움을 겪고 있다. 따라서, 셀 영역에 0.80㎛ 공정을 적용하여 게이트를 형성할 경우에 문턱전압 마진 확보를 위해서 게이트 산화막의 두께를 증가시키거나 또는 채널 형성 영역(P형 기판)에 P형 불순물의 도우즈량을 증가시키는 것이 절대적으로 필요하다.
하지만, 게이트 산화막의 두께 증가는 현실적으로 공정상 한계를 가지고 있으며, 또한, 채널 형성 영역의 도우즈량 증가는 농도가 증가되어 공핍(depletion) 영역에 전계(electric field)가 증가된다. 이로 인해, 스토리지 노드(storage node)에 저장된 전하들이 전계에 의해 생성된 누설 전류의 통로(leakage path)를 통해 빠져나감으로써 소자의 리프레쉬 특성이 저하된다.
상기와 같은 문제점을 개선하기 위해 최근 리세스 게이트(recess gate)에 대한 개발이 진행중이다. 리세스 게이트는 기판을 트렌치 형태로 식각하여 게이트의 채널 길이를 증가시키고 N형 접합영역과 기판 영역을 격리함으로써 접합누설전류를 억제하여 소자의 리프레쉬 특성을 개선할 수 있다, 하지만, 리세스 게이트는 게이트 스택(stack) 증가로 인해 게이트의 저항(Rs)이 증가되고, 트렌치를 형성하기 위한 임계치수 마진 확보에 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하는 형태로 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 상에 하드마스크막과 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이용해서 하드마스크막을 식각하는 단계; 상기 식각된 하드마스크막을 이용해서 게이트 형성 영역이 볼록한 형상을 갖도록 기판을 에치백하는 단계; 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트절연막을 패터닝하여 볼록한 형상을 갖는 기판 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 트렌치를 형성하는 단계는, 상기 기판 상에 소자분리 영역을 한정하는 감광막 패턴을 형성한 후 상기 감광막 패턴을 이용해서 기판을 과도 식각하는 것을 특징으로 한다.
상기 소자분리막을 형성하는 단계는, 상기 트렌치를 매립하도록 트렌치 표면에 HDP 산화막을 증착한 후 습식 식각을 통해 HDP 산화막이 3000Å 정도 잔류되도록 제거하는 것을 특징으로 한다.
상기 하드마스크막은 폴리실리콘막인 것을 특징으로 한다.
상기 폴리실리콘막은 400∼600Å 두께로 형성하는 것을 특징으로 한다.
상기 에치백하는 단계는 기판 표면의 400∼600Å 두께가 식각되도록 수행하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리 영역을 한정하는 감광막 패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 이용해서 기판을 과도 식각하여 기판 내에 트렌치(12)를 형성한다. 이어서, 상기 트렌치(12)를 매립하도록 기판 상에 HDP 산화막을 형성한 후에 습식 식각을 통해 HDP 산화막이 3000Å 정도 잔류되도록 제거하여 소자분리막(13)을 형성한다.
그 다음, 상기 기판(11) 내에 불순물 이온주입을 실시하여 웰(미도시)영역을 형성한 후에 트랜지스터의 문턱 전압을 조절하기 위해 불순물 이온주입을 실시한다.
도 1b에 도시된 바와 같이, 상기 소자분리막(13)을 포함한 기판 상에 제1하드마스크막(15)과 게이트 형성 영역을 한정하는 감광막 패턴(17)을 차례로 형성한다. 이때, 상기 제1하드마스크막(15)은 폴리실리콘막으로 형성하며, 400∼600Å의 두께로 형성한다.
도 1c에 도시된 바와 같이, 상기 감광막 패턴(17)을 이용해서 제1하드마스크 막(15)을 식각한다. 이어서, 상기 식각된 제1하드마스크막(15)을 이용해서 게이트형성 영역이 볼록한(convex) 형상을 갖도록 기판을 에치백(etch back)한다. 이때, 상기 기판은 400∼600Å 정도 식각한다.
도 1d에 도시된 바와 같이, 상기 기판(11) 결과물 상에 게이트 산화막(19), 폴리실리콘막(21), 텅스텐질화막(23), 제2하드마스크막(25) 및 제3하드마스크막(27)을 차례로 형성한다. 이때, 상기 게이트 산화막(19)은 30∼50Å, 폴리실리콘막(21)은 600∼800Å, 텅스텐질화막(23)은 400∼500Å, 제2하드마스크막(25)은 2500∼3000Å, 제3하드마스크막(17)은 400∼500Å의 두께로 형성한다. 여기에서, 상기 제2하드마스크막(25)은 질화막으로 형성하며, 제3하드마스크막(27)은 텅스텐으로 형성한다.
도 1e에 도시된 바와 같이, 상기 제3하드마스크막(27), 제2하드마스크막(25), 텅스텐질화막(23), 폴리실리콘막(21) 및 게이트 산화막(19)을 차례로 식각하여 게이트(29)를 형성한다.
이후, 도시되지 않았으나, 게이트(29) 양측의 기판 표면 내에 이온주입을 실시하여 소오스/드레인 영역(미도시)을 형성한다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 하드마스크막을 이용해서 게이트 형성 영역이 볼록한(convex) 형상을 갖도록 기판을 에치백함으로써 게이트 채널 길이를 증가시킬 수 있다. 또한, 게이트 채널 길이를 증가시킴으로 인해 기판에 도우즈량을 증가시키기 위한 이온주입 공정을 실시하지 않아도 되며, 채널 형성 되는 기판과 접합영역이 분리되기 때문에 종래 트랜지스터 구조에서 존재하던 오버랩 도핑에 의한 접합누설전류를 개선할 수 있다. 이로 인해, 소자의 리프레쉬 특성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판의 소자분리 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 부분 매립하는 형태로 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 기판 상에 하드마스크막과 게이트 형성 영역을 한정하는 감광막 패턴을 차례로 형성하는 단계;
    상기 감광막 패턴을 이용해서 하드마스크막을 식각하는 단계;
    상기 식각된 하드마스크막을 이용해서 게이트 형성 영역이 볼록한 형상을 갖도록 기판을 에치백하는 단계;
    상기 게이트 형성 영역이 볼록한 형상을 갖도록 에치백된 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계;
    상기 게이트도전막과 게이트절연막을 패터닝하여 볼록한 형상을 갖는 기판 영역 상에 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 기판 상에 소자분리 영역을 한정하는 감광막 패턴을 형성한 후 상기 감광막 패턴을 이용해서 기판을 과도 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 트렌치를 매립하도록 트렌치 표면에 HDP 산화막을 증착한 후 습식 식각을 통해 HDP 산화막이 3000Å 정도 잔류되도록 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 하드마스크막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서, 상기 폴리실리콘막은 400∼600Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 에치백하는 단계는 기판 표면의 400∼600Å 두께가 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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