KR100412143B1 - 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 - Google Patents
삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100412143B1 KR100412143B1 KR10-2002-0025029A KR20020025029A KR100412143B1 KR 100412143 B1 KR100412143 B1 KR 100412143B1 KR 20020025029 A KR20020025029 A KR 20020025029A KR 100412143 B1 KR100412143 B1 KR 100412143B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate oxide
- oxide film
- film
- substrate
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 238000000137 annealing Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 8
- 238000009279 wet oxidation reaction Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 230000006641 stabilisation Effects 0.000 abstract description 2
- 238000011105 stabilization Methods 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 삼중 게이트 산화막(Triple gate oxide)을 적용한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은 서로 다른 두께의 제1,제2,제3게이트산화막 형성 영역들을 갖는 반도체 기판 상에 질화막과 제2게이트 산화막 형성 영역의 질화막 부분을 노출시키는 제1감광막 패턴을 형성하는 단계; 상기 기판의 제2게이트산화막 형성 영역이 노출되도록 노출된 질화막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하고 노출된 기판 영역 상에 산화막을 형성하는 단계; 상기 산화막 및 잔류된 질화막 상에 기판의 제3게이트산화막 형성 영역 상의 질화막 부분을 노출시키는 제2감광막 패턴을 형성하는 단계; 상기 기판의 제3게이트산화막 형성 영역이 노출되도록 노출된 질화막 부분을 식각하는 단계; 상기 노출된 기판 영역에 질소이온주입을 수행하는 단계; 상기 제2감광막 패턴과 잔류된 질화막을 제거하는 단계; 상기 결과물에 습식-산화 및 NO 어닐링을 행하여 순서적으로 두꺼운 두께의 제1, 제2 및 제3게이트산화막을 동시에 형성하는 단계; 상기 제1,제2,제3게이트산화막들을 포함한 기판의 전면 상에 게이트용 도전막을 증착하고, 상기 도전막 및 제1,제2,제3게이트산화막을 패터닝하여 게이트 전극들을 형성하는 단계를 포함한다. 본 발명에 따르면, 게이트 산화막의 써멀 버짓을 억제하면서 제조 공정을 단순화시킴으로써 고성능 소자를 구현할 수 있고 공정 안정화에 기여할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 삼중 게이트 산화막(Triple gate oxide)을 적용한 반도체 소자의 제조방법에 관한 것이다.
모스펫(MOSFET)의 게이트 산화막의 재질로는 통상 열산화에 의한 실리콘 산화막이 이용되고 있다. 그런데, 반도체 소자의 고집적화 및 고성능화가 이루어지면서 상기 실리콘 산화막 재질의 게이트 산화막이 적용된 반도체 소자는 다이렉트 터널링(Direct Tunneling)에 기인하는 정전 전압 소비량(static power consumption)의 증가 및 동작 특성(performance)의 저하가 유발되고, 그리고, 누설 전류에 의해 안정적인 소자 구동을 확보할 수 없을 것으로 예상되고 있다.
따라서, 상기한 문제를 극복하기 위해, 현재는 실리콘 산화막 대신에 상대적으로 높은 유전상수 값을 갖는 고유전상수 물질을 게이트 산화막에 적용하려는 연구가 진행되고 있으며, 또한, 소자 별로 게이트 산화막의 두께를 상이하게 함으로써 해당 소자 특성에 적합하도록 하는 방식에 대해서도 연구되고 있다.
이하에서는 게이트 산화막을 소자 별로 상이하게 형성하는 종래 기술에 따른 삼중 게이트 산화막(triple gate oxide)을 적용한 반도체 소자의 제조방법을 첨부된 도 1a 내지 도 1e를 참조해서 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(1)의 적소에 공지의 STI 공정을 통해 트렌치형의 소자분리막들(2)을 형성하고, 웰(Well) 형성용 이온주입을 수행하여 상기 소자분리막들(2)에 의해 한정된 기판 부분들 각각에 웰(3)을 형성한다. 그런다음, 기판(1)의 전면 상에 열산화 공정을 통해 제1산화막(4a)을 형성하고, 상기 제1산화막(4a) 상에 그의 소정 영역(A)을 가리는 제1마스크 패턴(5)을 형성한 후, 상기 제1마스크 패턴(5)에 의해 가려지지 않은 제1산화막 부분을 식각 제거한다.
여기서, 도면부호 A는 제일 두꺼운 두께의 게이트 산화막 형성 영역을, B는 중간 두께의 게이트 산화막 형성 영역을, 그리고, C는 제일 얇은 두께의 게이트 산화막 형성 영역을 각각 나타낸다.
도 1b를 참조하면, 제1마스크 패턴을 제거한 상태에서, 반도체 기판(1) 및 잔류된 제1산화막(4a) 상에 열산화 공정을 통해 제2산화막(4b)을 형성한다. 그런다음, 상기 제2산화막(4b) 상에 그의 소정 영역(A, B)을 가리는 제2마스크 패턴(6)을 형성한다.
도 1c를 참조하면, 제2마스크 패턴에 의해 가려지지 않은 제2산화막 부분을 식각 제거한다. 그런다음, 상기 제2마스크 패턴을 제거하고, 이어서, 열산화 공정을 통해 반도체 기판(1) 및 잔류된 제2산화막(4b) 상에 제3산화막(4c)을 형성한다.
도 1d를 참조하면, 상기 결과물 상에 게이트용 폴리실리콘막(8)을 증착하고, 상기 폴리실리콘막(8)과 그 하부의 단일 및 적층 산화막을 패터닝하여 영역 별로 서로 다른 두께의 게이트 산화막(7a, 7b, 7c)을 구비한 게이트 전극들(9)을 형성한다. 그런다음, 공지의 LDD 이온주입을 수행하여 상기 게이트 전극들(9) 양측의 기판 표면에 LDD 영역들(10)을 형성한다.
도 1e를 참조하면, 절연막의 증착 및 이에 대한 블랭킷 식각을 통해 상기 게이트 전극(9)의 양측벽에 스페이서(11)를 형성하고, 그런다음, 고농도 이온주입을수행하여 상기 스페이서(11)를 포함한 게이트 전극(9) 양측의 기판 표면에 소오스/드레인 영역(12)을 형성한다. 그리고나서, 게이트 전극(9)의 표면 및 소오스/드레인 영역(12) 표면에 자기정렬적으로 실리사이드(13)를 형성함으로써 소자 별로 상이한 두께의 게이트 산화막을 적용한, 즉, 삼중 게이트 산화막을 적용한 CMOS 소자들의 형성을 완성한다.
그러나, 전술한 바와 같은 종래 기술에 따른 반도체 소자의 제조방법은 게이트 산화막의 과다한 써멀 버짓(thermal budget)에 의해 문턱전압(Vt)의 변동이 발생될 뿐만 아니라 상기 게이트 산화막의 성질(quality) 저하 및 GOI(Gate Oxide Integrity) 특성 저하가 유발되어 소자 신뢰성을 확보할 수 없는 문제점이 있다.
특히, 상기 게이트 산화막의 써멀 버짓이 증가하면, 향후 고집적 및 고성능 반도체 소자를 구현함에 있어서 여러가지 문제가 있으며, 공정 마진의 확보 및 공정 통합(integration) 측면에서 문제점이 있다.
또한, 종래의 방법은 많은 공정 단계를 포함하므로 제조 공정이 복잡하며, 그래서, 제조 시간 및 비용이 증가되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 써벌 버짓에 기인하는 결함 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 제조 공정을 단순화시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 웰 24 : 질화막
25 : 제1감광막 패턴 26 : 산화막
27 : 제2감광막 패턴 28 : 질소 이온주입층
29a : 제1게이트산화막 29b : 제2게이트산화막
29c : 제3게이트산화막 30 : 폴리실리콘막
31 : 게이트 전극 32 : LDD 영역
33 : 스페이서 34 : 소오스/드레인 영역
35 : 실리사이드
상기와 같은 목적을 달성하기 위하여 본 발명은 서로 다른 두께의 제1,제2,제3게이트산화막 형성 영역들을 갖는 반도체 기판 상에 질화막과 제2게이트 산화막 형성 영역의 상기 질화막 부분을 노출시키는 제1감광막 패턴을 차례로 형성하는 단계; 상기 기판의 제2게이트산화막 형성 영역이 노출되도록 상기 노출된 질화막 부분을 식각하는 단계; 상기 제1감광막 패턴을 제거하고, 노출된 기판 영역 상에 소정 두께로 산화막을 형성하는 단계; 상기 산화막 및 잔류된 질화막 상에 기판의 제3게이트산화막 형성 영역 상의 질화막 부분을 노출시키는 제2감광막 패턴을 형성하는 단계; 상기 기판의 제3게이트산화막 형성 영역이 노출되도록 노출된 질화막 부분을 식각하는 단계; 상기 노출된 기판 영역에 질소 이온주입을 수행하는 단계; 상기 제2감광막 패턴과 잔류된 질화막을 제거하는 단계; 상기 결과물에 습식-산화 및 NO 어닐링을 행하여 순서적으로 두꺼운 두께를 갖는 제1, 제2 및 제3게이트산화막을 동시에 형성하는 단계; 상기 제1,제2,제3게이트산화막들을 포함한 기판의 전면 상에 게이트용 도전막을 증착하고, 상기 도전막 및 제1,제2,제3게이트산화막을 패터닝하여 게이트 전극들을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 산화막은 순수(pure) NH3또는 NO 어닐링을 실시하여 20∼30Å 두께로 형성하며, 상기 제1,제2,제3게이트산화막은 각각 110∼130Å, 60∼80Å, 20∼40Å의 두께로 형성한다. 또한, 상기 게이트용 도전막은 폴리실리콘막으로서 인-시튜(in-situ)로 시간의 지연없이 증착한다.
본 발명에 따르면, 서로 다른 두께를 갖는 삼중 게이트 산화막을 한 번에 형성하기 때문에 게이트 산화막의 과다한 써멀 버짓을 현저하게 줄일 수 있으며, 아울러, 제조 공정을 단순화시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(21)의 적소에 공지의 STI 공정을 통해 액티브 영역을 한정하는 트렌치형의 소자분리막들(22)을 형성하고, P형 또는 N형 불순물을 이온주입하여 상기 소자분리막들(22) 사이의 기판 부분에 원하는 도전형의 웰(23)을 형성한다. 그런다음, 상기 소자분리막들(22)을 포함한 기판(21)의 전면 상에 250∼350Å, 바람직하게 300Å의 두께로 질화막(24)을 증착한 후, 그 상부에 소정 형상의 제1감광막 패턴(25)을 형성하고, 이어, 상기 제1감광막 패턴(25)을 마스크로해서 노출된 질화막 부분을 식각 제거하여 중간 두께의 게이트 산화막(이하, 제2게이트 산화막이라 칭함) 형성 영역(B)에 해당하는 기판 영역을 노출시킨다.
도 2b를 참조하면, 제1감광막 패턴을 제거한 상태에서 상기 결과물에 대해 습식 산화(wet oxidation)를 포함하지 않는 순수(pure) NH3또는 NO 어닐링을 실시하여 노출된 기판 영역(B)에 20∼30Å 두께로 산화막(26)을 형성한다. 이때, 제일두꺼운 두께의 게이트 산화막(이하, 제1게이트산화막이라 칭함) 형성 영역(A)과 제일 얇은 두께의 게이트 산화막(이하, 제3게이트산화막이라 칭함) 형성 영역(C)에 해당하는 기판 영역들은 상기 질화막(24)이 베리어 역할을 하는 것에 의해 산화되지 않는다.
도 2c를 참조하면, 상기 결과물 상에 감광막을 도포한 후, 상기 감광막을 노광 및 현상하여 제3게이트산화막 형성 영역(C) 상의 질화막 부분을 노출시키는 제2감광막 패턴(27)을 형성한다. 그런다음, 상기 제2감광막 패턴(27)을 마스크로해서 노출된 질화막 부분을 식각 제거하고, 이어서, 후속에서 형성될 제3게이트산화막의 성장 두께를 제어하기 위해 노출된 기판 영역에 대해 질소(nitrogen) 이온주입을 수행한다. 도면부호 28은 질소 이온주입층을 나타낸다.
도 2d를 참조하면, 제2감광막 패턴을 제거하고, 아울러, 잔류된 질화막을 제거한다. 그런다음, 습식-산화 및 NO 어닐링을 수행하여 영역들(A, B, C) 별로 서로 다른 두께를 갖는 삼중 게이트 산화막(29a, 29b, 29c)를 한 번에 형성한다.
여기서, 제2 및 제3게이트산화막 형성 영역(B, C) 상에 형성되는 제 2 및 제3게이트산화막들(29b, 29c)은 습식-산화 및 NO 어닐링, NO 어닐링과 질소 이온주입에 의한 질소층이 형성되어 얇은 두께로 성장되는 반면, 제1게이트산화막 형성 영역(A) 상에 형성되는 제1게이트산화막(29a)은 별도의 처리가 수행되지 않는 것과 관련해서 두껍게 성장된다. 따라서, 상기한 습식-산화 및 NO 어닐링을 통해서 서로 다른 두께의 삼중 게이트 산화막을 동시에 형성할 수 있다. 이때, 상기 제1, 제2 및 제3게이트산화막들(29a, 29b, 29c)은 각각 110∼130Å, 60∼80Å, 20∼40Å, 보다 정확하게는 120Å, 70Å, 그리고, 30Å의 두께를 갖도록 함이 바람직하다.
도 2e를 참조하면, 인-시튜(in-situ)로 시간의 지연없이 상기 결과물 상에 2,000∼2,500Å의 두께로 게이트용 도전막, 바람직하게 폴리실리콘막(30)을 증착하고, 상기 폴리실리콘막(30) 및 서로 다른 두께의 게이트산화막들(29a, 29b, 29c)을 패터닝하여 게이트 전극들(31)을 형성한다. 그런다음, 상기 결과물에 LDD 이온주입을 수행하여 상기 게이트 전극(31) 양측의 기판 표면에 LDD 영역(32)을 형성한다.
도 2f를 참조하면, 절연막의 증착 및 이에 대한 블랭킷 식각을 차례로 수행하여 상기 게이트 전극(31)의 양측벽에 스페이서(33)를 형성한다. 그런다음, 고농도 이온주입을 통해 상기 스페이서(33)를 포함한 게이트 전극(31) 양측의 기판 표면에 소오스/드레인 영역(34)을 형성하고, 이어서, 공지의 공정에 따라 게이트 전극(31)의 표면 및 소오스/드레인 영역(34) 표면에 자기정렬적으로 실리사이드(35)를 형성함으로써 소자 별로 상이한 두께의 게이트 산화막을 갖는 CMOS 소자들의 형성을 완성한다.
상기와 같은 본 발명에 따르면, 삼중 게이트 산화막은 종래와는 달리 NO 어닐링과 질소 이온주입+습식-산화+NO 어닐링을 통해 한 번에 동시에 형성하기 때문에 각 게이트 산화막의 써멀 버짓을 현저하게 줄일 수 있다.
또한, 삼중 게이트 산화막을 형성함에 있어서, 종래와 비교해서 공정 단계를 줄일 수 있으므로, 제조 공정을 단순화시킬 수 있다.
이상에서와 같이, 본 발명은 서로 다른 두께를 갖는 삼중 게이트 산화막을한 번에 형성하므로 각 게이트 산화막의 써멀 버짓을 현저히 줄일 수 있으며, 이에 따라, 상기 써멀 버짓의 억제를 통해 게이트 산화막의 성질, 열적 안정성 및 GOI 특성을 향상시킬 수 있음은 물론 보론 침투 방지 및 소자 동작시의 핫 케리어 발생과 문턱전압의 변동을 방지할 수 있어서 고성능 소자를 구현할 수 있다.
또한, 본 발명은 삼중 게이트 산화막의 제조 공정 단계를 줄일 수 있으므로 제조 공정의 단순화를 통해 제조 비용 및 시간을 단축시킬 수 있고, 그래서, 공정 안정화 및 공정 마진을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 서로 다른 두께의 제1,제2,제3게이트산화막 형성 영역들을 갖는 반도체 기판 상에 질화막과 제2게이트 산화막 형성 영역의 상기 질화막 부분을 노출시키는 제1감광막 패턴을 차례로 형성하는 단계;상기 기판의 제2게이트산화막 형성 영역이 노출되도록 상기 노출된 질화막 부분을 식각하는 단계;상기 제1감광막 패턴을 제거하고, 노출된 기판 영역 상에 소정 두께로 산화막을 형성하는 단계;상기 산화막 및 잔류된 질화막 상에 기판의 제3게이트산화막 형성 영역 상의 질화막 부분을 노출시키는 제2감광막 패턴을 형성하는 단계;상기 기판의 제3게이트산화막 형성 영역이 노출되도록 노출된 질화막 부분을 식각하는 단계;상기 노출된 기판 영역에 질소 이온주입을 수행하는 단계;상기 제2감광막 패턴과 잔류된 질화막을 제거하는 단계;상기 결과물에 습식-산화 및 NO 어닐링을 행하여 순서적으로 두꺼운 두께를 갖는 제1, 제2 및 제3게이트산화막을 동시에 형성하는 단계;상기 제1,제2,제3게이트산화막들을 포함한 기판의 전면 상에 게이트용 도전막을 증착하고, 상기 도전막 및 제1,제2,제3게이트산화막을 패터닝하여 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 순수(pure) NH3또는 NO 어닐링을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 산화막은 20∼30Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1, 제2 및 제3게이트산화막은각각 110∼130Å, 60∼80Å, 그리고, 20∼40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트용 도전막은폴리실리콘막이고, 인-시튜(in-situ)로 시간의 지연없이 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0025029A KR100412143B1 (ko) | 2002-05-07 | 2002-05-07 | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0025029A KR100412143B1 (ko) | 2002-05-07 | 2002-05-07 | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030086836A KR20030086836A (ko) | 2003-11-12 |
| KR100412143B1 true KR100412143B1 (ko) | 2003-12-31 |
Family
ID=32381831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0025029A KR100412143B1 (ko) | 2002-05-07 | 2002-05-07 | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100412143B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100634168B1 (ko) * | 2004-03-03 | 2006-10-16 | 삼성전자주식회사 | 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치 |
| CN115547819A (zh) * | 2022-10-13 | 2022-12-30 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990060472A (ko) * | 1997-12-31 | 1999-07-26 | 구본준 | 반도체소자의 산화막 형성방법 |
| US6133164A (en) * | 1999-02-23 | 2000-10-17 | Vantis Corporation | Fabrication of oxide regions having multiple thicknesses using minimized number of thermal cycles |
| US6303521B1 (en) * | 2000-10-17 | 2001-10-16 | United Microelectrics Corp. | Method for forming oxide layers with different thicknesses |
| KR20020014095A (ko) * | 2000-08-16 | 2002-02-25 | 박종섭 | 반도체 소자의 게이트 산화막 제조방법 |
-
2002
- 2002-05-07 KR KR10-2002-0025029A patent/KR100412143B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990060472A (ko) * | 1997-12-31 | 1999-07-26 | 구본준 | 반도체소자의 산화막 형성방법 |
| US6133164A (en) * | 1999-02-23 | 2000-10-17 | Vantis Corporation | Fabrication of oxide regions having multiple thicknesses using minimized number of thermal cycles |
| KR20020014095A (ko) * | 2000-08-16 | 2002-02-25 | 박종섭 | 반도체 소자의 게이트 산화막 제조방법 |
| US6303521B1 (en) * | 2000-10-17 | 2001-10-16 | United Microelectrics Corp. | Method for forming oxide layers with different thicknesses |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030086836A (ko) | 2003-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11150270A (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
| KR100549269B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자의 제조방법 | |
| KR100505676B1 (ko) | Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| KR20050009482A (ko) | 반도체 소자의 제조방법 | |
| KR100395509B1 (ko) | 반도체장치의 제조 방법 | |
| KR20030002313A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100399911B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100336784B1 (ko) | 반도체소자의 제조방법 | |
| KR20050069437A (ko) | 에스램 소자의 제조방법 | |
| JPH09186322A (ja) | 半導体デバイス及びその製造方法 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| KR100485004B1 (ko) | 에스오아이 반도체 소자 및 그 제조 방법 | |
| JPH098308A (ja) | 半導体素子のトランジスター及びその製造方法 | |
| KR100379521B1 (ko) | 반도체 소자의 제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR930008080B1 (ko) | 불휘발성 메모리장치의 제조방법 | |
| KR100587379B1 (ko) | 반도체 소자의 제조방법 | |
| KR100911103B1 (ko) | 반도체 소자 제조 방법 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| KR20020013072A (ko) | 반도체소자의 제조방법 | |
| KR20030049352A (ko) | 반도체 소자의 제조 방법 | |
| KR20050014420A (ko) | 반도체소자의 제조방법 | |
| KR20010046154A (ko) | 포토레지스트 및 선택적 액상 증착법을 이용한반도체소자의 게이트 스페이서 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 17 |