KR100911103B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
캐패시터 영역 및 트랜지스터 영역이 정의 되며 소자 분리막에 의해 분리된 웰 영역이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 제 1 게이트 산화막을 형성하는 단계; 상기 캐패시터 영역의 반도체 기판 상에 질소 이온이 주입되도록 질소 이온 주입 공정을 실시하는 단계; 상기 캐패시터 영역의 상기 제 1 게이트 산화막을 제거한 후 상기 캐패시터 영역쪽의 소자 분리막의 일부를 제거하는 단계; 어닐공정을 실시하여 상기 캐패시터 영역의 상기 반도체 기판 상부에 질화막을 포함하는 캐패시터용 게이트 산화막이 형성되는 동시에 상기 제 1 게이트 산화막의 상부에 제 2 게이트 산화막을 형성하는 단계; 상기 캐패시터용 게이트 산화막 및 상기 제 2 게이트 산화막을 포함한 전체 구조 상부에 폴리실리콘 막을 형성하는 단계; 상기 트랜지스터 영역과 상기 캐패시터 영역을 분리하기 위해 패터닝 공정을 실시하는 단계를 포함하여 이루어 진 반도체 소자 제조 방법이 개시된다.
평판형 캐패시터, 평판형 디램 및 로직
Description
도 1a 내지 도 1h 는 종래 기술에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2h 는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
* 도면의 주용 부분에 대한 부호의 설명
1: 반도체 기판 2: 소자 분리막
3: 웰 4: 게이트 산화막
5:포토레지스트 6-1: 질소 주입 영역
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 평판형 디램 및 로직 혼합 소자(Merged Planar Dram & Logic: MPDL)에 관한 것이다.
종래의 평판형 디램 및 로직 혼합 소자를 도 1a 내지 도 1h 를 참조하여 설명하기로 한다.
도 1a 에 도시된 바와 같이, 캐패시터 영역(a) 및 트랜지스터 영역(b)이 정의 된 반도체 기판(1)상에 얕은 트랜치를 형성한 후 HDP(High density plasma)산화막을 매립하여 얕은 트랜치 소자 분리막(shallow trench isolation; 2)이 형성된다. 이후, 웰 임플랜트 공정을 실시하여 웰 영역(3)이 형성된다.
도 1b를 참조하면, 트랜지스터 영역(a)및 트랜지스터 영역(a)쪽의 소자 분리막(2)상에 포토레지스트(5)를 형성한 후 캐패시터 영역(a)쪽의 소자 분리막(2)내의 HDP산화막을 대략 1/2 정도(도면 부호 4 부분) 습식 식각한다.
도 1c를 참조하면, 포토레지스트(5)를 제거한 후 습식 산화 공정을 실시하여 HDP 산화막이 제거된 영역(4)을 포함한 반도체 기판 상부에 게이트 산화막(6)을 형성한다.
도 1d와 관련하여, 게이트 산화막(6)을 포함한 전체 구조 상부에 폴리 실리콘층(7)을 형성한다.
도 1e를 참조하면, 포토레지스트 패턴(50)을 이용한 패터닝 공정을 실시하여 트랜지스터용 게이트 전극(7a) 및 게이트 산화막(6)이 형성되는 한편, 캐패시터용 게이트 산화막(6)및 상부 전극(7b)이 형성된다.
도 1f를 참조하면, 포토레지스트 패턴(50)을 제거한 후 제 1 이온 주입 공정을 실시하여 소스/드레인 접합 영역(8-1)이 형성된다.
도 1g 를 참조하면, 전체 구조 상부에 HLD 막을 형성한 후 벌크 에치 공정을 실시하여 캐패시터용 상부 전극(7b)과 트랜지스터용 게이트 전극(7a) 간을 블로킹 영역(9)에 의해 블로킹하는 한편, 게이트 전극(7a)의 한 측벽에는 LDD용 스페이서(9-1)가 형성된다. 이후, 제 2 이온 주입 공정을 실시하여 소스 및 드레인 영역(10-1)이 형성된다.
도 1h는 폴리실리콘과의 콘택저항을 줄이기 위해 노출된 드레인 영역상에 실리사이드(20)이 형성된 상태의 단면도이다.
전술한 공정에 있어서, 소자 분리 영역의 1/2 정도를 에치한 후 게이트 산화막 형성시 그 부분도 산화시키게 되므로 캐패시턴스를 증가시킬 수 있는 장점은 있으나 에치시 에치 균일도가 떨어지고 에지쪽으로는 도 1c에 도시된 바와 같이 부식(erosion: 100)이 생겨 누설 전류를 증가시키게 된다. 그로인하여 GOI가 현저하게 저하될 수 있다.
또한, 전기장이 에지쪽에 집중되어 게이트 산화막을 열화시켜 게이트 산화막의 특성을 저하시키게 된다. 더욱이 반도체 기술이 점점 고집적화되는 추세에 따라 소자 분리 간격이 줄어들고 있기 때문에 향후 고집적, 고성능의 반도체 소자를 구현하는 제조 방법에 문제점을 유발시킬 수 있으며, 공정마진 확보 측면에서도 커다란 문제점이 될 수 있다.
따라서, 본 발명은 캐패시터 산화막의 두께를 감소시켜 캐패시턴스를 증가시키는 한편 소자 분리막의 부식을 제거하여 누설 전류를 감소시킬 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 캐패 시터 영역 및 트랜지스터 영역이 정의 되며 소자 분리막에 의해 분리된 웰 영역이 형성된 반도체 기판을 제공하는 단계;
상기 반도체 기판상에 제 1 게이트 산화막을 형성하는 단계;
상기 캐패시터 영역의 반도체 기판 상에 질소 이온이 주입되도록 질소 이온 주입 공정을 실시하는 단계;
상기 캐패시터 영역의 상기 제 1 게이트 산화막을 제거한 후 상기 캐패시터 영역쪽의 소자 분리막의 일부를 제거하는 단계;
어닐 공정을 실시하여 상기 캐패시터 영역의 상기 반도체 기판 상부에 질화막을 포함하는 캐패시터용 게이트 산화막이 형성되는 동시에 상기 제 1 게이트 산화막의 상부에 제 2 게이트 산화막을 형성하는 단계;
상기 캐패시터용 게이트 산화막 및 상기 제 2 게이트 산화막을 포함한 전체 구조 상부에 폴리실리콘 막을 형성하는 단계;
상기 트랜지스터 영역과 상기 캐패시터 영역을 분리하기 위해 패터닝 공정을 실시하는 단계를 포함하여 이루어 진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2h 는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 2a 에 도시된 바와 같이, 캐패시터 영역(a) 및 트랜지스터 영역(b)이 정의 된 반도체 기판(1)상에 얕은 트랜치를 형성한 후 HDP(High density plasma)산화 막을 매립하여 얕은 트랜치 소자 분리막(shallow trench isolation; 2)이 형성된다. 이후, 웰 임플랜트 공정을 실시하여 웰 영역(3)이 형성된다.
도 2b를 참조하면, 트랜지스터용 제 1 게이트 산화막(4)을 최종 두께의 90%, 예를들어 약 30Å의 두께로 소자 분리 영역을 제외한 전 영역에 형성한다. 이는 후속 질소 주입 공정에 대한 버퍼용이면서 제 2 게이트 산화막 형성시 트랜지스터 부분에 형성된 게이트 산화막의 두께의 증가를 고려한 것이다. 트랜지스터 영역(a)에 포토레지스트(5)를 형성한 후 이를 마스크로 한 질소 주입 공정을 실시 하여 질소 주입 영역(6-1)이 반도체 기판 내에 형성되게 한다. 질소 주입 공정시 도즈량은 2e14이며 이온 주입 에너지는 10KeV이다.
도 2c를 참조하면, 캐패시터 영역(a)쪽의 소자 분리막(2)내의 HDP산화막을 대략 1/4 정도(도면 부호 7 부분) 습식 식각한다. 습식 식각 공정은 20:1의 BOE 용액을 이용한 벌크 식각 공정이며 습식 식각후 캐패시터가 형성될 부분에 후속 공정에 의해 형성될 게이트 산화막의 막질을 개선하기 위해 HF를 이용한 세정 공정을 실시한다.
도 2d와 관련하여, 포토레지스트(5)를 제거한 후 순수한(pure) NO 어닐 공정을 850℃의 온도에서 약 30분간 인시투(in-situ)로 실시하여 질화막(8)을 포함하는 캐패시터용 게이트 산화막(8-1)이 형성되는 한편, 제 1 게이트 산화막(4)의 상부에 제 2 게이트 산화막(8)이 형성된다. 제 1 및 제 2 게이트 산화막(4 및 8)이 트랜지스터용 게이트 산화막이 된다. 그러므로, 캐패시터용 게이트 산화막(8-1)은 유전체 막으로 작용하는데 그 두께가 종래보다 훨씬 작게 되므로 캐패시턴스를 증가시킬 수 있게 된다. 이후, 게이트 산화막(8-1, 8, 4)을 포함한 전체 구조 상부에 폴리 실리콘층(9)을 형성한다.
도 2e를 참조하면, 포토레지스트 패턴(50)을 이용한 패터닝 공정을 실시하여 트랜지스터용 게이트 전극(9a) 및 게이트 산화막(30)이 형성되는 한편, 캐패시터용 게이트 산화막(8-1)및 상부 전극(9b)가 형성된다.
도 2f를 참조하면, 포토레지스트 패턴(50)을 제거한 후 제 1 이온 주입 공정을 실시하여 소스/드레인 접합 영역(10-1)이 형성된다.
도 2g 를 참조하면, 전체 구조 상부에 500 내지 600Å 두께의 HLD 막을 형성한 후 벌크 에치 공정을 실시하여 캐패시터용 상부 전극(9b)과 트랜지스터용 게이트 전극(9a) 간이 블로킹 영역(11)에 의해 블로킹되는 한편, 게이트 전극(9a)의 한 측벽에는 LDD용 스페이서(11-1)가 형성된다. 이후, 제 2 이온 주입 공정을 실시하여 소스 및 드레인 영역(12-1)이 형성된다.
도 2h는 폴리실리콘과의 콘택저항을 줄이기 위해 노출된 드레인 영역상에 실리사이드(60)이 형성된 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 캐패시터 산화막의 두께를 감소시켜 캐패시턴스를 증가시키는 한편 소자 분리막의 부식을 제거하여 누설 전류를 감소시킬 수 있다.
본 발명에서는 듀얼 게이트 산화막을 이용하여 평판형 캐패시터를 구현하였으며 구체적으로는 질소 주입과 소자 분리막을 일부 제거하여 평판 캐패시턴스를 현저하게 증가시켰다. 또한 소자 분리막에서의 에지 부식도 HF 세정공정을 이용하여 현저하게 억제시켰다. 그로인하여 전기장이 감소되고 캐패시터 유전체에 대한 누설 전류가 현저하게 감소된다. 따라서 캐패시터 유전체에 대한 GOI특성도 향상될뿐 아니라 신뢰성 향상, 리프레쉬 타임 증가로 이어져 MDPL 공정을 이용한 반도체 소자 방법에 크게 기여할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
Claims (8)
- 캐패시터 영역 및 트랜지스터 영역이 정의 되며 소자 분리막에 의해 분리된 웰 영역이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판상에 제 1 게이트 산화막을 형성하는 단계;상기 캐패시터 영역의 반도체 기판 상에 질소 이온이 주입되도록 질소 이온 주입 공정을 실시하는 단계;상기 캐패시터 영역의 상기 제 1 게이트 산화막을 제거한 후 상기 캐패시터 영역쪽의 소자 분리막의 일부를 제거하는 단계;어닐 공정을 실시하여 상기 캐패시터 영역의 상기 반도체 기판 상부에 질화막을 포함하는 캐패시터용 게이트 산화막이 형성되는 동시에 상기 제 1 게이트 산화막의 상부에 제 2 게이트 산화막을 형성하는 단계;상기 캐패시터용 게이트 산화막 및 상기 제 2 게이트 산화막을 포함한 전체 구조 상부에 폴리실리콘 막을 형성하는 단계;상기 트랜지스터 영역과 상기 캐패시터 영역을 분리하기 위해 패터닝 공정을 실시하는 단계를 포함하여 이루어 진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막은 최종 두께의 90%가 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막은 약 30Å의 두게로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 질소 이온 주입 공정은 2e14의 도즈량 및 10KeV의 에너지로 실시되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막의 일부를 제거하는 공정시 상기 소자 분리막은 약 1/4 제거 되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 어닐 공정은 순수한 NO를 이용하여 850℃의 온도에서 약 30분간 실시되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막의 일부를 제거한 후 HF를 이용한 세정 공정을 실시하는 단계를 더 포함 하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 에 있어서,상기 소자 분리막의 일부는 20:1의 BOE용액을 이용한 벌크 식각 공정에 의해 제거 되는 것을 특징으로 하는 반도체 소자 제조 방법.
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| KR20000004221A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 게이트 전극 제조 방법 |
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2002
- 2002-12-26 KR KR1020020084297A patent/KR100911103B1/ko active IP Right Grant
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| KR100299385B1 (ko) | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 제조방법 |
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