KR100906499B1 - 반도체소자의 게이트 제조방법 - Google Patents
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Abstract
Description
Claims (3)
- 고전압영역 및 저전압영역을 포함하는 반도체기판 상에 고전압용 제1 게이트산화막을 형성하는 단계;상기 반도체기판을 질소를 포함하는 분위기에서 어닐링하여 상기 반도체기판의 표면과 상기 제1 게이트산화막의 계면에 제1 질화막을 형성하는 단계;저전압영역의 상기 제1 게이트산화막 및 제1 질화막을 제거하는 단계;상기 저전압영역의 반도체기판 상에 저전압용 제2 게이트산화막을 형성하는 단계; 및상기 제2 게이트산화막이 형성된 반도체기판을 질소를 포함하는 분위기에서 어닐링하여, 고전압영역의 제1 게이트산화막 상부와, 저전압영역의 반도체기판과 제2 게이트산화막의 계면에 제2 질화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 게이트 제조방법.
- 제1항에 있어서,상기 제2 질화막을 형성하는 단계는,NH3 가스 분위기에서, 상기 제2 게이트산화막을 형성하는 단계와 인-시츄로 진행하는 것을 특징으로 하는 반도체소자의 게이트 제조방법.
- 제1항에 있어서, 상기 제1 질화막을 형성하는 단계는,NO 분위기에서, 상기 제1 게이트산화막을 형성하는 단계와 인-시츄로 진행하는 것을 특징으로 하는 반도체소자의 게이트 제조방법.
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KR1020020074001A KR100906499B1 (ko) | 2002-11-26 | 2002-11-26 | 반도체소자의 게이트 제조방법 |
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- 2002-11-26 KR KR1020020074001A patent/KR100906499B1/ko active IP Right Grant
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