KR20070040576A - 반도체 소자의 게이트 산화막 형성방법 - Google Patents

반도체 소자의 게이트 산화막 형성방법 Download PDF

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KR20070040576A
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Abstract

본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로서, 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 게이트 산화막 형성방법은, 고전압 영역 및 저전압 영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 후막 게이트 산화막을 형성하는 단계; 상기 후막 게이트 산화막 하부의 실리콘 기판 표면에 제 1 질화막을 형성하는 단계; 상기 후막 게이트 산화막 및 제 1 질화막을 선택적으로 식각하여, 상기 저전압 영역의 실리콘 기판을 노출시키는 단계; 상기 노출된 저전압 영역의 실리콘 기판 상에, 상기 후막 게이트 산화막보다 얇은 박막 게이트 산화막을 형성하는 단계; 및 플라즈마 질화 공정을 수행하여 상기 후막 게이트 산화막 및 상기 박막 게이트 산화막의 표면에 제 2 질화막을 형성하는 단계를 포함한다.
듀얼, 게이트 산화막, 플라즈마, 질화 공정

Description

반도체 소자의 게이트 산화막 형성방법{Method for forming gate oxide in semiconductor device}
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명>
Ⅲ: 고전압 영역 Ⅳ: 저전압 영역
200: 실리콘 기판 201: 소자분리막
202: N 웰 또는 P 웰 203: 후막 게이트 산화막
204: 제 1 질화막 205: 제 1 감광막 패턴
206: 박막 게이트 산화막 207: 제 2 질화막
208: 폴리실리콘막 208a: 게이트 전극
209: 제 2 감광막 패턴 210: LDD 영역
211: 게이트 스페이서 212: 소스 및 드레인 영역
213: 코발트 실리사이드층
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로서, 특히, 65 ㎚급 이하의 씨모스(CMOS) 반도체 소자에 있어서, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
일반적으로, 현재까지의 메모리 반도체에 사용되는 게이트 산화막은 주로 단일 두께로 형성되었지만, 시스템 IC 로직 제품에서는 이종 두께의 게이트 산화막을 사용하여 두가지 동작전압을 갖는 반도체를 이용하고 있다. 즉, 전기적으로 전압이 높은 고전압 영역과 전압이 낮은 저전압 영역에 동시에 사용되도록, 게이트 산화막을 고전압 영역에는 두껍게 형성하고, 저전압 영역에서는 고전압 영역보다 얇게 형성하여 전기적으로 절연이 적절하게 이루어지도록 듀얼(dual)로 게이트 산화막을 구성하였다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체 소자의 게이트 산화막 형성방법은, 도 1a에 도시한 바와 같이, 고전압 영역(Ⅰ) 및 저전압 영역(Ⅱ)이 정의된 실리콘 기판(100)을 제공한다. 여기서, 상기 고전압 영역(Ⅰ)은 후막 게이트 산화막이 형성될 영역이고, 상기 저전압 영역(Ⅱ)은 상기 후막 게이트 산화막보다 상대적으로 얇은 박막 게이 트 산화막이 형성될 영역이다.
그런 다음, 상기 실리콘 기판(100)의 필드영역에 공지의 STI(shallow trench isolation) 공정을 적용하여 소자분리막(101)을 형성한다. 그 다음에, N형 또는 P형 불순물의 이온주입 공정을 통해 고전압 영역(Ⅰ) 및 저전압 영역(Ⅱ) 각각에 N 웰 또는 P 웰(102)을 형성한다. 그리고, 습식 산화 공정을 수행하여, 전체 구조 상에 후막 게이트 산화막(103)을 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 고전압 영역(Ⅰ)의 후막 게이트 산화막(103) 상에 제 1 감광막 패턴(104)을 형성한 후, 상기 제 1 감광막 패턴(104)을 식각 마스크로 이용하여 상기 후막 게이트 산화막(103)을 식각하여, 상기 저전압 영역(Ⅱ)의 실리콘 기판(100)을 노출시킨다. 여기서, 상기 후막 게이트 산화막(103)의 식각 공정은, HF 및 SC-1 용액을 이용하여 수행하는 것이 바람직하다.
그런 후에, 도 1c에 도시한 바와 같이, 상기 제 1 감광막 패턴(104)을 제거한다. 그리고 나서, 상기 결과물에 습식 산화 공정을 수행하여 상기 노출된 저전압 영역(Ⅱ)의 실리콘 기판(100) 상에, 후막 게이트 산화막(103)보다 얇은 박막 게이트 산화막(105)을 형성하여, 상기 후막 게이트 산화막(103) 및 박막 게이트 산화막(105)으로 구성된 듀얼 게이트 산화막을 형성한다. 여기서, 상기 습식 산화 공정은 800℃ 정도의 온도에서 수행하는 것이 바람직하다.
그 다음에, 상기 박막 게이트 산화막(105)을 형성한 챔버와 동일한 챔버 내에서 인-시튜(in-situ)로 NO 어닐 공정을 수행하여, 상기 박막 게이트 산화막(105) 하부의 실리콘 기판(100) 표면에 질화막(106)을 형성한다. 이어서, 그로부터 얻어 지는 결과물 상에 게이트 전극 형성 물질인 폴리실리콘막(107)을 형성한다.
다음으로, 도 1d에 도시한 바와 같이, 상기 폴리실리콘막(107) 상에 게이트 형성 영역(도시안함)을 한정하는 제 2 감광막 패턴(108)을 형성한 후, 상기 제 2 감광막 패턴(108)을 식각 마스크로 이용하여 상기 폴리실리콘막(107), 후막 게이트 산화막(103), 박막 게이트 산화막(105) 및 질화막(106)을 식각하여 각각의 게이트 전극(107a)을 형성한다.
그런 다음, 도 1e에 도시한 바와 같이, 상기 제 2 감광막 패턴(108)을 제거한다. 이 후, 상기 게이트 전극(107a) 형성을 위한 식각 공정에서 발생하는 플라즈마 손상을 감소시키기 위해, 상기 결과물에 재산화 공정(도시안함)을 수행한다. 그리고 나서, 상기 게이트 전극(107a) 양측의 실리콘 기판(100) 내에 저농도 도펀트의 이온 주입을 통해 LDD 영역(109)을 형성한다.
그 다음에, 도 1f에 도시한 바와 같이, 상기 게이트 전극(107a)의 양측벽에 게이트 스페이서(110)를 형성하고 나서, 상기 게이트 전극(107a) 및 게이트 스페이서(110)를 마스크로 이용한 고농도 도펀트의 이온 주입을 통해, 상기 게이트 스페이서(110) 양측의 실리콘 기판(100) 내에 소스 및 드레인 영역(111)을 형성한다. 이 후, 상기 게이트 전극(107a), 소스 및 드레인 영역(111)의 표면에, 콘택 저항 감소를 위한 코발트(Co) 실리사이드층(112)을 선택적으로 형성한다.
그러나, 최근 반도체 소자가 고집적화 되어감에 따라, 회로 선폭이 감소되어, 상기 후막 게이트 산화막(103)이 설정된 두께보다 얇은 두께로 형성되면서, 상기 후막 게이트 산화막(103)의 핫 캐리어 면역(hot carrier immunity; HCI) 특성이 저하된다. 그리고, 폴리실리콘 재질의 게이트 전극(107a)에 도핑되어 있는 보론(B)이 후속 열처리 공정에서 후막 및 박막 게이트 산화막(103, 105) 내에 침투하여, 게이트 문턱 전압이 불안정해진다. 또한, 상기 박막 게이트 산화막(105) 하부에 질화막(106)을 형성할 경우, 게이트 누설 전류는 개선될 수 있지만, 실리콘 기판(100)과 박막 게이트 산화막(106) 사이의 계면에 질소 이온이 과도하게 증가하여, 채널 영역의 전자 이동성(mobility)이 저하될 수 있으며, 결국에는, 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 후막 게이트 산화막 부분의 HCI 특성, 및 박막 게이트 산화막 부분의 전자 이동성을 개선하고, 이들 게이트 산화막으로의 보론 침투를 억제하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 산화막 형성방법은,
고전압 영역 및 저전압 영역이 정의된 실리콘 기판을 제공하는 단계;
상기 실리콘 기판 상에 후막 게이트 산화막을 형성하는 단계;
상기 후막 게이트 산화막 하부의 실리콘 기판 표면에 제 1 질화막을 형성하는 단계;
상기 후막 게이트 산화막 및 제 1 질화막을 선택적으로 식각하여, 상기 저전압 영역의 실리콘 기판을 노출시키는 단계;
상기 노출된 저전압 영역의 실리콘 기판 상에, 상기 후막 게이트 산화막보다 얇은 박막 게이트 산화막을 형성하는 단계; 및
플라즈마 질화 공정을 수행하여 상기 후막 게이트 산화막 및 상기 박막 게이트 산화막의 표면에 제 2 질화막을 형성하는 단계를 포함한다.
여기서, 상기 제 1 질화막은, 상기 후막 게이트 산화막을 형성한 챔버와 동일한 챔버 내에서 인-시튜로 NO 어닐 공정을 수행하여 형성하는 것을 특징으로 한다.
그리고, 상기 플라즈마 질화 공정은 Ar 및 N2 가스를 이용하여 수행하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성방법은, 먼저, 도 2a에 도시한 바와 같이, 고전압 영역(Ⅲ) 및 저전압 영역(Ⅳ)이 정의된 실리콘 기판(200)을 제공한다. 여기서, 상기 고전압 영역(Ⅲ)은 후막 게이트 산화막이 형성될 영역이고, 상기 저전압 영역(Ⅳ)은 상기 후막 게이트 산화막보다 상대적으로 얇은 박막 게이트 산화막이 형성될 영역이다.
그런 다음, 상기 실리콘 기판(200)의 필드영역에 공지의 STI 공정을 적용하여 소자분리막(201)을 형성한다. 그 다음에, N형 또는 P형 불순물의 이온주입 공정을 통해 고전압 영역(Ⅲ) 및 저전압 영역(Ⅳ) 각각에 N 웰 또는 P 웰(202)을 형성한다.
다음으로, 도 2b에 도시한 바와 같이, 상기 소자분리막(201)이 형성된 실리콘 기판(200) 상에 후막 게이트 산화막(203)을 형성한다. 상기 후막 게이트 산화막(203)은, 800℃ 정도의 온도에서 습식 산화 공정을 수행하여 형성하는 것이 바람직하다. 한편, 최근 반도체 소자가 고집적화 되어감에 따라, 회로 선폭이 감소되어, 상기 후막 게이트 산화막(203)이 설정된 두께보다 얇은 두께로 형성될 수 있으며, 이에 따라 후막 게이트 산화막(203)의 HCI 특성이 저하될 수 있다.
따라서, 본 발명에서는 상기 후막 게이트 산화막(203)을 형성한 다음, 상기 후막 게이트 산화막(203)을 형성한 챔버와 동일한 챔버 내에서 인-시튜로 NO 어닐 공정을 수행하여, 상기 후막 게이트 산화막(203) 하부의 실리콘 기판(200) 표면에 제 1 질화막(204)을 형성한다. 상기 제 1 질화막(204)은, 상술한 바와 같이, 설정 된 두께보다 얇은 두께로 형성되는 후막 게이트 산화막(203) 두께의 일부를 보상하여, 후막 게이트 산화막(203)의 HCI 특성이 저하되는 것을 방지한다. 이때, 상기 제 1 질화막(204)과 상기 후막 게이트 산화막(203)을 합한 두께가 28 내지 30 Å 정도 되도록 하는 것이 바람직하다.
그런 다음, 상기 고전압 영역(Ⅲ)의 후막 게이트 산화막(203) 상에 제 1 감광막 패턴(205)을 형성한다.
다음으로, 도 2c에 도시한 바와 같이, 상기 제 1 감광막 패턴(205)을 식각 마스크로 이용하여 상기 후막 게이트 산화막(203) 및 제 1 질화막(204)을 식각하여, 상기 저전압 영역(Ⅳ)의 실리콘 기판(200)을 노출시킨 후, 상기 제 1 감광막 패턴(205)을 제거한다. 여기서, 상기 후막 게이트 산화막(203)은 HF 및 SC-1 용액을 이용하여 식각하는 것이 바람직하다.
그리고 나서, 도 2d에 도시한 바와 같이, 상기 노출된 저전압 영역(Ⅳ)의 실리콘 기판(200) 상에, 상기 후막 게이트 산화막(203)보다 얇은 박막 게이트 산화막(206)을 형성하여, 상기 후막 게이트 산화막(203) 및 박막 게이트 산화막(206)으로 구성된 듀얼 게이트 산화막을 형성한다. 상기 박막 게이트 산화막(206)은 600℃ 정도의 온도에서 습식 산화 공정을 수행하여, 12 내지 14 Å 정도의 두께로 형성하는 것이 바람직하다.
그런 다음, 플라즈마 질화 공정을 수행하여 상기 후막 게이트 산화막(203) 및 박막 게이트 산화막(206)의 표면에 제 2 질화막(207)을 형성한다. 상기 플라즈마 질화 공정은, 2,000 SLM(standard liter per minute) 정도의 Ar 및 20 SLM 정도 의 N2 가스를 이용하여 수행하는 것이 바람직하다. 그리고, 상기 제 2 질화막(207)은 약 5 Å 이하의 두께로 형성하는 것이 바람직하다.
여기서, 상기 제 2 질화막(207)은, 후속적으로 형성되는 폴리실리콘 재질의 게이트 전극에 도핑되는 보론이 후속 열처리 공정에 의해서 상기 후막 및 박막 게이트 산화막(203, 206)으로 침투하는 것을 억제하게 된다. 이에 따라, 게이트 문턱 전압을 안정화시킬 수 있다. 또한, 본 발명에서는, 상기 박막 게이트 산화막(206)과 실리콘 기판(100) 사이의 계면에 질소 이온이 거의 분포되어 있지 않으므로, 채널 영역의 전자 이동성이 개선될 수 있고, 결국 소자의 신뢰성을 향상시킬 수 있다.
다음으로, 도 2e에 도시한 바와 같이, 상기 제 2 질화막(207)을 포함한 전체 구조 상부에 게이트 전극 형성 물질인 폴리실리콘막(208)을 형성한다. 그리고, 상기 폴리실리콘막(208) 상에 게이트 형성 영역(도시안함)을 한정하는 제 2 감광막 패턴(209)을 형성한다.
그런 후에, 도 2f에 도시한 바와 같이, 상기 제 2 감광막 패턴(209)을 식각 마스크로 이용하여 상기 폴리실리콘막(208), 제 2 질화막(207), 후막 게이트 산화막(203), 제 1 질화막(204) 및 박막 게이트 산화막(206)을 식각하여 각각의 게이트 전극(208a)을 형성한다. 그런 다음, 상기 제 2 감광막 패턴(209)을 제거한다.
계속해서, 상기 게이트 전극(208a) 형성을 위한 식각 공정에서 발생하는 플라즈마 손상을 감소시키기 위해, 상기 결과물에 재산화 공정을 수행하여 산화막(도 시안함)을 형성한다. 상기 재산화 공정은 700℃ 정도의 온도에서 건식으로 수행하며, 20 Å 정도의 산화막이 형성되도록 수행하는 것이 바람직하다. 다음으로, 상기 게이트 전극(208a) 양측의 실리콘 기판(200) 내에 저농도 도펀트의 이온 주입을 통해 LDD 영역(210)을 형성한다.
그 다음에, 도 2g에 도시한 바와 같이, 상기 게이트 전극(208a)의 양측벽에 게이트 스페이서(211)를 형성하고 나서, 상기 게이트 전극(208a) 및 게이트 스페이서(211)를 마스크로 이용한 고농도 도펀트의 이온 주입을 통해, 상기 게이트 스페이서(211) 양측의 실리콘 기판(200) 내에 소스 및 드레인 영역(212)을 형성한다.
이 후, 도 2h에 도시한 바와 같이, 상기 게이트 전극(208a), 소스 및 드레인 영역(212)의 표면에, 콘택 저항 감소를 위한 코발트 실리사이드층(213)을 선택적으로 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법에 의하면, NO 어닐 공정으로 후막 게이트 산화막 하부의 실리콘 기판 표면에 제 1 질화막을 형성하여, 후막 게이트 산화막의 HCI 특성이 저하되는 것을 방지할 수 있다. 그리고, 플라즈마 질화 공정으로 후막 게이트 산화막 및 박막 게이트 산화막의 표면에 제 2 질화막을 형성함으로써, 상기 후막 및 박막 게이트 산화막으로 보론이 침투하는 것을 억제하여, 게이트 문턱 전압을 안정화시킬 수 있다.
또한, 본 발명에서는, 박막 게이트 산화막과 실리콘 기판 사이의 계면에 질소 이온이 거의 분포되어 있지 않으므로, 상기 박막 게이트 산화막 부분의 채널 영역에서 전자 이동성이 개선될 수 있다. 따라서, 본 발명은 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 고전압 영역 및 저전압 영역이 정의된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 후막 게이트 산화막을 형성하는 단계;
    상기 후막 게이트 산화막 하부의 실리콘 기판 표면에 제 1 질화막을 형성하는 단계;
    상기 후막 게이트 산화막 및 제 1 질화막을 선택적으로 식각하여, 상기 저전압 영역의 실리콘 기판을 노출시키는 단계;
    상기 노출된 저전압 영역의 실리콘 기판 상에, 상기 후막 게이트 산화막보다 얇은 박막 게이트 산화막을 형성하는 단계; 및
    플라즈마 질화 공정을 수행하여 상기 후막 게이트 산화막 및 상기 박막 게이트 산화막의 표면에 제 2 질화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 질화막은, 상기 후막 게이트 산화막을 형성한 챔버와 동일한 챔버 내에서 인-시튜로 NO 어닐 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 질화 공정은 Ar 및 N2 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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