KR100579854B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은, 소자 분리 영역이 정의된 반도체 기판을 열 산화하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 상부에 제1 다결정 규소막을 형성하는 단계; 상기 제1 다결정 규소막 위에 질화막을 형성하는 단계; 상기 질화막 상에 제2 다결정 규소막을 형성하는 단계; 및 상기 제1 다결정 규소막, 질화막, 제2 다결정 규소막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함한다.
반도체 소자, 게이트 전극, 질화막, 제1 다결정 규소막, 제2 다결정 규소막, 보론, 페너트레이션
Description
도 1은 종래에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면 구성도이고,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면 구성도이다.
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로서, 더욱 상세하게는 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것이다.
현재 및 장래의 반도체 산업은 서브 미크론(sub-micron) 사이즈의 반도체 소자를 개발하는데 주력하고 있는 실정이다. 이에 대응하여 반도체 소자의 구동을 위한 게이트 전극의 게이트 산화막 두께도 수십 Å이하로 얇아지고 있으며, 채널 길이도 서브 미크론 이하로 축소되고 있다.
도 1은 종래에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면 구성도이다.
도 1에 도시한 바와 같이, 종래에 따른 반도체 소자의 게이트 전극 형성 방법은, 소자 분리 영역이 정의된 반도체 기판(1)을 열 산화하여 게이트 산화막(2)을 성장시키고, 게이트 산화막(2)의 상부에 다결정 규소막(3)을 증착한 후, 다결정 규소막(2)과 게이트 산화막(3)을 패터닝하여 게이트 전극(5)을 형성한다.
그런데, 종래에 따른 반도체 소자는 게이트 산화막의 두께가 얇아짐에 따라 후속 공정인 이온 주입을 진행할 때 보론(B)과 같은 불순물 이온이 게이트 산화막을 뚫고 채널 영역으로 침투(penetration)하는 현상이 발생하게 된다. 이러한 보론 침투 현상은 특히, P 모스에서 게이트 산화막의 유전체로서의 고유한 역할을 방해하여 원치 않는 전류의 흐름을 발생시키고, 이로 인해 소자 동작의 신뢰성을 떨어뜨리는 결과를 초래한다.
상기한 문제점을 해결하기 위해서 본 발명은 반도체 소자의 미세화에 대응하여 불순물 이온의 침투 현상을 방지할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은, 소자 분리 영역이 정의된 반도체 기판을 열 산화하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 상부에 제1 다결정 규소막을 형성하는 단계; 상기 제1 다결정 규소막 위에 질화막을 형성하는 단계; 상기 질화막 상에 제2 다결정 규소막을 형성하는 단계; 및 상기 제1 다결정 규소막, 질화막, 제2 다결정 규소 막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은, 인시츄(in-situ) 공정으로 상기 반도체 기판을 질소가스 분위기에서 어닐링하여 상기 제1 다결정 규소막 위에 질화막을 형성할 수 있다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 있어서, 상기 제1 다결정 규소막을 상기 제2 다결정 규소막 보다 상대적으로 얇게 형성할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면 구성도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(10) 위에 LOCOS(local oxidation silicon) 또는 STI(shallow trench isolation) 방식 등의 공정을 통해 활성 영역을 정의하는 소자 분리 영역(11)을 형성한다.
상기한 LOCOS 방식은 반도체 기판(10)의 소정 영역을 산화시켜 소자 분리 영역(미도시)을 형성하는 방식이고, STI 방식은 반도체 기판(10)의 소정 영역에 트렌치를 형성한 후 절연 물질을 채워 소자 분리 영역(11)을 형성하는 방식이다.
이 후, N형 또는 P형에 따라 선택된 문턱 전압 조절용 이온, 펀치 쓰루 조절용 이온, 채널 정지용 이온 및 웰(well) 형성용 이온을 순차적으로 주입하고 주입된 불순물들의 활성화를 위한 열처리 공정을 진행한다.
그런 다음, 반도체 기판(10)을 열 산화하여 기판(10) 위에 게이트 산화막(12)을 성장시킨다. 게이트 산화막(12)은 게이트 영역에서 유전체의 역할을 하는 것으로서 순수한 SiO2로 이루어진다.
이 후, 화학 기상 증착(CVD ; chemical vapor deposition)법을 이용하여 게이트 산화막(12)의 상부에 소정 두께의 제1 다결정 규소막(13)을 증착한다.
다음으로, 도 2b에 도시한 바와 같이, 상기한 반도체 기판(10)을 질소가스 분위기에서 어닐링하여 제1 다결정 규소막(13) 위에 소정 두께의 질화막(14)을 형성한다.
부연 설명하면, 동일 챔버에서 인 시츄(in-situ) 공정으로 반도체 기판(10)을 일정 온도 및 일정 시간 동안 질소 분위기에서 어닐링, 바람직하게는 급속 열처리 공정을 실시하게 되면, 질소 이온이 제1 다결정 규소막(13)의 표면으로 파일-업(file-up)되며, 제1 다결정 규소막(13) 계면에서의 반응에 의해 일정 두께의 질화막(14)을 형성하게 된다.
이 후, 도 2c에 도시한 바와 같이, 제1 다결정 규소막(13)의 형성 공정과 마찬가지로, 화학 기상 증착(CVD ; chemical vapor deposition)법을 이용하여 질화막(14)의 상부에 소정 두께의 제2 다결정 규소막(15)을 증착한다. 이 때 제2 다결정 규소막(15)은 제1 다결정 규소막(13)의 두께 보다 상대적으로 두껍게 형성한다.
다음, 제1 및 제2 다결정 규소막(13, 15), 질화막(14) 및 게이트 산화막(12)을 선택적 식각 공정으로 패터닝하여 도 2d에 도시한 바와 같은 게이트 전극(17)을 형성한다.
한편, 이와 같이 게이트 전극(17)의 형성이 완료되면, 후속 공정으로서 게이트 전극(17)의 측벽에 스페이서(미도시)를 형성하고, 반도체 기판(10)의 전면에 보론(B), 인(P), 비소(As) 등의 P형 또는 N형의 불순물을 이온 주입하여 소스/드레인을 형성한 후, 반도체 기판를 어닐링(annealing)하여 이온 주입에 따른 반도체 기판(10)의 손상 보상 및 이온 주입된 불순물을 활성화시킨 다음, 습식 세정하여 반도체 소자를 완성한다.
따라서 본 발명의 실시예에 따른 게이트 전극 형성 방법을 적용한 반도체 소자는 게이트 전극(17)의 질화막(14)이, 게이트 산화막(12)을 뚫고 채널 영역으로 침투하는 불순물 이온을 차단하는 배리어(barrier)의 역할을 하게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이처럼 본 발명에서와 같이, 제1 및 제2 다결정 규소막 사이에 질화막을 형성함으로써 보론과 같은 불순물 이온이 제2 다결정 규소막으로부터 게이트 산화막을 뚫고 채널 영역으로 침투 하는 페너트레이션 현상을 방지할 수 있다. 따라서 누설 전류 및 임계 전압 안정 등에 대한 전기적인 특성을 향상시킬 수 있으며, 특히 P 모스에서 보론 침투 현상에 의한 게이트의 열화를 억제하여 소자 구동의 신뢰성을 더욱 향상시킬 수 있다.
Claims (3)
- 소자 분리 영역이 정의된 반도체 기판을 열 산화하여 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 상부에 제1 다결정규소막을 형성하는 단계;인시츄(in-situ) 공정으로 상기 반도체 기판을 질소가스 분위기에서 어닐링하여 상기 제1 다결정규소막 위에 질화막을 형성하는 단계;상기 질화막 상에 제2 다결정규소막을 형성하는 단계; 및상기 제1 다결정규소막, 질화막, 제2 다결정규소막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
- 삭제
- 제1항에 있어서,상기 제1 다결정규소막을 상기 제2 다결정규소막 보다 상대적으로 얇게 형성하는 반도체 소자의 게이트 전극 형성 방법.
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Publications (2)
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| KR1020030101869A KR100579854B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 소자의 게이트 전극 형성 방법 |
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