JP2004289152A - 炭素含有領域を有するウエハの炭素外方拡散を防止するための半導体デバイスの製造方法 - Google Patents

炭素含有領域を有するウエハの炭素外方拡散を防止するための半導体デバイスの製造方法 Download PDF

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Abstract

【課題】 半導体の製造中にドーパントの拡散を防止するために、炭素含有領域が形成される半導体デバイスの製造方法を提供すること。
【解決手段】 ドーパントの拡散を防止又は軽減するために炭素がそのまま残るように、炭素含有領域から炭素の外方拡散を軽減するためにフロントエンド熱処理動作、例えば、酸化及び／又はアニールプロセスが高温で、短い期間行なわれる。炭素含有領域は、ウエハにおける炭素又は炭素含有種を注入するステップ又は上にあるエピタキシャルキャップ層を有する、又は有しない半導体基体上にエピタキシャル炭素含有層を成長するステップを含むがこれに限定されない。
【選択図】 図１

Description

本発明は、一般に半導体デバイスに関し、特にウエハに形成された炭素含有領域を用いる半導体デバイスを製造することに関する。
ＭＯＳ及び他の形式のトランジスタは、スイッチング及び/又は増幅機能が必要とされる多くの最新の半導体製品に見られる。多くの製造方法及び技術が、半導体デバイスを製造するために、例えばシリコン等の半導体基板材料にＭＯＳトランジスタ及び他の電気的素子を形成するために開発されている。近年、トランジスタ及び他の素子の大きさは、半導体製品における高いデバイス密度を容易にするために、サブミクロンレベルまで確実に減少している。同時に、これらのデバイスの多くの応用が高速、及び低電力や低電圧レベルで半導体デバイスを動作する必要性を高めた。
トランジスタの製造において、例えば、ウエル、ソース／ドレイン、軽くドープされたドレイン（ＬＤＤ）領域、ポケット(pocket)またはハロー(halo)領域などのような“ｐ型”または“ｎ型”領域を作るために、半導体材料のいろいろな領域が不純物で選択的にドープされる。ここで、例えば"ｐ型"または"ｎ型"は用いられたドーパントに依存する。ｐ型領域は、一般にホウ素、インジウム等のドーパントを用いて作られ、一方ｎ型は、リン、砒素、アンチモン等を用いて作られる。このドーピングは、ドーパントの拡散技術及び／又は注入法によって一般に達成され、それによって所望の独活のドーパントが特定の領域又は半導体基体の領域に理想的に与えられる。この選択的なドーピングによって、半導体デバイス、例えばトランジスタが制御され、繰返された形態で製造され、所望の動作性能の仕様を得ることができる。
しかし、ドーパントは、半導体材料内で熱拡散を通して移転する傾向があり、半導体デバイスの製造に困難を生じ、デバイスの性能を潜在的に低下させる。例えば、熱処理中にＭＯＳトランジスタの浅い接合部分及びポケットまたはハローインプラントされた領域からドーパントの外への拡散は、トランジスタゲートの下にあるチャネル領域における移動度を減少することによって達成可能なトランジスタの駆動電流能力を低下することができる。従って、これらのドーパントの位置及び濃度は、ドーパントが導入された後に半導体ウエハが出会う熱処理によって要求どおりに作ることができる。この方法で、製造プロセスが完了したとき、所望のドーパントの位置及び濃度が得られる。しかし、ドーパントの余分な濃度及び位置を制御する能力は、熱製造処理ステップ中に拡散するドーパントの傾向によってより困難にされる。
半導体基体におけるドーパントの拡散を防止するために、拡散防止材料の拡散バリア又は領域を半導体材料のある領域に形成することができる。例えば、炭素含有種で注入される半導体基体の炭素含有エピタキシャルシリコン又は領域の層のようなドーパント拡散を防止又は軽減するために、炭素含有領域が形成される。しかし、ドーパントの拡散を防止することに関する炭素含有領域の効果は、炭素の位置及び濃度に依存している。更に、半導体基体のある領域また配置における炭素の存在は、デバイス性能又は製造中にウエハを処理する能力に逆効果を与えるかもしれない。これに関して、ウエハの表面又はその近くの炭素の累積は、酸化速度を減少する傾向にあり、ゲート絶縁体の形成において使用される酸化のプロセスステップを含む、所望の酸化物の厚さを達成するのに必要な高い全体製造の熱履歴(thermal budget)を導く。従って、半導体デバイスの製造のための改善された方法及び技術に対するニーズがあり、それによって、半導体デバイスの製造中にドーパントの拡散を制御するために炭素がドープされた領域を首尾よく用いることができる。
以下の説明は、本発明の１つまたはそれ以上の特徴の基本的な理解を与えるための概要である。この概要は、本発明の広範囲にわたっての概要ではなく、本発明の基本的又は重要な素子を明らかにする意図でも本発明の範囲を定めるものでもない。本発明は、炭素含有領域が製造中にドーパントの拡散を防止又は軽減するようにウエハに形成される半導体デバイスの製造方法に関する。
発明者たちは、半導体基体の領域への炭素又は炭素含有種の提供（例えば注入または他の技術によって）は一般に置換炭素及び格子間炭素の双方を生じ、この場合、特に格子間炭素は、熱処理中にその本来の位置から外へ拡散する傾向があることを知った。上述したように、炭素の外方拡散／不活性化は、製造プロセス中にドーパント（例えば、炭素、硫黄、その他）の熱外方拡散を防止する能力を減少する。更に、炭素の外方拡散又は不活性化は、表面の損傷、減少した酸化速度を導き、仮に、そうでないとしても、ウエハ表面に影響を与える逆効果の作用の発生する。
本発明において、酸化及び／又はアニールプロセスを含むフロントエンド熱処理動作は、炭素含有領域から炭素の外方拡散を軽減するために、短い期間高温で行なわれ、その結果炭素はドーパントの拡散を防止又は減少するために残ったままである。本発明は、ドーパントの位置及び濃度の制御を強化するために用いることができ、それにより半導体デバイスの制御及び反復性を容易にする。更に、本発明は、ウエハの表面への、炭素の拡散を防止又は軽減するために用いることができ、従って、製造中に急速な酸化速度を容易にする。
本発明の一つの特徴は、ウエハにおける炭素含有領域を形成するステップ及びフロントエンド製造処理中に炭素含有領域からの炭素の外方拡散を軽減するために、高温で短い期間の熱プロセスを用いて少なくとも一つのフロントエンド酸化またはアニールプロセスを行なうステップを有する半導体デバイスを製造する方法が提供される。炭素含有領域は、ウエハにおける炭素又は炭素含有種を注入するステップ又は上にあるエピタキシャルキャップ層を有する、又は有しない半導体基体上にエピタキシャル炭素含有層を成長するステップを含むがこれに限定されない如何なる技術によって形成されることができる。
短い期間、高温の酸化は、絶縁処理の間パッド酸化物層及び／又はライナー（下地膜）酸化物層の形成（例えば、浅いトレンチ分離(shallow trench isolation: STI)処理）、及び／又はフロントエンド処理の間ゲート酸化物又はゲート誘電体層の形成を含むことができる。一つの実施例において、上昇された温度酸化は、約１０トル以下の圧力で、約６０秒以下の期間約１０００℃以上の温度で行なわれる。フロントエンド処理は、代わりに、又は組み合わせて、アニール、例えば約６０秒以下の期間約１０５０℃以上の温度でチャネル注入損傷アニールプロセスを行なうステップを含む。フロントエンド熱処理は、更に、インサイチュウ蒸気発生酸化(in-situ steam generation oxidation)またはアニールプロセスを含むことができる。従って、本発明は、炭素の外方拡散又は不活性化を防止するために用いることができる半導体デバイスの製造プロセスの全体のフロントエンド熱履歴を減少するために提供する。炭素の外方拡散又は不活性化によって、ドーパントの外方拡散又はリロケーション（再配置）の量の防止又は減少を達成することができる。
以下の説明及び添付図面は、本発明の特徴及び具現化について詳細に述べられる。これらは、本発明の原理が用いられるいろいろな方法を示すが僅かなものである。
本発明の１つ以上の模範的な実施例について、添付図面を参照して以下に説明する。ここで、同じ参照番号は、全体を通して同じ素子を参照するために用いられる。本発明は、炭素含有領域を有する半導体デバイスを製造するための方法に関する。半導体デバイスにおいて、炭素含有領域から炭素の外方拡散を軽減するために、炭素はドーパント拡散を防止又は軽減するためにそのまま残るように、フロントエンド酸化及び/又はアニール動作が高温で、短い期間行なわれる。
炭素含有層上に形成された任意のエピタキシャルシリコン層を有するエピタキシャル成長された炭素含有層を有する半導体デバイスに関して、本発明のいろいろな特徴を以下に説明する。しかし、本発明は、例えば炭素又は炭素含有種で注入された領域を有する半導体基体のような、あらゆる適当な技術によって形成された炭素含有領域の種類を有する応用に実用性を見出すことができ、全ての変形は本発明及び請求項の範囲内にあるものとして考えられる。更に、ＮＭＯＳトランジスタデバイスのポケット(pocket)またはハロー(halo)注入領域からのホウ素拡散の防止について説明されているけれども、本発明は、炭素含有領域が如何なるドーパント種、すなわちｎ型及び/又はｐ型の拡散又は他のリロケーションを禁止するために用いられる場合、炭素含有領域が半導体デバイスの表面又はその下であろうとなかろうと、半導体デバイスウエハのどこかに位置されている場合等の状態において用いることもできる。更に、初めに、いろいろな図面に示された構造は、必ずしも寸法を示すために描かれたものでないことに留意されたい。
先ず、図１を参照すると、本発明の１つまたはそれ以上の特徴に従ってウエハの半導体デバイスを製造するための好適な方法２が示されている。方法２は、一連の行為又は事象として説明されているけれども、本発明は、このような行為又は事象の図示された順番によって限定されないことが理解されるであろう。例えば、ある行為は、異なる順番で、及び／又はここで図示され及び／又は説明されたものと別の他の行為又は事象と同時に生じることもできる。更に、全ての図示されていないステップが本発明に従う方法を実現するために必要とされることもある。更に、本発明による方法は、ここに記載され説明された構造物の形成および／又は処理ばかりでなく図示されない他の構造物又はデバイスに関連して具現化することもできる。また、方法２は幾らか簡略した形態で示されており、特に、ここに記載され又は説明されない他のステプを行うこともできる。
本方法２は、ステップ４で始まり、ステップ６において、図示された例の半導体基体上に成長された炭素含有エピタキシャルシリコン層であるウエハ内に炭素含有領域を形成する。本発明の他の具現化において、炭素含有領域は、ウエハ内に炭素又は炭素含有種を注入することによって形成することもできる。方法２は、シリコン基板、ＳＯＩウエハ、または他の半導体基体で始まるステップで実行することもできる。ステップ６において、炭素層、炭素がドープされたシリコン層、又はシリコン・ゲルマニウム・炭素（ＳiＧeＣ）の層が、例えば、約０.１原子％またはそれより多くの炭素濃度を有する半導体表面上に形成される。ステップ６において、炭素含有層は、約１０〜１０００Åの間、例えば約１００〜５００Åの間の層厚に形成される。しかし、他の濃度及び他の層厚が本発明の範囲内で可能である。
ステップ６の炭素含有層の形成に続いて、ステップ８においてシリコンエピタキシャルキャップ層を炭素含有層上に任意に形成することができる。エピタキシャル成長プロセスが用いられる場合、炭素含有層及びキャップ層は、例えば、急速熱化学気相堆積（ＣＶＤ）装置内で、連続プロセスとして続いて形成することができる。この場合、プロセス化学は、例えば、プロセス化学における炭素又は炭素含有種を取り込むのを停止するために、ステップ６とステップ８間で変更することができる。図示された例において、ステップ８で、キャプ層は約４００〜５００Åの厚さに形成される。他の変形例として、キャップ層は適当な厚さ及び形成材料であっても良く又は全て省くことも本発明の範囲内である。
他の可能な実現化において、炭素含有領域は、半導体基体内への炭素又は炭素含有種の注入によって形成される。本発明によるあらゆる好適な注入パラメータ、例えば濃度及び注入エネルギーを用いることができ、対象の領域に一例では約０.１原子％またはそれ以上の炭素濃度が与えられ、且つ炭素含有領域の厚さは、約１０〜１０００Åであることができる。例えば、トランジスタチャネル領域へのドーパントの拡散を制御することが必要な場合、炭素含有領域は、チャネルの下に直接か、或いはチャネルの下の必要な深さに設けられる。
代わりに、炭素含有領域の注入は、選択された形式行なわれることができ、本発明にしたがってドープされた領域から対象の保護がされる領域へのドーパントの拡散を防止するために、ウエハの何処でも炭素含有領域を設けるようにある角度で行なわれても良い。図示された例において、炭素含有領域は、予想されるトランジスタのチャネル領域へのドーパントの拡散を防止又は禁止するために設けられる。しかし、浅い接合拡張領域（例えば、ＬＤＤ、ＨＤＤなど）、深いソース／ドレイン領域、ドープされたゲート構造、又は本発明の範囲内の他の領域を含むがこれに限定されない半導体デバイスのあらゆる領域からのドーパントの拡散を防止又は禁止するために、代わりに、又は組み合わせて、炭素含有領域を炭素含有層の形成及び／又は炭素又は炭素含有種の注入によって設けることができる。
更に、本発明は、フロントエンド製造処理中に炭素含有領域から炭素の外方拡散を軽減するために、高温で、短い期間の熱プロセスを用いて少なくとも一つのフロントエンド酸化またはアニールプロセスを行なうことを意図している。好適な方法２において、ステップ１０でパッド酸化物層が約１０００℃以上の温度で約６０秒以下の期間このような酸化プロセスを用いて形成されるが、他の上昇温度及び短い期間が本発明の範囲内に入ると考えられる。他の例として、パッド酸化物層は、約１０５０℃以上の温度、好ましくは約１１００℃以上で約６０秒より短い期間、例えば約３０秒以下で酸化によって形成される。更に、ステップ１０において、パッド酸化物プロセスは、約１０トル以下の圧力で行なわれる。
一つの実施例において、ステップ１０のプロセスは、インサイチュウ蒸気発生(in-situ steam generation: ISSG)酸化プロセスである。ステップ１０において、このパッド酸化物層は、下にある半導体基体（例えば、この例では、炭素含有エピタキシャル層又はエピタキシャルキャップ層）及び浅いトレンチ分離(shallow trench isolation: STI)処理のためその上に形成されたハードマスク窒化物層間のストレスを軽減するように機能する所望の厚さに成長される。この点に関して、窒化物層は、ステップ１０のパッド酸化物層上に形成することができる。この窒化物層は、続く分離処理におけるハードマスクとして働き、全ての好適な堆積技術及び例えば低圧の化学気相堆積（ＬＰＣＶＤ）によって堆積されるＳi3Ｎ4のような物質を用いて形成されることができる。
その後、ステップ１２において、続いてＳＴＩ処理の一部として絶縁材料で充填される絶縁トレンチが形成される。ステップ１２のこのトレンチ形成はあらゆる好適な処理を含むことができる。一例として、レジスト層が窒化物層上に形成され、窒化物層の絶縁領域を露出するパターン化されたマスクを形成するために、レジストマスクのパターン化が全ての好適なホトリソグラフィ技術によって行なわれるその活性化（アクティブ）領域を覆いながら、パターン化される。その後、絶縁トレンチは、例えば反応性イオンエッチング(reactive ion etching: RIE)のような好適なエッチング技術を用いるパターン化されたマスクを用いてドライエッチングされる。例えば、窒化物層、下にあるパッド酸化物を通して、及びエピタキシャル炭素含有およびキャプ層へエッチングするように、露出した絶縁領域において材料を除去する単一の、又はマルチステップのＲＩＥエッチングプロセスが行なわれ、そしてトレンチを形成するために、下にある半導体基体へエッチングし続ける。
ステップ１２でトレンチが形成されると、ステップ１４でライナー酸化物層が、本発明により高温で短い期間の酸化プロセスを用いて形成される。図示された実施例において、このライナー酸化物層は、約１０００℃以上の温度で約６０秒以下の期間、トレンチの底部及び側壁の酸化によって形成されるが、他の上昇された温度及び短い期間が本発明の範囲に入るように意図される。他の例において、ライナー酸化物層は、約１０５０℃以上、好ましくは約１１０℃以上で６０秒より短い期間、例えば約３０秒以下の期間酸化によって形成される。更に、ステップ１４においてライナー酸化物プロセス１４は、約１０トル以下の圧力で行なわれ、このプロセスは、インサイチュウ蒸気発生（ＩＳＳＧ）酸化プロセスであることができる。
その後、ステップ１６でＳＴＩトレンチは、いずれかの領域上にある絶縁トレンチのアクティブ領域間に電気的絶縁を与えるように、例えばＳｉＯ2又は他の電気的絶縁材料のような誘電体材料で充填される。ステップ１６のトレンチ充填動作は、アクティブ領域にある窒化物層を覆うために、及びその絶縁領域にあるトレンチを充填するためにウエハ上に誘電体物質を形成又は堆積するステップを含む。ステップ１６でトレンチ充填材料は、好適な堆積技術、例えば、高密度プラズマ（ＨＤＰ）酸化物堆積、テトラエチルオルソシリケート（tetraethylorthosilicate: ＴＥＯＳ）ガスを用いる低圧化学気相堆積（low pressure chemical vapor deposition: ＬＰＣＶＤ）又はＴＥＯＳと酸素の混合物（ＰＥＴＥＯＳ）から二酸化シリコンのプラズマ増強化学気相堆積（plasma enhanced chemical vapor deposition: ＰＥＣＶＤ）を用いて堆積することができる。
その後、ステップ１８でウエハは平坦化され、窒化物層の一部分及び露出されたトレンチ内の充填材料の残り部分でほぼ平坦な上面を残して、アクティブ領域の窒化物層の一部を露出する。その後、ステップ１８で残りの窒化物材料は、例えば、窒素物を除去し、デバイスのアクティブ領域の下にあるキャップ層材料を損傷することなくパッド酸化物層上で停止するように、選択性のウエットエッチングプロセスを用いてはぎ取られ、又は除去される。その後、ステップ１８でパッド酸化物層は、酸化物のデグレイズ(oxide deglaze)または他の適当な酸化物の除去作用を用いて除去される。ＳＴＩ型分離と関連して図示され、説明されているけれども、例えば、選択的酸化技術(ＬＯＣＯＳ)を含む他の分離プロセス及び技術は本発明の範囲内で可能である。ＳＴＩ分離処理に続いて、１つまたはそれ以上のウエルが、例えば、適当な注入マスク及びプロセスを用いて行なわれ、ＮＭＯＳトランジスタのためのｐウエル及びＰＭＯＳトランジスタのためのｎウエルを形成することができ、マルチ注入（例えばチャネル停止及びパンチスルー注入）がレトログレードウエル(retrograde well)を形成するために用いられてもよい。
その後、ステップ２０で半導体基体、エピタキシャル炭素含有シリコン層、及び／又はエピタキシャルシリコンキャップ層へドーパントを与えるために１つまたはそれ以上のチャネル注入が行なわれる。この点に関して、キャップ層のある部分又は全てがステップ１０のパッド酸化物層の酸化プロセスにおいて消費されることが注目される。チャネル注入は、スレッショルド電圧調整（例えば、Ｖt調整）注入、及び他の注入を行なうドーパント（例えば、ｎ型及び／又はｐ型）を含み、適当なマスク及びドーパント型を用いて選択的に行なわれることができる予想されるＭＯＳトランジスタのチャネル領域を最適化する。他のマスクされた領域でウエハの予想されるＮＭＯＳ領域にｐ型ドーパント（例えば、ホウ素または他のｐ型種）を与えるために、例えば、ステップ２０で１つ以上のＶtn注入が行なわれる。また、ステップ２０で、ＮＭＯＳ及びマスクされた他の領域を有する予想されるＰＭＯＳ領域にn型ドーパント（例えば、リン、砒素、または他のｎ型種）を注入するために、Ｖtp注入が行なわれる。この点において、本発明の範囲内の適当な注入ドーズ、エネルギー、及び他のプロセスパラメータを用いて、ステップ２０で適当なチャネル注入が行なわれる。
ステップ２０におけるチャネル注入に続いて、ステップ２２でチャネル注入損傷アニールプロセスが高温で短い期間行なわれる。好適な注入において、フロントエンド製造処理の間炭素含有領域から炭素の外方拡散を軽減又は禁止するために、チャネル注入損傷アニールは、約１０５０℃以上の温度、及び約１０トル以下で約６０秒以下の期間行なわれる。他の可能な実現化において、ステップ２２でアニールプロセスは約１１００℃以上で約６０秒間以下、好ましくは約３０秒間以下で行なわれる。また、ステップ２２でアニールは、本発明に従ってインサイチュウ蒸気発生アニールプロセスであることができる。
ステップ２４に進んで、ゲート酸化物又はゲート絶縁層が、上昇された温度で、短い期間酸化プロセスを用いて、例えば、約１０００℃以上の温度で約６０秒以下の期間を用いて形成される。本発明の範囲内に入る他の温度及び期間が考えられる。ステップ２４において、例えば、ゲート酸化物層は、約１０５０℃以上の温度、好ましくは約１１００度以上で６０秒より少ない期間、例えば、一つの実施例では約３０秒間以下の酸化によって形成されることができる。
更に、ステップ２４でゲート酸化物プロセスは、約１０トル以下の圧力で行なわれることができる。ステップ２４のプロセスは、インサイチュウ蒸気発生酸化プロセスである。更に、ステップ２４でゲート酸化物層は、与えられたトランジスタのゲート設計に依存して所望の厚さに成長され、窒化酸化物材料又はその他を含むが、それらに限定されないあらゆる型のゲート酸化物材料を有することができる。ステップ２４のゲート酸化物層の形成は、更に、本発明によるマルチステップゲート誘電体構造の形成プロセスの一部であることができる。一例として、インタフェース酸化物層は、ステップ２４でインタフェース酸化物層上に形成されている１以上の高ｋ誘電体層を有する高温で短い期間の酸化プロセスを用いて形成されることができる。
その後、ゲートコンタクト層が導電性金属またはポリシリコン又は他の適当な材料を用いて所望の厚さにウエハ上に形成される。一つの例として、ゲートコンタクト層は、ステップ２６で高ｋ材料又は熱的に成長したゲート酸化物上にポリシリコンの堆積によって形成される。その後、ステップ２８でゲートコンタクト層、及びゲート酸化物層はトランジスタゲート構造を形成するためにパターン化される。ステップ３０において、注入されたＬＤＤ又はゲートを伴う拡張領域を自己整合するためにパターン化されたゲート構造を用いて、ゲート構造のいずれかの側に予測されるソース／ドレイン領域にドーパントを与えるために、ＬＤＤ又は拡張領域注入が行なわれる。ステップ３２で、好ましくは、注入されたＬＤＤ領域とデバイスチャネル間に反対にドープされたポケットを形成するために、対応するＬＤＤ注入より高い注入エネルギーを用いて、ポケット(pocket)またはハロー(halo)注入が行なわれる。その後、ステップ３４で側壁のスペーサがゲート側壁に沿って形成され、ステップ３６で、ソース／ドレイン注入が所望のトランジスタ設計により適当なドーズ及びエネルギーパラメータを用いて行なわれ、且つステップ４０の方法２の終了前に、ステップ３８であらゆる適当な相互接続技術により相互接続処理が行なわれる。
好適な方法２において、高温で、短い期間の酸化作用は、パッド酸化物、ライナー酸化物及びゲート酸化物層の形成に用いられるフロントエンド酸化プロセスのために用いられ、且つステップ２２で上昇温度、短い期間の処理がチャネル注入損傷アニーリングのために用いられることが注目される。本発明の範囲内で他の実施が可能であり、１つ、幾つか、或いは全てのフロントエンド酸化及び／又はアニールプロセスが上昇された温度で短い期間行なわれる。この点に関して、本発明は、ここに図示及び説明されないフロントエンド酸化及び／又はアニールを含む、ゲートパターニング全に生じる全てのフロントエンド酸化またはアニールプロセスのためのこのような熱処理を意図している。
図２〜図１７を参照すると、本発明のいろいろな特徴がいろいろな製造段階において以下に図示され、説明される半導体デバイス１０において例示される。図示された例において、模範的なＮＭＯＳトランジスタデバイス１００は、シリコン基板である半導体基体１０２を含むウエハに形成される。例えば、ＳＯＩウエハまたは他の半導体基板のようなあらゆる形式の半導体基体を用いて、本発明の他の具現化も可能である。
図２において、炭素含有領域１０４が堆積プロセス（例えば、図１のステップ６）を用いて半導体基体上に形成される。代表的なプロセス１０６は、約１０及び１０００Åの間、例えば約１００〜５００Åの厚さに半導体基体１０２上に炭素含有エピタキシャルシリコン層１０４を設ける急速熱化学気相堆積（ＣＶＤ）プロセスであるが、本発明に従って、他のプロセスを行ってもよい。
図３において、シリコンエピタキシャルキャップ層１０８が、同じプロセス１０６又は異なる堆積プロセス１１０（例えば、上記ステップ８）を用いて炭素含有層１０４上に任意に形成される。このデバイス１００において、キャップ層１０８は、約４００〜５００Åの厚さに形成される。他の変形においては、キャップ層は適当な厚さ及び他の組成であり、或いは本発明の範囲内で全て省略することができる。
図４において、高温で、短い期間の熱プロセス１１２は、例えば、約１０００℃以上で約６０秒以下の期間、約１０トル以下の圧力で酸化によって、パッド酸化物層１１４（例えば、上記ステップ１０）を形成するために用いられ、また窒化物層１１６がこのパッド酸化物層１１４上に形成される。一つの実施例では、プロセス１１２はインサイチュウ蒸気発生酸化プロセスであり、パッド酸化物層１１４は所望の厚さに成長される。
図５において、その後、分離（絶縁）トレンチがＳＴＩトレンチ形成プロセス１２０を用いて形成される。このＳＴＩトレンチ形成プロセスにおいてレジスト層１２２が窒化物層１１６上に形成され、且つ窒化物層のアクティブ領域を覆い、窒化物層１１６の分離領域を露出するマスクを形成するようにパターン化される。その後、分離トレンチは、単一又はマルチステップＲＩＥエッチングプロセス１２０である、例えば反応性イオンエッチング（ＲＩＥ）のような適当なエッチング技術を用いるパターン化されたマスク１２２を用いてドライエッチングされる。プロセス１２０は、窒化物層１１６、下層のパッド酸化物１１４を通して、エピタキシャル炭素含有層及びキャップ層１０４と１０８へそれぞれエッチングするように露出した分離領域の材料を除去する。図示された例では、更に、トレンチを形成するために下層の半導体基体１０２へエッチングするトレンチ形成エッチングプロセス１２０が続く。
図６において、本発明に従って高温で、短い期間の酸化プロセス１２６を用いてライナー酸化物層１２４が形成される（上記ステップ１４）。図示された実施例において、ライナー酸化物層１２４は、約１０００℃以上の温度で約６０秒以下の期間トレンチの底部と側壁の酸化によって形成される。しかし、他の上昇した温度及び短い期間は本発明の範囲内に入ると考えられ、例えば、ライナー酸化物プロセス１２６は、約１０トル以下の圧力で行われ、且つプロセス１２６はＩＳＳＧ酸化プロセスであっても良い。
その後、図７において、ＳＴＩトレンチは、堆積プロセス１２８、例えばＨＤＰ、ＬＰＣＶＤ、ＰＥＣＶＤ、または他の適切な堆積プロセスを用いて、誘電体材料、例えばＳiＯ2または他の電気的絶縁材料で充填される。その後、図７に示されるように、ウエハは平坦化され、残っている窒化材料１１６及びパッド酸化物層１１４が除去される。ＳＴＩ分離（絶縁）処理に続いて、例えば、ＮＭＯＳトランジスタ用のｐウエル及びＰＭＯＳトランジスタ用のｎウエルを形成するために、１つ以上のウエル（図示せず）が適切な注入マスク及びプロセスを用いて達成され、且つレトログレードウエルを形成するために、マルチ注入（例えば、チャネル停止及びパンチスルー注入）が用いられても良い。
図８において、１つ以上のチャネル注入調整（例えば、Ｖt調整注入）が１つ以上の注入プロセスによって行なわれ、ドーパントを半導体基体１０２、エピタキシャル炭素含有シリコン層１０４及び／又はエピタキシャルシリコンキャップ層１０８に与えられる。その後、図９において、チャネル注入損傷アニールプロセス１３４が高温で短い期間行なわれる（例えば、上記ステップ２２）。例えば、炭素含有層１０４から炭素の外方拡散を軽減又は防止するために、チャネル注入損傷アニールプロセス１３４は、約1０５０℃以上、約１０トル以下で、約６０秒以下の期間行なわれる。ここで、アニール１３４はＩＳＳＧプロセスであっても良い。
図１０２おいて、ゲート酸化物又はゲート誘電体層１３６は、上昇温度で、短い期間酸化プロセス１３８を用いて、例えば、約１０００℃以上の温度で、約６０秒以下の期間を用いて形成される（例えば、上記ステップ２４）。
その後、図１１において、導電性金属又はポリシリコンまたは他の適切な材料を用いてゲートコンタクト層１４０が所望の厚さにウエハ上に形成される。図１２において、ゲートコンタクト層１４０及びゲート酸化物層１３６は、マスク１４２及びエッチングプロセス１４４を用いて、トランジスタゲート構造を形成するためにパターン化される。
図１３において、ゲート構造の両側の予想されるソース／ドレイン領域にドーパントを与えるために、１つ以上のＬＤＤ注入１４６が行なわれる。代表的なＮＭＯＳデバイスにおいて、リン又は砒素のドーパントがＮＭＯＳゲート構造の両側のＬＤＤ領域１４８に注入される。
図１４において、注入された（例えば、ｎ型）ＬＤＤ領域１４８及びゲート酸化物１３６つの下にあるデバイスチャネル間に反対にドープされた（例えば、ｐ型）ポケット１５２を形成するために、ポケットまたはハロー注入プロセス１５０が行なわれる。
その後、図１５において、側壁スペーサ１５４がゲート側壁に沿って形成され、そして図１６において、ソース／ドレイン領域１５８にｎ型ドーパントを与えるために、ソース／ドレイン注入プロセス１５６が行われる。図１７において、シリサイドコンタクト６０がソース／ドレイン領域１５８とゲートコンタクト１４０上に形成され、更に、デバイスを完成するために、相互接続処理が行なわれる（図示せず）。
本発明は、１つ以上の実施例に関して図示され、説明されたけれども、図示された例について請求項の精神及び範囲から逸脱することなく変更及び／又は変形を行なうことができる。特に、上述の要素又は構造（アッセンブリ、デバイス、回路、又はシステム等）によって達成されるいろいろな機能に関して、これらの要素を説明するために用いられた用語（“手段”への言及を含む）は、本発明の、ここで図示された代表的な実施例における機能を達成する、開示された構造と構造的に同等ではないけれども、特に断らない限り、説明された要素（例えば、機能的に同等である）の特定された機能を行なうあらゆる要素又は構造に相当することを意図している。更に、本発明の特定の特徴は、いろいろな実施例の一つのみについて説明されたけれども、このような特徴は、与えられ、又は特定の応用のために必要であり、有利である他の実施例の１つ以上の他の特徴と組み合わせることができる。
以上の記載に関連して、以下の各項を開示する。
（１）ウエハに半導体デバイスを製造する方法であって、
前記ウエハに炭素含有領域を形成するステップと、
フロントエンド製造処理の間、前記炭素含有領域から炭素の外方拡散を軽減するために、約１０００℃以上の温度及び約１０トル以下の圧力で、約６０秒以下の期間酸化プロセスを行なうことによって、パッド酸化物層、ライナー酸化物層、及びゲート酸化物層を形成するステップと、
を有することを特徴とする方法。
（２）前記酸化プロセスは、約１０５０℃以上の温度で行なわれることを特徴とする前記（１）項に記載の方法。
（３）前記酸化プロセスは、約１１００℃以上の温度で行なわれることを特徴とする前記（１）項に記載の方法。
（４）前記酸化プロセスは、インサイチュウ(in-situ)蒸気発生酸化プロセスであることを特徴とする前記（１）項に記載の方法。
（５）前記酸化プロセスは、約１０００℃またはそれ以上の温度で、約３０秒以下の期間行なわれることを特徴とする前記（１）項に記載の方法。
（６）前記炭素含有領域は、浅い接合範囲の領域、深いソース／ドレイン領域、及びドープされたゲート構造の一つの少なくとも一部に広がることを特徴とする前記（１）に記載の方法。
（７）ウエハに半導体デバイスを製造する方法であって、
前記ウエハに炭素含有領域を形成するステップと、
フロントエンド製造処理の間、前記炭素含有領域から炭素の外方拡散を軽減するために、約１０５０℃以上の温度及び約１０トル以下の圧力で、約６０秒以下の期間チャネル注入損傷アニールプロセスを行なうステップと、
を有することを特徴とする方法。
（８）前記チャネル注入損傷アニールプロセスは、約１１０℃以上の温度で、約６０秒以下の期間行なわれることを特徴とする前記（７）項に記載の方法。
（９）前記チャネル注入損傷アニールプロセスは、約１１０℃以上の温度で、約３０秒以下の期間行なわれることを特徴とする前記（７）項に記載の方法。
（10）半導体の製造中ドーパントの拡散を防止するために、炭素含有領域（104）が形成される半導体デバイスの製造方法が提供される。ドーパントの拡散を防止又は軽減するために炭素がそのまま残るように、炭素含有領域（104）から炭素の外方拡散を軽減するためにフロントエンド熱処理動作、例えば、酸化及び／又はアニールプロセスが高温で短い期間行なわれる。
本発明の１つ以上の特徴による半導体デバイスを製造する好適な方法を示すフロー図である。 好適な半導体デバイスにおけるシリコン基板状に炭素含有層の形成を示す断面図である。 図２のデバイスにおける炭素含有層上のキャップ層の形成を示す断面図である。 本発明の特徴による高温で短い間隔の酸化プロセスを用いるパッド酸化物層の形成、及び図２と図３のデバイスにおける上にある窒化層の形成を示す断面図である。 図２−図４のデバイスにおける分離トレンチの形成を示す断面図である。 図２−図５において本発明の特徴により高温で、短い期間の酸化プロセスを用いて分離トレンチにおけるライナ酸化物層の形成を示す断面図である。 図２−図６のデバイスのトレンチにおいて分離構造の形成を示す断面図である。 図２−図７のデバイスにおいて１つ以上のチャネル注入の性能を示す断面図である。 図２−図８のデバイスにおいて高温で、短い期間のチャネル損傷アニールの性能を示す断面図である。 図２−図９のデバイスにおいて本発明の他の特徴による高温で短い期間の酸化プロセスを用いてゲート酸化物層の形成を示す断面図である。 図２−図１０のデバイスにおいてゲート酸化物層上へのゲートコンタクト層の形成を示す断面図である。 図２−図１１のデバイスにゲート構造を形成するためにゲート酸化物及びゲートコンタクト層のパターン化を示す断面図である。 図２−図１２のデバイスにおける１つ以上のＬＤＤ注入の性能を示す断面図である。 図２−図１３のデバイスにおける１つ以上のハロー又はポケット注入の性能を示す断面図である。 図２−図１４のデバイスにおけるゲート側壁スペーサの形成を示す断面図である。 図２−図１５のデバイスにおける１つ以上のソース／ドレイン注入の性能を示す断面図である。 図２−図１６のデバイスのソース／ドレイン及びゲートにおけるシリサイドコンタクトの形成を示す断面図である。

Claims (1)

  1. ウエハに半導体デバイスを製造する方法であって、
    前記ウエハに炭素含有領域を形成するステップと、
    フロントエンド製造処理の間、前記炭素含有領域から炭素の外方拡散を軽減するために、約１０００℃以上の温度及び約１０トル以下の圧力で、約６０秒以下の期間酸化プロセスを行なうことによって、パッド酸化物層、ライナー酸化物層、及びゲート酸化物層を形成するステップと、
    を有することを特徴とする方法。
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