KR20040019913A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

단채널 효과를 저감시키는 것이 가능한 엘레베이티드 소스 드레인 구조를 갖는 반도체 장치를 제공하는 것을 과제로 한다. 반도체 기판 표면의 일부의 영역 위에, 게이트 절연막을 개재하여 게이트 전극이 형성되어 있다. 반도체 기판의 표면 중, 게이트 전극의 양측에, 이 게이트 전극으로부터 임의의 간격을 사이에 두고, 반도체 재료로 형성된 제1 반도체막이 배치되어 있다. 제1 반도체막의 각각의 내부에 불순물 확산 영역이 형성되어 있다. 반도체 기판의 표층부 중 게이트 전극의 양측에, 익스텐션부가 형성되어 있다. 익스텐션부는, 불순물 확산 영역과 동일 도전형이며, 대응하는 측의 불순물 확산 영역에 접속되어 있다. 게이트 전극의 측면 위에 절연 재료로 형성되고, 제1 반도체막의 게이트 전극측의 엣지 위로 연장되며, 이 제1 반도체막의 일부를 덮는 측벽 스페이서가 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING MEHTOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 엘레베이티드 소스 드레인(Elevated Source/Drain) 구조를 갖는 MOS형 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치의 고속화 및 고집적화에 수반하여, 게이트 길이의 단축화 및 기생 저항의 저감이 요구되고 있다. 단채널 효과를 억제하기 위해, 소스 및 드레인 영역을 얕게 할 필요가 있다. 소스 및 드레인 영역을 얕게 함에 따른 시트 저항의 증가를 억제하기 위해, 소스 및 드레인 영역 위에 고융점 금속 실리사이드층을 형성하는 기술이 채용된다.
그런데, 얕은 소스 및 드레인 영역 위에 고융점 금속 실리사이드층을 형성하면, 접합 누설 전류가 증대된다. 고융점 금속 실리사이드층을 형성하여도, 접합 누설 전류의 증가를 유발하지 않는 엘레베이티드 소스 드레인 구조를 갖는 MOS형 반도체 장치가 제안되어 있다.
소스 및 드레인의 불순물을 주입한 후, 소스 및 드레인 영역 위에 선택적으로 반도체막을 에피택셜 성장시켜서 엘레베이티드 구조를 형성하는 기술이 알려져 있다. 이 방법에서는 소스 및 드레인 영역에 주입되어 있는 불순물의 가로 방향의 확산을 억제하기 위해, 에피택셜 성장 온도를 600℃ 이하로 하는 것이 바람직하다.성장 온도를 높게 할 수 없기 때문에, 반도체막의 성장 속도가 늦어진다. 이 때문에, 이 방법은 양산에 적합하지 않다.
또한, 에피택셜 성장 전에, 소스 및 드레인 영역의 표면에 형성되어 있는 자연 산화막을 제거하기 위해서, 수소 분위기 속에서 열 처리가 행해진다. 자연 산화막의 제거 효과를 높이기 위해서는, 열 처리 온도를 700∼900℃로 하는 것이 바람직하다. 그런데, 소스 및 드레인 영역의 불순물의 가로 방향의 확산을 억제하기 위해서, 열 처리 온도를 600℃ 이상으로 하는 것은 바람직하지 못하다. 열 처리 온도를 600℃ 이하로 하면, 자연 산화막의 충분한 제거 효과를 기대할 수 없다.
엘레베이티드 소스 드레인 구조를 형성한 후에, 소스 및 드레인의 불순물 확산 영역을 형성함으로써, 이 불순물 확산 영역의 가로방향의 확대를 방지할 수 있다. 그런데, 엘레베이티드 소스 드레인 구조 형성 전에 저농도 드레인(LDD) 구조의 익스텐션부가 형성되어 있는 경우에는, 익스텐션부의 불순물이 가로방향으로 확산된다. 이 때문에, 단채널 효과 억제의 충분한 효과는 기대할 수 없다.
일본 특허 공개2000-150886호 공보의 도 12 및 그 관련 개소에, 상기 과제를 해결하는 것이 가능한 엘레베이티드 소스 드레인 구조의 MOS 트랜지스터의 제조 방법이 개시되어 있다. 이 방법에 의하면, 먼저, 게이트 전극의 측면을 덮는 측벽 스페이서 및 게이트 전극 위의 절연막을 마스크로 하여, 소스 및 드레인 영역 위에 선택 에피택셜 성장을 행한다. 그 후, 소스 및 드레인을 형성하기 위한 불순물 확산을 행하고, 에피택셜 성장층 위에 티탄 실리사이드층을 형성한다.
측벽 스페이서를 제거한 후, LDD 구조의 익스텐션부를 형성하기 위한 불순물주입을 행한다. 950℃에서 30분간의 열 처리를 행함으로써, 익스텐션부에 주입된 불순물을 확산시키고, 익스텐션부를 소스 및 드레인 영역에 연속시킨다.
일본 특허 공개2000-150886호 공보에 개시된 방법에서는, 익스텐션부를 소스 및 드레인 영역에 연속시키기 위한 열 처리 시에, 익스텐션부의 불순물이 채널측으로도 확산된다. 이 때문에, 단채널 효과가 커지게 된다. 또한, 티탄 실리사이드층의 형성 후에, 익스텐션부의 불순물 확산을 위한 열 처리를 행하기 때문에, 티탄 실리사이드의 응집이 발생되기 쉽다. 티탄 실리사이드의 응집이 발생되면, 소스 및 드레인 영역의 시트 저항이 커지게 된다. 또한, 이 방법에서는, 게이트 전극 위에 티탄 실리사이드층이 형성되지 않는다. 이 때문에, 게이트 배선의 저저항화를 기대할 수 없다.
본 발명의 목적은, 단채널 효과를 저감시키는 것이 가능한 엘레베이티드 소스 드레인 구조를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 기판의 단면도(그 1).
도 2는 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 기판의 단면도(그 2).
도 3은 제1 실시예의 변형예에 따른 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리 절연막
3 : 게이트 절연막
4 : 게이트 전극
5 : 마스크막
8, 18 : 측벽 스페이서
10 : 에피택셜층
15 : 익스텐션부
19 : 소스 및 드레인 영역
20 : 금속 실리사이드막
본 발명의 일 관점에 의하면, 반도체 기판 표면의 일부의 영역 위에, 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판의 표면 중, 상기 게이트 전극의 양측에, 이 게이트 전극으로부터 임의의 간격을 사이에 두고 배치되고, 반도체 재료로 형성된 제1 반도체막과, 상기 제1 반도체막의 각각의 내부에 형성된 불순물 확산 영역과, 상기 반도체 기판의 표층부 중, 상기 게이트 전극의 양측에 배치되며, 상기 불순물 확산 영역과 동일 도전형의 불순물이 첨가되고, 대응하는측의 상기 불순물 확산 영역에 접속된 익스텐션부와, 상기 게이트 전극의 측면 위에 절연 재료로 형성되고, 상기 제1 반도체막의 게이트 전극측의 엣지 위로 연장되며, 이 제1 반도체막의 일부를 덮는 측벽 스페이서를 갖는 반도체 장치가 제공된다.
제1 반도체막의 일부를 덮는 측벽 스페이서를 마스크로 하여 소스 및 드레인의 불순물 확산 영역을 형성하기 위한 불순물 주입을 행하면, 불순물의 가로방향 확산에 의한 단채널 효과의 증대를 억제할 수 있다.
본 발명의 다른 관점에 의하면, (a) 반도체 기판의 일부의 영역 위에, 게이트 절연막, 및 그 위에 배치된 게이트 전극을 형성하는 공정과, (b) 상기 게이트 전극의 측면 위에 제1 측벽 스페이서를 형성하는 공정과, (c) 상기 게이트 전극 및 상기 제1 측벽 스페이서로 덮혀 있지 않은 상기 반도체 기판의 표면 위에, 반도체 재료로 이루어지는 제1 반도체막을 성장시키는 공정과, (d) 상기 제1 측벽 스페이서를 제거하는 공정과, (e) 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판의 표층부 및 상기 제1 반도체막의 표층부에, 제1 도전형의 불순물을 주입하는 공정과, (f) 상기 게이트 전극의 측면 위에, 적어도 상기 제1 반도체막의 게이트 전극측의 엣지까지 도달하는 제2 측벽 스페이서를 형성하는 공정과, (g) 상기 제1 반도체막 중 상기 제2 측벽 스페이서로 덮혀 있지 않은 영역에, 제1 도전형의 불순물을 주입하는 공정과, (h) 상기 공정 (d) 및 공정 (g)에서 주입된 불순물을 활성화시키기 위한 열 처리를 행하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
제1 반도체막을 성장시킨 후, 소스 및 드레인 영역 형성을 위한 불순물 주입이 행해진다. 주입된 불순물이, 제1 반도체막의 성장 시의 열 이력을 경험하지 않기 때문에, 불순물의 가로 방향 확산을 억제하는 것이 가능한다.
이하 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
도 1 및 도 2를 참조하여, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 1의 (a)에 도시한 바와 같이, 실리콘으로 이루어지는 반도체 기판(1)의 표층부에, 실리콘 국소 산화(LOCOS) 또는 STI(Shallow Trench Isolation)에 의해 소자 분리 절연막(2)을 형성한다. 소자 분리 절연막(2)에 의해 활성 영역이 구획된다. 반도체 기판(1)의 표면을 열 산화함으로써, 활성 영역의 표면 위에, 게이트 절연막이 되는 예를 들면 두께 약 2㎚의 산화실리콘막을 형성한다.
반도체 기판(1)의 위에, 화학 기상 성장(CVD)에 의해 두께 70∼120㎚의 다결정 실리콘막을 형성한다. 또, 다결정 실리콘막 대신에 비정질 실리콘막을 형성하여도 된다. 또한, 다결정 실리콘막의 위에, CVD에 의해 두께 20∼40㎚의 질화실리콘막을 형성한다. 게이트 전극이 되는 영역을 레지스트막으로 덮어 질화실리콘막으로부터 게이트 절연막까지의 3층을 드라이 에칭함으로써, 질화실리콘으로 이루어지는 마스크막(5), 다결정 실리콘으로 이루어지는 게이트 전극(4) 및 산화실리콘으로 이루어지는 게이트 절연막(3)을 남긴다.
도 1의 (b)에 도시한 바와 같이, 기판 전면 위에 감압 CVD에 의해 두께 20∼40㎚의 질화실리콘막을 퇴적시켜서 이방성의 드라이 에칭을 행함으로써, 게이트 전극(4)의 측면 위에 측벽 스페이서(8)를 남긴다. 또, 질화실리콘막의 퇴적 전에 원료로서 TEOS(Tetra Ethl Ortho Silicate)를 이용한 감압 CVD에 의해, 두께 5㎚ 정도의 산화실리콘막을 형성해 두어도 된다.
열 산화에 의해 형성된 산화실리콘막을 5㎚ 정도 에칭하는 조건으로, 희불산을 이용하여 반도체 기판(1)의 표면 처리를 행한다. 또한, 수소 가스 분위기 속에서, 압력 약 1×104Pa(약 80Torr), 온도 750℃, 수소 가스 유량 20slm의 조건으로, 120초간의 열 처리를 행한다. 이것에 의해, 기판 위에 형성되어 있는 자연 산화막이 제거된다.
소자 분리 절연막(2), 측벽 스페이서(8), 및 마스크막(5)을 마스크로 하여, 반도체 기판(1)의 표면 위에 선택적으로 실리콘을 에피택셜 성장시켜서 두께 20∼70㎚의 에피택셜층(10)을 형성한다. 피택셜층(10)의 성장은, 수소 가스 유량 20slm, 디크로르실란(SiH2Cl2) 유량 100sc㎝, 염화수소(HCl) 유량 30sc㎝, 압력 5.3×103pa(40Torr), 온도 800℃에서의 조건으로 CVD에 의해 행할 수 있다. 이러한 조건에서 300초간의 성장을 행하면, 약 60㎚의 에피택셜층이 형성된다.
또, 성장 시의 압력을 보다 낮게 한 UHV(Ultra High Vacuum)-CVD에 의해 에피택셜층을 형성하여도 된다. 또한, 원료 가스로서, 실란(SiH4), 디실란(Si2H6) 및 염소(Cl2)를 이용하는 것도 가능하다.
도 1의 (c)에 도시한 바와 같이, 도 1의 (b)에 도시한 마스크막(5)과 측벽스페이서(8)를, 열 인산에 의해 제거한다. 이것에 의해, 게이트 전극(4)의 양측에 반도체 기판(1)의 표면이 노출된다. 측벽 스페이서(8)를 형성하기 위한 질화실리콘막의 퇴적 전에, 두께 5㎚ 정도의 산화실리콘막을 형성해 두면, 열 인산에 의한 에칭 시에, 이 산화실리콘막이 반도체 기판(1)의 표면 보호막으로서 기능한다. 이 산화실리콘막은 불산으로 제거한다.
N채널 MOS 트랜지스터를 형성하는 경우에는, 가속 에너지 4keV, 도우즈량 1.2×1015㎝-2의 조건으로 비소(As) 이온을 주입한다. 또, P 채널 MOS 트랜지스터를 형성하는 경우에는, 가속 에너지 3keV, 도우즈량 1×1015㎝-2의 조건으로 붕소(B) 이온을 주입한다. 이 이온 주입에 의해, 게이트 전극(4)의 양측의 기판 표층부에, 소스 및 드레인 영역의 익스텐션부(15)가 형성된다. 또, 불순물은 에피택셜층(10)의 표층부에도 주입된다.
도 2의 (d)에 도시한 바와 같이, 게이트 전극(4)의 측면 위에 측벽 스페이서(18)를 다시 형성한다. 측벽 스페이서(18)는, 게이트 전극(4)의 양측의 반도체 기판 표면을 덮음과 함께, 에피택셜층(10)의 게이트 전극측의 엣지 위로 연장되며, 에피택셜층(10)의 일부를 덮고 있다. 예를 들면, 도 1의 (b)에 도시한 측벽 스페이서(8)의 두께가 30㎚일 때, 2회째에 형성하는 측벽 스페이서(18)의 두께를 50㎚로 한다. 측벽 스페이서(18)는, 산화실리콘으로 형성하여도 되며, 질화실리콘으로 형성하여도 된다. 또한, 산화실리콘막과 질화실리콘막과의 2층 구조로 하여도 된다.
N채널 MOS 트랜지스터를 형성하는 경우에는, 측벽 스페이서(218)를 마스크로 하여, 에피택셜층(10)에, 가속 에너지 6keV, 도우즈량 8×1015㎝-2의 조건으로 인(P) 이온을 주입한다. 이 때, 게이트 전극에도 인이 도핑된다. 또, P 채널 MOS 트랜지스터를 형성하는 경우에는, 가속 에너지 4keV, 도우즈량 4×1015㎝-2의 조건으로, 붕소 이온을 주입한다. 이것에 의해, 소스 및 드레인 영역(19)이 에피택셜층(10) 내 및 반도체 기판(1)의 표층부에 형성된다. 이온 주입 후, 활성화 열 처리를 950∼1050℃의 RTA(Rapid Thermal Annealing)에 의해 행한다. 어닐링 시간은 0∼10초 정도이다.
도 2의 (e)에 도시한 상태에 이르기까지의 공정을 설명한다. 기판의 전면 위에 티타늄막을 형성하여, 열 처리를 행한다. 이것에 의해, 게이트 전극(4)의 상면, 및 에피택셜층(10)의 표면에, 티탄 실리사이드로 이루어지는 금속 실리사이드막(20)이 형성된다. 열 처리 후 미반응의 티타늄막을 제거한다. 또, 금속 실리사이드막(20)을, 코발트 실리사이드나 니켈 실리사이드로 형성하여도 된다.
상기 실시예에서는, 에피택셜층(10)을 형성한 후에, 익스텐션부(15), 소스 및 드레인 영역(19)을 형성하기 위한 이온 주입이 행해진다. 주입된 불순물이 에피택셜 성장 시의 열 이력을 경험하지 않기 때문에, 불순물의 가로 방향 확산을 억제할 수 있다. 또, 에피택셜 성장을 700℃ 이상의 고온에서 행할 수 있다. 이것에 의해, 성장 속도를 빨리 할 수 있다. 또한, 에피택셜 성장 전의 자연 산화막 제거를 위한 수소 분위기에서의 열 처리를, 700℃ 이상의 고온에서 행할 수 있다.이것에 의해, 재현성 좋게 자연 산화막을 제거할 수 있다.
또한, 상기 실시예에서는, 이온 주입한 불순물의 활성화 열 처리 후에, 금속 실리사이드막(20)을 형성한다. 금속 실리사이드막(20)이, 활성화 열 처리의 고온분위기에 노출되어지지 않기 때문에, 금속 실리사이드의 응집을 방지할 수 있다.
또한, 상기 실시예에서는, 소스 및 드레인 영역(19)을 형성하는 이온 주입을 행할 때의 마스크로 하여 사용되는 측벽 스페이서(18)가 에피택셜층(10)의 게이트 전극측의 일부에 가설되어 있다. 이 때문에, 소스 및 드레인 영역의 불순물이 가로방향으로 확산되었다고 해도, 채널 영역의 극 근방까지는 도달되기 어렵다. 따라서, 펀치 스루를 발생시키지 않고, 소스 및 드레인 영역(19)의 불순물 농도를 높일 수 있다. 불순물 농도를 높게 함으로써, 금속 실리사이드막(20)을 형성함에 따른 접합 누설 전류의 증대를 방지할 수 있다.
도 3은 상기 실시예의 변형예에 따른 반도체 장치의 단면도를 도시한다. 상기 실시예에서는, 도 2의 (e)에 도시한 바와 같이, 소스 및 드레인 영역(19)이 반도체 기판(1)의 표층부까지 도달하고 있었다. 도 3에 도시한 변형예에서는, 에피택셜층(10)의 게이트 전극측의 일부분에서, 소스 및 드레인 영역(19)이, 에피택셜층(10) 내에 남아 있어, 반도체 기판(1)의 표층부까지 침입하지 않는다. 그 밖의 구성은, 도 2의 (e)에 도시한 실시예의 반도체 장치의 구성과 마찬가지이다.
도 3에 도시한 변형예의 경우에는, 소스 및 드레인 영역(19) 내의 불순물이 가로 방향으로 확산되었다고 해도, 그 대부분은, 에피택셜층(10) 중 측벽 스페이서(18)로 덮혀 있는 부분으로 침입하고, 반도체 기판(1)의 표층부에는 침입하지 않는다. 이 때문에, 펀치 스루의 방지 효과를 보다 높이는 것이 가능한다.
이상 실시예를 따라서 본 발명을 설명하였지만, 본 발명은 이들에 한정되는 것은 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 엘레베이티드 소스 드레인 구조를 형성하기 위한 선택 에피택셜 성장을 행한 후에, 소스 및 드레인의 익스텐션부, 소스 및 드레인 영역을 형성한다. 이 때문에, 익스텐션부, 소스 및 드레인 영역 내의 불순물의 가로 방향 확산을 억제할 수 있다. 또, 고온에서 에피택셜 성장을 행할 수 있기 때문에, 성장 속도를 빠르게 할 수 있다. 또한, 소스 및 드레인 영역을 형성한 후에, 금속 실리사이드막이 형성된다. 금속 실리사이드막이, 불순물의 활성화 열처리를 경험하지 않기 때문에, 금속 실리사이드의 응집을 방지할 수 있다.

Claims (6)

  1. 반도체 기판 표면의 일부의 영역 위에, 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 반도체 기판의 표면 중, 상기 게이트 전극의 양측에, 이 게이트 전극으로부터 임의의 간격을 사이에 두고 배치되고, 반도체 재료로 형성된 제1 반도체막과,
    상기 제1 반도체막의 각각의 내부에 형성된 불순물 확산 영역과,
    상기 반도체 기판의 표층부 중, 상기 게이트 전극의 양측에 배치되고, 상기 불순물 확산 영역과 동일 도전형의 불순물이 첨가되며, 대응하는 측의 상기 불순물 확산 영역에 접속된 익스텐션부와,
    상기 게이트 전극의 측면 위에 절연 재료로 형성되며, 상기 제1 반도체막의 게이트 전극측의 엣지 위로 연장되며, 이 제1 반도체막의 일부를 덮는 측벽 스페이서
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체막 중, 상기 측벽 스페이서로 덮혀 있지 않은 영역 위에 형성된 제1 금속 실리사이드막과,
    상기 게이트 전극 위에 형성된 제2 금속 실리사이드막을 더 포함하는 반도체장치.
  3. (a) 반도체 기판의 일부의 영역 위에, 게이트 절연막 및 그 위에 배치된 게이트 전극을 형성하는 공정과,
    (b) 상기 게이트 전극의 측면 위에 제1 측벽 스페이서를 형성하는 공정과,
    (c) 상기 게이트 전극 및 상기 제1 측벽 스페이서로 덮혀 있지 않은 상기 반도체 기판의 표면 위에, 반도체 재료로 이루어지는 제1 반도체막을 성장시키는 공정과,
    (d) 상기 제1 측벽 스페이서를 제거하는 공정과,
    (e) 상기 게이트 전극을 마스크로 하여, 상기 반도체 기판의 표층부 및 상기 제1 반도체막의 표층부에, 제1 도전형의 불순물을 주입하는 공정과,
    (f) 상기 게이트 전극의 측면 위에, 적어도 상기 제1 반도체막의 게이트 전극측의 엣지까지 도달하는 제2 측벽 스페이서를 형성하는 공정과,
    (g) 상기 제1 반도체막 중 상기 제2 측벽 스페이서로 덮혀 있지 않은 영역에, 제1 도전형의 불순물을 주입하는 공정과,
    (h) 상기 공정 (d) 및 공정 (g)에서 주입된 불순물을 활성화시키기 위한 열 처리를 행하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 공정 (h)의 후, 상기 제1 반도체막 중 상기 제2 측벽 스페이서로 덮혀 있지 않은 영역, 및 상기 게이트 전극의 상면에서 실리사이드 반응을 생기게 하여, 금속 실리사이드막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 공정 (f)에서, 상기 제1 반도체막의 게이트 전극측의 엣지 위로 연장되며 이 제1 반도체막의 일부를 덮도록, 상기 제2 측벽 스페이서를 형성하는 반도체 장치의 제조 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 공정 (h)의 열 처리 후에, 상기 공정 (g)에서 주입된 불순물이, 적어도 상기 게이트 전극측의 일부의 영역에서 상기 반도체 기판까지 확산되지 않고, 상기 제1 반도체막 내에 남아 있는 조건으로, 상기 불순물을 주입하는 반도체 장치의 제조 방법.
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