JP6279291B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置の製造方法に好適に利用できるものである。
基板上にゲート絶縁膜を介してゲート電極を形成し、基板にソース・ドレイン領域を形成することにより、ＭＩＳＦＥＴが形成される。
また、基板上にソース・ドレイン用のエピタキシャル半導体層を成長させてＭＩＳＦＥＴを形成する技術がある。
特開２００４―９５６３９号公報（特許文献１）および特開２００３―１５８２００号公報（特許文献２）には、ソース・ドレイン用のエピタキシャル層を成長させてＭＩＳＦＥＴを形成する半導体装置に関する技術が開示されている。
特開２００４―９５６３９号公報 特開２００３―１５８２００号公報
基板上にＭＩＳＦＥＴのソース・ドレイン用のエピタキシャル半導体層を成長させた半導体装置についても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。あるいは、半導体装置の信頼性を向上させることが望まれる。若しくは、それらのうちの２つまたは３つを実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、前記半導体基板上に前記ゲート電極を覆うように、第１絶縁膜と前記第１絶縁膜上の第２絶縁膜とを有する積層膜を形成する工程、前記積層膜をエッチバックして、前記ゲート電極の側壁上に前記積層膜からなる第１側壁絶縁膜を形成する工程、を有している。半導体装置の製造方法は、更に、前記ゲート電極および前記第１側壁絶縁膜で覆われずに露出する前記半導体基板上に、半導体層をエピタキシャル成長させる工程、前記半導体層の表面を酸化して前記半導体層の表面に酸化膜を形成する工程、前記酸化膜を形成する工程後に、前記第１側壁絶縁膜を構成する前記第２絶縁膜を除去する工程、を有している。
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。あるいは、半導体装置の信頼性を向上させることができる。若しくは、それらのうちの２つまたは３つを実現することができる。
一実施の形態の半導体装置の製造工程を示す工程フロー図である。 一実施の形態の半導体装置の製造工程を示す工程フロー図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４と同じ半導体装置の製造工程中の要部平面図である。 図４と同じ半導体装置の製造工程中のＡ−Ａ断面図である。 図４と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図５〜７に続く半導体装置の製造工程中の要部平面図である。 図８と同じ半導体装置の製造工程中のＡ−Ａ断面図である。 図８と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図８〜図１０に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図１１と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図１１に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図１３と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図１３に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図１５と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図１５に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図１７と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図１７に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図１９と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図１９に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図２１と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図２１に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図２３と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図２３に続く半導体装置の製造工程中の要部平面図である。 図２５と同じ半導体装置の製造工程中のＡ−Ａ断面図である。 図２５と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図２５〜図２７に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図２８と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図２８に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図３０と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図３０に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図３２と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図３２に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図３４と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図３４に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図３６と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 図３６に続く半導体装置の製造工程中のＡ−Ａ断面図である。 図３８と同じ半導体装置の製造工程中のＢ−Ｂ断面図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 図４０に続く第１検討例の半導体装置の製造工程中の要部断面図である。 第２検討例の半導体装置の製造工程中の要部断面図である。 図４２に続く第２検討例の半導体装置の製造工程中の要部断面図である。 図４３に続く第２検討例の半導体装置の製造工程中の要部断面図である。 図４４に続く第２検討例の半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 第３検討例の半導体装置の製造工程中の要部断面図である。 図４９に続く第３検討例の半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置であり、本実施の形態の半導体装置の製造方法は、ＭＩＳＦＥＴを備えた半導体装置の製造方法である。
図１および図２は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図１の工程フローに続いて、図２の工程フローが行われる。図３〜図３９は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図３〜図３９のうち、図５、図８および図２５が要部平面図であり、図３、図４、図６、図７、図９〜図２４および図２６〜図３９が要部断面図である。
まず、図３に示されるように、半導体基板としてＳＯＩ（ＳＯＩ：Silicon On Insulator）基板ＳＵＢを準備する（図１のステップＳ１）。
ＳＯＩ基板ＳＵＢは、支持基板として単結晶シリコンなどからなる基板（半導体基板、支持基板）ＳＢ１と、基板ＳＢ１の主面上に形成された酸化シリコンなどからなる絶縁層（埋め込み絶縁膜、埋め込み酸化膜、ＢＯＸ（Buried Oxide）層）ＢＸと、絶縁層ＢＸの上面上に形成された単結晶シリコンなどからなる半導体層（ＳＯＩ層）ＳＭ１とを有している。基板ＳＢ１は、絶縁層ＢＸとそれよりも上の構造とを支持する支持基板である。これら基板ＳＢ１、絶縁層ＢＸおよび半導体層ＳＭ１により、ＳＯＩ基板ＳＵＢが形成されている。ＳＯＩ基板ＳＵＢは、最上層に半導体層ＳＭ１を有しており、その半導体層ＳＭ１にＭＩＳＦＥＴなどの半導体素子が形成されるため、半導体基板の一種とみなすことができる。
支持基板である基板ＳＢ１の厚みに比べて半導体層ＳＭ１の厚みは薄い。半導体層ＳＭ１の厚みは、例えば、３〜２０ｎｍ程度とすることができる。
ＳＯＩ基板ＳＵＢは、種々の手法を用いて製造することができる。例えば、表面に酸化膜を形成した半導体基板（シリコン基板）と、もう１枚の半導体基板（シリコン基板）とを、高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層（シリコン基板）を薄膜化することで、ＳＯＩ基板ＳＵＢを形成することができる。あるいは、Ｓｉ（シリコン）からなる半導体基板の主面に対して高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で、ＳＯＩ基板ＳＵＢを形成することができる。更に他の手法、例えばスマートカット（Ｓｍａｒｔ Ｃｕｔ）プロセスなどを用いて、ＳＯＩ基板ＳＵＢを製造することもできる。
次に、図４に示されるように、ＳＯＩ基板ＳＵＢに素子分離領域（素子分離構造）ＳＴを形成する（図１のステップＳ２）。
素子分離領域ＳＴは、素子分離溝（素子分離用の溝）ＳＴ１に埋め込まれた絶縁体（例えば酸化シリコン）により形成されている。素子分離溝ＳＴ１およびそれを埋めている素子分離領域ＳＴは、半導体層ＳＭ１および絶縁層ＢＸを貫通して、その底部が基板ＳＢ１に達しており、素子分離領域ＳＴの下部は、基板ＳＢ１内に位置している。すなわち、半導体層ＳＭ１、絶縁層ＢＸおよび基板ＳＢ１にかけて形成された素子分離溝ＳＴ１に、素子分離領域ＳＴが埋め込まれた状態となっている。このため、素子分離領域ＳＴの一部は、絶縁層ＢＸの下面よりも下方に位置している。
素子分離領域ＳＴは、具体的には、例えば次のようにして形成することができる。すなわち、まず、ＳＯＩ基板ＳＵＢ（半導体層ＳＭ１）の主面に、半導体層ＳＭ１および絶縁層ＢＸを貫通して底部が基板ＳＢ１に達する素子分離溝ＳＴ１を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成する。素子分離溝ＳＴ１は、半導体層ＳＭ１および絶縁層ＢＸを貫通し、素子分離溝ＳＴ１の底部が基板ＳＢ１に到達している（基板ＳＢ１の厚みの途中に素子分離溝ＳＴ１の底部が位置している）ため、素子分離溝ＳＴ１の底部では、基板ＳＢ１が露出される。それから、この素子分離溝ＳＴ１に、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。例えば、ＳＯＩ基板ＳＵＢの主面上に、素子分離溝ＳＴ１を埋めるように絶縁膜を形成してから、素子分離溝ＳＴ１の外部のその絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法などにより除去することで、素子分離溝ＳＴ１に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。素子分離領域ＳＴによって平面的に囲まれた活性領域を構成する半導体層ＳＭ１に、以下に説明するようにＭＩＳＦＥＴが形成される。なお、ＳＯＩ基板ＳＵＢにおいて、素子分離領域ＳＴに規定された（平面的に囲まれた）活性領域では、基板ＳＢ１上に絶縁層ＢＸおよび半導体層ＳＭ１が下から順に積層された構造となっている。素子分離領域ＳＴによって規定された（平面的に囲まれた）半導体層ＳＭ１を、活性領域とみなすこともできる。
図５〜図７は、ステップＳ２で素子分離領域ＳＴを形成した段階における要部平面図（図５）または要部断面図（図６および図７）であり、このうち、図５が要部平面図であり、図６は、図５のＡ−Ａ線の位置での断面図であり、図７は、図５のＢ−Ｂ線の位置での断面図である。なお、Ａ−Ａ線の位置での断面図を、以降ではＡ−Ａ断面図と称し、図６と後述の図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２６、図２８、図３０、図３２、図３４、図３６および図３８は、Ａ−Ａ断面図に対応している。また、Ｂ−Ｂ線の位置での断面図を、以降ではＢ−Ｂ断面図と称し、図７と後述の図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２７、図２９、図３１、図３３、図３５、図３７および図３９は、Ｂ−Ｂ断面図に対応している。また、後述の図８および図２５は、図５と同じ領域の平面図が示されている。
なお、図６および図６以降の断面図は、ＳＯＩ基板ＳＵＢに関しては、図３および図４において二点鎖線で囲まれた領域ＲＧ１の厚みの範囲（すなわちＳＯＩ基板ＳＵＢの表層部分）について図示してあり、ＳＯＩ基板ＳＵＢの深さが深い領域（図３および図４における領域ＲＧ１よりも深い領域）については、図示を省略している。
次に、半導体層ＳＭ１のうち、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体層ＳＭ１に対して、ｐ型ウエル（ｐ型半導体領域）とするためのｐ型不純物（例えばホウ素）をイオン注入などにより導入する。
次に、図８（要部平面図）、図９（Ａ−Ａ断面図）および図１０（Ｂ−Ｂ断面図）に示されるように、ＳＯＩ基板ＳＵＢの主面上に、すなわち半導体層ＳＭ１の主面上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する（図１のステップＳ３）。
ゲート電極ＧＥの上部には、絶縁膜ＩＬ１が形成されていることが好ましい。ゲート電極ＧＥ上に絶縁膜ＩＬ１を形成していた場合は、後述のステップＳ５でゲート電極ＧＥ上にエピタキシャル層が形成されるのを防止できる。一方、ゲート電極ＧＥ上に絶縁膜ＩＬ１を形成しなかった場合は、ゲート電極ＧＥが半導体（例えばポリシリコン）で構成されていれば、後述のステップＳ５でゲート電極ＧＥ（の上面）上にエピタキシャル層（半導体層ＥＰと同種の半導体材料からなるエピタキシャル半導体層）が形成され得る。ゲート電極ＧＥ（の上面）上にエピタキシャル層が形成された場合は、後述のステップＳ１２において、ゲート電極ＧＥ上のエピタキシャル層の上部（上層部）に金属シリサイド層ＭＳが形成されることになる。
このステップＳ３（ゲート絶縁膜ＧＩおよびゲート電極ＧＥ形成工程）の具体例について説明する。まず、ＳＯＩ基板ＳＵＢの主面上に、すなわち半導体層ＳＭ１の主面上に、ゲート絶縁膜ＧＩ用の絶縁膜（後でゲート絶縁膜ＧＩとなる絶縁膜、例えば酸化シリコン膜）を形成してから、この絶縁膜上にゲート電極ＧＥ用の導電膜（例えばポリシリコン膜）を形成し、この導電膜上に絶縁膜ＩＬ１（例えば窒化シリコン膜）を形成する。この段階では、半導体層ＳＭ１上に、ゲート絶縁膜ＧＩ用の絶縁膜と、ゲート電極ＧＥ用の導電膜と、絶縁膜ＩＬ１とが下から順に積層された状態となる。それから、ゲート電極ＧＥ用の導電膜と絶縁膜ＩＬ１との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜（ゲート電極ＧＥ用の導電膜）からなるゲート電極ＧＥを形成することができる。ゲート電極ＧＥと半導体層ＳＭ１との間には、ゲート絶縁膜ＧＩ用の絶縁膜が残存し、これがゲート絶縁膜ＧＩとなる。このため、ゲート電極ＧＥは、半導体層ＳＭ１上にゲート絶縁膜ＧＩを介して形成された状態となる。また、ゲート電極ＧＥ上には、ゲート電極ＧＥとほぼ同じ平面形状にパターニングされた絶縁膜ＩＬ１が形成されている状態となる。すなわち、ゲート電極ＧＥは、上部に絶縁膜ＩＬ１が積層された積層構造を有することになる。また、ゲート電極ＧＥ用の導電膜をパターニングする際に、絶縁膜ＩＬ１をハードマスクとして用いることもできる。
また、ゲート絶縁膜ＧＩ用の絶縁膜のうち、ゲート電極ＧＥで覆われた部分が残存してゲート絶縁膜ＧＩとなるが、ゲート電極ＧＥで覆われた部分以外は、ゲート電極ＧＥ用の導電膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、ゲート電極ＧＥの側壁上に、側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１を形成する（図１のステップＳ４）。サイドウォールスペーサＳＷ１は、絶縁膜からなり、側壁絶縁膜とみなすことができる。
ステップＳ４のサイドウォールスペーサＳＷ１形成工程は、次のようにして行うことができる。
まず、図１１（Ａ−Ａ断面図）および図１２（Ｂ−Ｂ断面図）に示されるように、ＳＯＩ基板ＳＵＢの主面（主面全面）上に、すなわち半導体層ＳＭ１上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２を形成する。それから、ＳＯＩ基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ２上に、絶縁膜ＩＬ３を形成する。これにより、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３との積層膜ＬＭが、ＳＯＩ基板ＳＵＢの主面上に、ゲート電極ＧＥを覆うように、形成された状態となる。それから、図１３（Ａ−Ａ断面図）および図１４（Ｂ−Ｂ断面図）に示されるように、異方性エッチング技術により積層膜ＬＭ（絶縁膜ＩＬ２と絶縁膜ＩＬ３との積層膜ＬＭ）をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサＳＷ１を形成する。このエッチバック工程では、積層膜ＬＭの堆積膜厚の分だけ積層膜ＬＭを異方性エッチング（エッチバック）することにより、ゲート電極ＧＥの両方の側壁（側面）上に積層膜ＬＭを残してサイドウォールスペーサＳＷ１とし、他の領域の積層膜ＬＭを除去する。これにより、ゲート電極ＧＥの両方の側壁上に残存する積層膜ＬＭにより、サイドウォールスペーサＳＷ１が形成される。
サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３との積層膜ＬＭにより形成されている。具体的には、サイドウォールスペーサＳＷ１は、半導体層ＳＭ１上からゲート電極ＧＥの側壁上にかけてほぼ一様な厚みで連続的に延在する絶縁膜ＩＬ２と、絶縁膜ＩＬ２を介して（絶縁膜ＩＬ２の分だけ）半導体層ＳＭ１およびゲート電極ＧＥから離間する絶縁膜ＩＬ３とで形成されている。すなわち、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３と半導体層ＳＭ１との間と、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３とゲート電極ＧＥとの間とに、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２が介在している。
絶縁膜ＩＬ２と絶縁膜ＩＬ３とは、異なる材料からなる。好ましくは、絶縁膜ＩＬ２は酸化シリコン膜からなり、絶縁膜ＩＬ３は窒化シリコン膜からなる。絶縁膜ＩＬ２，ＩＬ３は、例えばＣＶＤ法などにより形成することができる。
次に、図１５（Ａ−Ａ断面図）および図１６（Ｂ−Ｂ断面図）に示されるように、エピタキシャル成長により、半導体層ＳＭ１上に、エピタキシャル層（エピタキシャル成長層、エピタキシャル半導体層）である半導体層ＥＰを形成する（図１のステップＳ５）。すなわち、半導体層ＳＭ１上に、半導体層ＥＰをエピタキシャル成長させる。なお、図１５および図１６では、半導体層ＥＰにドットのハッチングを付してある。
ステップＳ５では、エピタキシャル成長により半導体層ＥＰを形成するため、半導体層ＳＭ１の露出面（Ｓｉ面）上に、エピタキシャル層（半導体層ＥＰ）が選択的に成長する。絶縁膜上には、エピタキシャル層は成長しない。このため、ステップＳ５では、半導体層ＳＭ１の主面（表面）のうち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１で覆われていない領域（露出面）上に、エピタキシャル層（半導体層ＥＰとなるエピタキシャル層）が選択的に成長することになる。
このため、半導体層ＥＰは、ゲート電極ＧＥの両側（ゲート長方向の両側）の領域の半導体層ＳＭ１上に形成され、より特定的には、ゲート電極ＧＥとその側壁上に形成されたサイドウォールスペーサＳＷ１とからなる構造体の両側（ゲート長方向の両側）の領域の半導体層ＳＭ１上に形成される。すなわち、半導体層ＳＭ１上において、ゲート電極ＧＥの両側（ゲート長方向の両側）に、ゲート電極ＧＥと隣り合うように、半導体層ＥＰが形成され、より特定的には、半導体層ＳＭ１上において、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷ１とからなる構造体の両側（ゲート長方向の両側）に、その構造体と隣り合うように、半導体層ＥＰが形成される。半導体層ＥＰは、ゲート電極ＧＥから、サイドウォールスペーサＳＷ１の分だけ離間して（ゲート電極ＧＥのゲート長方向に離間して）、形成される。半導体層ＥＰの厚みは、例えば２０〜４０ｎｍ程度とすることができる。
サイドウォールスペーサＳＷ１は、ソース・ドレイン形成用のイオン注入でマスク（イオン注入阻止マスク）として機能するものではなく、半導体層ＥＰの形成位置を、ゲート電極ＧＥから（従ってゲート電極ＧＥの直下のチャネル形成領域から）離間させるためのものである。ソース・ドレイン形成用のイオン注入でマスク（イオン注入阻止マスク）として機能するのは、後述のサイドウォールスペーサＳＷ２である。なお、ソース・ドレイン形成用のイオン注入は、後述のステップＳ１０のイオン注入に対応している。
半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル層（エピタキシャル半導体層）であり、例えばシリコン（単結晶シリコン）からなる。半導体層ＥＰは、半導体層ＳＭ１の露出面（すなわちゲート電極ＧＥおよびサイドウォールスペーサＳＷ１で覆われていない部分の半導体層ＳＭ１の上面）上に選択的にエピタキシャル成長し、サイドウォールスペーサＳＷ１、絶縁膜ＩＬ１および素子分離領域ＳＴ上には形成されない。
半導体層ＥＰをエピタキシャル成長させる際には、ゲート電極ＧＥは、上面が絶縁膜ＩＬ１で覆われ、側面（側壁）がサイドウォールスペーサＳＷ１で覆われているため、ゲート電極ＧＥをポリシリコン膜により形成した場合でも、ゲート電極ＧＥの表面にエピタキシャル層が形成されるのを防止することができる。なお、他の形態として、ゲート電極ＧＥを半導体膜(例えばポリシリコン膜)により形成しかつそのゲート電極ＧＥの上面上にステップＳ５で半導体層ＥＰと同種の半導体層をエピタキシャル成長させたい場合は、ゲート電極ＧＥ上への絶縁膜ＩＬ１の形成を省略しておけばよい。
半導体層ＥＰは、半導体層ＳＭ１のほぼ平坦な上面上に形成されるため、半導体層ＥＰの上面は、半導体層ＳＭ１の上面よりも高い位置になる。このため、ステップＳ５で形成された半導体層ＥＰの上面は、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面よりも高い位置になる。なお、高さをいうときは、ＳＯＩ基板ＳＵＢの主面に略垂直な方向の高さに対応している。
また、エピタキシャル層は、下地の半導体領域の不純物濃度が高いと、成長しにくくなり、成長速度が遅くなる傾向にある。後述のｎ−型半導体領域ＥＸ形成用のイオン注入工程(後述のステップＳ８に対応)と後述のｎ＋型半導体領域ＳＤ形成用のイオン注入工程（後述のステップＳ１０に対応）とを行う前に、ステップＳ５で半導体層ＥＰを形成することで、半導体層ＥＰをエピタキシャル成長する際に、半導体層ＥＰの下地（ここでは半導体層ＳＭ１）の不純物濃度を低くすることができる。これにより、半導体層ＥＰを成長させやすくなり、また、半導体層ＥＰの成長速度を高めることができる。
また、半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）は、ＳＯＩ基板ＳＵＢの主面に対して、略垂直な場合（この場合、半導体層ＥＰの側壁と半導体層ＳＭ１の上面とのなす角度は略直角である）と、傾斜している場合（この場合、半導体層ＥＰの側壁と半導体層ＳＭ１の上面とのなす角度は鋭角である）とがあり得る。図１５および図１６では、一例として、半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）が、ＳＯＩ基板ＳＵＢの主面に対して傾斜している場合（この場合、半導体層ＥＰの側壁と半導体層ＳＭ１の上面とのなす角度は鋭角である）が示されている。
なお、半導体層ＳＭ１と半導体層ＳＭ１上に形成された半導体層ＥＰとを合わせたものを、以下では、半導体層ＳＭ２と称することとする。
次に、図１７（Ａ−Ａ断面図）および図１８（Ｂ−Ｂ断面図）に示されるように、半導体層ＥＰの表面を酸化して、半導体層ＥＰの表面（露出表面）に酸化膜ＯＸ１を形成する（図１のステップＳ６）。
ステップＳ６の酸化処理は、好ましくは熱酸化により行うことができ、ドライ酸化（ドライ熱酸化）を好適に用いることができる。酸化条件の一例を挙げれば、酸素雰囲気中（不活性ガスを含んでいてもよい）で、例えば８００℃程度の熱処理温度でＳＯＩ基板ＳＵＢを加熱することにより、半導体層ＥＰの表面を酸化して酸化膜ＯＸ１を形成する。
酸化膜ＯＸ１は、半導体層ＥＰの表層部（表面近傍領域）が酸化することにより形成された膜であり、半導体層ＥＰを構成する材料の酸化物からなる膜である。半導体層ＥＰがシリコン層からなる場合は、半導体層ＥＰの表面に形成される酸化膜ＯＸ１は、酸化シリコン膜からなる。酸化膜ＯＸ１の厚みは、好ましくは２〜５ｎｍ程度である。
ステップＳ６では、半導体層ＥＰの露出面が酸化されて酸化膜ＯＸ１が形成されるが、ゲート電極ＧＥは、上面が絶縁膜ＩＬ１で覆われ、側面（側壁）がサイドウォールスペーサＳＷ１で覆われており、ステップＳ６の酸化処理を行う段階で露出していないため、ゲート電極ＧＥはステップＳ６では酸化されない。また、ステップＳ６では、絶縁膜ＩＬ１と、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３とは、酸化されない。
ステップＳ６では、半導体層ＥＰの露出表面全体に酸化膜ＯＸ１を形成して、半導体層ＥＰに露出部（露出面）が生じていない状態にすることが好ましい。これにより、後述のステップＳ７のエッチング工程で、半導体層ＥＰがエッチングされてしまうのを、より的確に防止または抑制できるようになる。
また、上述のように、半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）は、ＳＯＩ基板ＳＵＢの主面に対して、略垂直な場合と、傾斜している場合（図１５および図１６に対応）とがあり得る。図１５および図１６に示されるように、半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）がＳＯＩ基板ＳＵＢの主面に対して傾斜している場合（この場合、半導体層ＥＰの側壁と半導体層ＳＭ１の上面とのなす角度は鋭角である）は、図１７および図１８に示されるように、酸化膜ＯＸ１は、半導体層ＥＰの上面全体と半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）全体とに形成され得る。一方、半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）がＳＯＩ基板ＳＵＢの主面に対して略垂直な場合は、酸化膜ＯＸ１は、半導体層ＥＰの上面全体と側壁ＥＰ１とには形成されるが、半導体層ＥＰの側面（側壁）ＥＰ２がサイドウォールスペーサＳＷ１に接触（密着）していると、半導体層ＥＰの側面（側壁）ＥＰ２には酸化膜ＯＸ１が形成されないこともあり得る。ここで、半導体層ＥＰの側壁（側面）ＥＰ１は、平面視で素子分離領域ＳＴに隣接する側壁（側面）であり、半導体層ＥＰの側面（側壁）ＥＰ２は、ゲート電極ＧＥに対向する側（従って半導体層ＥＰを成長させた段階でサイドウォールスペーサＳＷ１に対向する側）の側面（側壁）に対応している。
すなわち、半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）が、ＳＯＩ基板ＳＵＢの主面に対して略垂直であるか傾斜しているかにかかわらず、ステップＳ６では、半導体層ＥＰの上面と側壁ＥＰ１とには酸化膜ＯＸ１が形成される。そして、半導体層ＥＰの側面（側壁）ＥＰ２がサイドウォールスペーサＳＷ１から離間している場合、すなわち、半導体層ＥＰの側面ＥＰ２とサイドウォールスペーサＳＷ１との間に隙間が存在する場合は、ステップＳ６で、半導体層ＥＰの側面ＥＰ２にも酸化膜ＯＸ１が形成される。一方、半導体層ＥＰの側面（側壁）ＥＰ２がサイドウォールスペーサＳＷ１に接触または密着している場合、すなわち、半導体層ＥＰの側面ＥＰ２とサイドウォールスペーサＳＷ１との間に隙間が存在しない場合は、ステップＳ６で、半導体層ＥＰの側面ＥＰ２に酸化膜ＯＸ１が形成されないこともあり得る。
次に、図１９（Ａ−Ａ断面図）および図２０（Ｂ−Ｂ断面図）に示されるように、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３を、エッチングにより除去する（図１のステップＳ７）。ステップＳ７のエッチングにより、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３が除去され、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２が露出される。
ステップＳ７では、絶縁膜ＩＬ３のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ７では、絶縁膜ＩＬ２のエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。つまり、ステップＳ７では、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくいようなエッチング条件で、エッチングを行う。絶縁膜ＩＬ２と絶縁膜ＩＬ３とは異なる材料により形成されているため、絶縁膜ＩＬ２に対する絶縁膜ＩＬ３のエッチング選択比を確保することができる。
このため、ステップＳ７のエッチング工程では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３をエッチングして除去し、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２をエッチングストッパ膜として機能させることができる。これにより、ステップＳ７では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２は、除去されずに残存する。
また、ステップＳ７では、絶縁膜ＩＬ３のエッチング速度よりも酸化膜ＯＸ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ７では、酸化膜ＯＸ１のエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。つまり、ステップＳ７では、絶縁膜ＩＬ３よりも酸化膜ＯＸ１がエッチングされにくいようなエッチング条件で、エッチングを行う。このため、酸化膜ＯＸ１と絶縁膜ＩＬ３とは異なる材料により形成されているようにし、酸化膜ＯＸ１に対する絶縁膜ＩＬ３のエッチング選択比を確保する。
このため、ステップＳ７のエッチング工程では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３をエッチングして除去する一方で、酸化膜ＯＸ１を、半導体層ＥＰのエッチング保護膜として機能させることができる。これにより、ステップＳ７で半導体層ＥＰがエッチングされるのを防止または抑制することができる。
従って、ステップＳ７は、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２と酸化膜ＯＸ１とがエッチングされにくいようなエッチング条件で、エッチングを行うことになる。このため、絶縁膜ＩＬ３は、絶縁膜ＩＬ２および酸化膜ＯＸ１のいずれとも異なる材料により形成されている必要がある。窒化シリコン膜と酸化シリコン膜とは、エッチング選択比を大きくしたエッチングが可能であり、すなわち、窒化シリコン膜と酸化シリコン膜とのうちの一方のエッチングを抑制しながら他方を選択的にエッチングすることが可能である。このため、絶縁膜ＩＬ３を窒化シリコン膜により形成し、絶縁膜ＩＬ２を酸化シリコン膜により形成しておけば、より好ましい。また、酸化膜ＯＸ１が酸化シリコン膜であれば、更に好ましい。これにより、ステップＳ７において、窒化シリコン膜（絶縁膜ＩＬ３）よりも酸化シリコン膜（絶縁膜ＩＬ２および酸化膜ＯＸ１）がエッチングされにくいエッチング条件を採用すれば、酸化シリコン膜からなる絶縁膜ＩＬ２および酸化膜ＯＸ１がエッチングされるのを抑制または防止しながら、窒化シリコン膜からなる絶縁膜ＩＬ３を選択的にエッチングすることができる。
なお、ステップＳ７のエッチングの条件によっては、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３が除去されたことで露出した絶縁膜ＩＬ２の表層部（上層部）がエッチングによって除去される場合もあるが、この場合でも、絶縁膜ＩＬ２は完全には除去されず、絶縁膜ＩＬ２を層状に残存させるように、ステップＳ７のエッチング条件を設定することが好ましい。つまり、ステップＳ７の前後で絶縁膜ＩＬ２の厚みは同じか、あるいは、ステップＳ７の前よりもステップＳ７の後の方が絶縁膜ＩＬ２の厚みは薄くなるが、ステップＳ７を行っても、絶縁膜ＩＬ２は層状に残存し、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２で覆われていた部分の半導体層ＳＭ１とゲート電極ＧＥの側壁とが露出されないようにすることが好ましい。これにより、ステップＳ７でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３を除去しても、ゲート電極ＧＥの側壁上から半導体層ＳＭ１上にかけて絶縁膜ＩＬ２が連続的に（層状に）延在した状態は維持される。
また、絶縁膜ＩＬ３および酸化膜ＯＸ１の各厚みやステップＳ７のエッチングの条件によっては、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３をステップＳ７で除去する間に、酸化膜ＯＸ１がエッチングによって除去されてしまい、ステップＳ７のエッチングを終了した段階で半導体層ＥＰの表面が露出する場合もあり得る。そのような場合であっても、酸化膜ＯＸ１を形成しなかった場合（すなわちステップＳ６の酸化工程を省略した場合）に比べて、ステップＳ７で半導体層ＥＰがエッチングされるのを抑制することができる。
しかしながら、ステップＳ７において、酸化膜ＯＸ１は完全には除去されずに、ステップＳ７のエッチングを終了した段階で、半導体層ＥＰの表面に酸化膜ＯＸ１が残存していることがより好ましく、半導体層ＥＰの表面に酸化膜ＯＸ１が層状に残存していれば、更に好ましい。これにより、ステップＳ７のエッチング中に半導体層ＥＰの表面が露出して半導体層ＥＰがエッチングされてしまうのを、より的確に防止または抑制することができるようになる。
また、ステップＳ７では、絶縁膜ＩＬ３のエッチング速度よりも半導体層ＥＰのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行えば、更に好ましい。つまり、ステップＳ７では、絶縁膜ＩＬ３よりも半導体層ＥＰがエッチングされにくいようなエッチング条件で、エッチングを行えば、更に好ましい。これにより、ステップＳ７のエッチング中に、たとえ酸化膜ＯＸ１が除去されて半導体層ＥＰが露出したとしても、露出した半導体層ＥＰがエッチングされるのを抑制することができる。
また、ステップＳ７では、半導体層ＥＰのエッチング速度よりも酸化膜ＯＸ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行えば、更に好ましい。つまり、ステップＳ７では、半導体層ＥＰよりも酸化膜ＯＸ１がエッチングされにくいようなエッチング条件で、エッチングを行えば、更に好ましい。これにより、半導体層ＥＰの表面に、半導体層ＥＰよりもエッチングされにくい（従ってエッチング耐性が高い）酸化膜ＯＸ１が形成された状態で、ステップＳ７のエッチングを行うことになるため、酸化膜ＯＸ１をエッチング保護膜としたことによる効果を、的確に享受することができるようになる。
このように、ステップＳ７では、絶縁膜ＩＬ３を選択的にエッチングできるエッチング法を用いることが好ましく、ウェットエッチングが好ましい。窒化シリコンは、酸化シリコンやシリコンなどに対して高選択比のエッチングが可能であり、この場合、ウェットエッチングを好適に用いることができる。このため、絶縁膜ＩＬ３を窒化シリコンにより形成し、絶縁膜ＩＬ２を酸化シリコンにより形成した場合は、ウェットエッチングにより、絶縁膜ＩＬ３をエッチングして除去するとともに、絶縁膜ＩＬ２および酸化膜ＯＸ１のエッチングを的確に抑制または防止することができる。絶縁膜ＩＬ３を窒化シリコンにより形成し、絶縁膜ＩＬ２を酸化シリコンにより形成した場合のエッチング液としては、例えばリン酸薬液などを好適に用いることができる。このため、絶縁膜ＩＬ２と絶縁膜ＩＬ３とは異なる材料からなるが、絶縁膜ＩＬ２を酸化シリコン膜とし、かつ絶縁膜ＩＬ３を窒化シリコン膜とする組み合わせを、好適に用いることができる。
つまり、酸化膜ＯＸ１および絶縁膜ＩＬ２に対する絶縁膜ＩＬ３の高いエッチング選択比を確保できるように、絶縁膜ＩＬ２と絶縁膜ＩＬ３との各材料を選択することが好ましく、この観点で、絶縁膜ＩＬ２を酸化シリコン膜とし、かつ、絶縁膜ＩＬ３を窒化シリコン膜とすることは好適である。また、半導体層ＥＰをシリコン層とし、酸化膜ＯＸ１を酸化シリコン膜とすることも好適である。
また、ステップＳ６で形成された酸化膜ＯＸ１の厚みは、２ｎｍ以上であることが、より好ましい。これにより、ステップＳ７で酸化膜ＯＸ１をエッチング保護膜として的確に機能させることができ、ステップＳ７で半導体層ＥＰがエッチングされるのを防止または抑制できるという効果を的確に得ることができる。
また、ステップＳ６で形成された酸化膜ＯＸ１の厚みは、５ｎｍ以下であることが、より好ましい。これにより、酸化膜ＯＸ１を後で（ステップＳ７よりも後で）除去しやすくなる。また、ステップＳ６で酸化膜ＯＸ１を形成する際に、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３の表面が酸化してしまうのを、防止しやすくなる。
従って、ステップＳ６で形成された酸化膜ＯＸ１の厚みは、２〜５ｎｍが特に好適である。
また、ゲート電極ＧＥ上の絶縁膜ＩＬ１を、絶縁膜ＩＬ３と同材料により形成しておけば、ステップＳ７でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３をエッチングにより除去するとともに、ゲート電極ＧＥ上の絶縁膜ＩＬ１もエッチングにより除去することができる。例えば、絶縁膜ＩＬ３を窒化シリコンにより形成する場合は、絶縁膜ＩＬ１も窒化シリコンにより形成しておけば、ステップＳ７において、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３だけでなく、ゲート電極ＧＥ上の絶縁膜ＩＬ１もエッチングにより除去することができる。ステップＳ７でゲート電極ＧＥ上の絶縁膜ＩＬ１を除去すると、ゲート電極ＧＥの上面が露出されるが、ゲート電極ＧＥの側壁（側面）は、絶縁膜ＩＬ２で覆われているため、露出されない。ゲート電極ＧＥ上から絶縁膜ＩＬ１を除去しておけば、後述のステップＳ１２でゲート電極ＧＥの上部に金属シリサイド層ＭＳを形成することが可能になる。
また、本実施の形態では、ステップＳ５でゲート電極ＧＥおよびサイドウォールスペーサＳＷ１で覆われていない部分の半導体層ＳＭ１上に半導体層ＥＰを形成した後、ステップＳ６で半導体層ＥＰの表面を酸化し、その後、ステップＳ７でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３を除去している。このため、ステップＳ７の後に残存する絶縁膜ＩＬ２（サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ２）上に、半導体層ＳＭ１は乗り上げていない。すなわち、半導体層ＥＰは、絶縁膜ＩＬ２から露出される部分の半導体層ＳＭ１上に形成されているが、絶縁膜ＩＬ２上に半導体層ＥＰは乗り上げていない。つまり、半導体層ＥＰの側面は、絶縁膜ＩＬ２の端部に隣接（または近接）しているが、半導体層ＳＭ１上に延在する部分の絶縁膜ＩＬ２の上には、半導体層ＥＰは形成されていない。
また、本実施の形態では、ステップＳ７で、サイドウォールスペーサＳＷ１の一部（ここでは絶縁膜ＩＬ３）を除去し、かつ、他の一部（ここでは絶縁膜ＩＬ２）を残している。ステップＳ７で、サイドウォールスペーサＳＷ１の全部を除去することも考えられる。しかしながら、ステップＳ７でサイドウォールスペーサＳＷ１の全部を除去する場合に比べて、ステップＳ７で、サイドウォールスペーサＳＷ１の一部（ここでは絶縁膜ＩＬ３）を除去し、かつ、他の一部（ここでは絶縁膜ＩＬ２）を残した場合は、次のような利点を得られる。
すなわち、ゲート電極ＧＥが露出してオーバーエッチングされるのを防止することができる。また、サイドウォールスペーサＳＷ１のうち、ステップＳ７で除去されずにゲート電極ＧＥの側壁上に残存した部分（ここでは絶縁膜ＩＬ２）を、後述のステップＳ８でゲート電極ＧＥとともにイオン注入阻止マスクとして機能させることができる。すなわち、ゲート電極ＧＥの側壁上に残存する絶縁膜ＩＬ２を、後述のステップＳ８でオフセットスペーサとして機能させることができる。このため、ｎ−型半導体領域ＥＸとゲート電極ＧＥとのオーバーラップ量を制御することができる。ステップＳ７でサイドウォールスペーサＳＷ１の一部（ここでは絶縁膜ＩＬ３）を除去し、他の一部（ここでは絶縁膜ＩＬ２）を残すようにするには、サイドウォールスペーサＳＷ１を絶縁膜ＩＬ２，ＩＬ３を有する積層膜ＬＭで形成することが好ましく、これにより、ステップＳ７でサイドウォールスペーサＳＷ１の除去部（絶縁膜ＩＬ３）と残存部（絶縁膜ＩＬ２）とを的確に設定しやすくなる。
次に、図２１（Ａ−Ａ断面図）および図２２（Ｂ−Ｂ断面図）に示されるように、半導体層ＳＭ２（すなわち半導体層ＳＭ１，ＥＰ）におけるゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸを形成する（図２のステップＳ８）。
なお、図２１および図２２では、イオン注入を矢印で模式的に示してある。また、ステップＳ８のイオン注入により不純物（ドーパント）が注入された領域（すなわちｎ−型半導体領域ＥＸ）が分かるように、図２１および図２２では、ステップＳ８のイオン注入により不純物（ドーパント）が注入された領域（すなわちｎ−型半導体領域ＥＸ）全体に同じハッチングを付してある。また、後述の図２３、図２４、図２６および図２７では、図面を見やすくするために、ｎ−型半導体領域ＥＸを示すハッチングを省略し、半導体層ＥＰ全体にドットのハッチング（図１５〜図２０の半導体層ＥＰと同じハッチング）を付し、半導体層ＳＭ１全体に斜線のハッチング（図３、図４、図６、図７、図９〜図２０の半導体層ＳＭ１と同じハッチング）を付してある。但し、実際には、後述の図２３、図２４、図２６および図２７においても、図２１および図２２とほぼ同じ領域に、ｎ−型半導体領域ＥＸが形成されている。
ステップＳ８のイオン注入（ｎ−型半導体領域ＥＸを形成するためのイオン注入）では、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することができる。また、絶縁膜ＩＬ２のうち、ゲート電極ＧＥの側壁上に延在する部分も、マスク（イオン注入阻止マスク）として機能することができる。絶縁膜ＩＬ２のうち、半導体層ＳＭ１上に延在する部分は、厚み（ＳＯＩ基板ＳＵＢの主面に略垂直な方向の厚み）が薄いため、不純物イオンは通過することができる（すなわち、イオン注入の注入エネルギーを、半導体層ＳＭ１上に延在する部分の絶縁膜ＩＬ２を注入イオンが通過できる値に設定する）。
このため、ステップＳ８のイオン注入により、ｎ−型半導体領域ＥＸは、半導体層ＳＭ１および半導体層ＥＰ（の積層体）において、ゲート電極ＧＥの側壁上に延在する部分の絶縁膜ＩＬ２に対して自己整合して形成される。
また、酸化膜ＯＸ１が半導体層ＥＰの表面を覆っているため、半導体層ＥＰに直接イオン注入する場合にくらべて、半導体層ＥＰへのダメージを低減することができる。すなわち、酸化膜ＯＸ１は、ｎ−型半導体領域ＥＸを形成する際の保護膜としても機能している。本実施の形態では、酸化膜ＯＸ１がイオン注入時の保護膜としても兼用できるため、このような保護膜を新たに形成する必要がなく、製造工程の簡略化を図ることができる。
このため、本実施の形態では、ステップＳ６で半導体層ＥＰの表面を酸化し、ステップＳ７でサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３を除去しているが、ステップＳ８のイオン注入は、酸化膜ＯＸ１が半導体層ＥＰ上に存在している状態で行うことが好ましい。そうすることにより、ステップＳ８では、酸化膜ＯＸ１が半導体層ＥＰ上に存在している状態で、半導体層ＥＰおよび半導体層ＳＭ１に不純物がイオン注入されることになる。酸化膜ＯＸ１が半導体層ＥＰ上に存在している状態で、半導体層ＥＰに不純物をイオン注入すれば、酸化膜ＯＸ１を半導体層ＥＰの保護膜として機能させることができるため、半導体層ＥＰ上に酸化膜ＯＸ１が無い状態で半導体層ＥＰに不純物をイオン注入する場合に比べて、半導体層ＥＰへのダメージを低減することができる。
また、本実施の形態では、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ２が形成されている状態で、ステップＳ８のイオン注入を行ってｎ−型半導体領域ＥＸを形成するため、ゲート電極ＧＥの側壁上の絶縁膜ＩＬ２は、オフセットスペーサとして機能することができる。ｎ−型半導体領域ＥＸとゲート電極ＧＥとのオーバーラップ量は、ゲート電極ＧＥの側壁上に延在する部分の絶縁膜ＩＬ２の厚みにより、制御することができる。ここで、ｎ−型半導体領域ＥＸとゲート電極ＧＥとのオーバーラップ量とは、ｎ−型半導体領域ＥＸのうち、ゲート電極ＧＥの直下に位置する部分の寸法（ゲート長方向の寸法）に対応している。
上記ステップＳ７を行った際に半導体層ＥＰの表面に酸化膜ＯＸ１が残存した場合、その残存した酸化膜ＯＸ１は、ステップＳ７の後に行われる種々の工程または処理で除去される場合がある。例えば、ステップＳ８のイオン注入後の洗浄処理、後述のステップＳ９で行われるエッチバック処理、後述のステップＳ１０のイオン注入後の洗浄処理、後述のステップＳ１２の金属膜ＭＥ形成工程の前にシリサイドブロック膜を形成する際のパターニング用のエッチング工程、あるいは、後述のステップＳ１２で金属膜ＭＥ形成前に行われる洗浄処理などで、酸化膜ＯＸ１が除去される場合がある。ここで、シリサイドブロック膜は、金属シリサイド層ＭＳを形成したくない領域に選択的に形成した絶縁膜（例えば酸化シリコン膜）である。
ここでは、ステップＳ８のイオン注入後の洗浄処理で半導体層ＥＰの表面の酸化膜ＯＸ１が除去されたものとして、図２３および図２３以降の図では、酸化膜ＯＸ１を図示していないが、半導体層ＥＰの表面に酸化膜ＯＸ１が残存している場合もあり得る。但し、後述のステップＳ１２では、サイドウォールスペーサＳＷ２で覆われていない部分の半導体層ＥＰの表面が露出した状態で金属膜ＭＥを形成する必要がある。このため、ステップＳ７を行った際に半導体層ＥＰの表面に酸化膜ＯＸ１が残存した場合は、後述のステップＳ１２で金属膜ＭＥを形成するまでに、半導体層ＥＰの表面から酸化膜ＯＸ１を除去し、サイドウォールスペーサＳＷ２で覆われていない部分の半導体層ＥＰの表面が露出した状態で後述の金属膜ＭＥを形成する。但し、半導体層ＥＰの表面に酸化膜ＯＸ１が残存した状態で後述のステップＳ９で絶縁膜ＩＬ４を形成した場合には、半導体層ＥＰと後述のサイドウォールスペーサＳＷ２との間には、酸化膜ＯＸ１が介在することになり、半導体層ＥＰとサイドウォールスペーサＳＷ２との間の酸化膜ＯＸ１は、後述の金属膜ＭＥを形成する段階でも、除去せずに残存させることができる。
次に、ゲート電極ＧＥの側壁上と半導体層ＥＰの側壁上とに、側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ２，ＳＷ３を形成する（図２のステップＳ９）。サイドウォールスペーサＳＷ２，ＳＷ３は、絶縁膜からなり、側壁絶縁膜とみなすことができる。
ステップＳ９のサイドウォールスペーサＳＷ２，ＳＷ３形成工程は、次のようにして行うことができる。
まず、図２３（Ａ−Ａ断面図）および図２４（Ｂ−Ｂ断面図）に示されるように、ＳＯＩ基板ＳＵＢの主面（主面全面）上に、ゲート電極ＧＥおよび半導体層ＥＰを覆うように、サイドウォールスペーサＳＷ２，ＳＷ３形成用の絶縁膜ＩＬ４を形成する。サイドウォールスペーサＳＷ２，ＳＷ３形成用の絶縁膜ＩＬ４は、単層の絶縁膜（単層膜）または複数層の絶縁膜（積層膜）とすることができる。単層の場合、例えば窒化シリコン膜の単層膜を用いることができ、複数層の場合、例えば酸化シリコン膜とその上の窒化シリコン膜との積層膜を用いることができる。それから、図２５（要部平面図）、図２６（Ａ−Ａ断面図）および図２７（Ｂ−Ｂ断面図）に示されるように、異方性エッチング技術により、絶縁膜ＩＬ４をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ２を形成するとともに、半導体層ＥＰの側壁上にサイドウォールスペーサＳＷ３を形成する。
このエッチバック工程では、絶縁膜ＩＬ４の堆積膜厚の分だけ絶縁膜ＩＬ４を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥの側壁上にこの絶縁膜ＩＬ４を残してサイドウォールスペーサＳＷ２とし、半導体層ＥＰの側壁上にこの絶縁膜ＩＬ４を残してサイドウォールスペーサＳＷ３とし、他の領域の絶縁膜ＩＬ４を除去する。
ステップＳ９の直前の段階で、ゲート電極ＧＥの側壁上には絶縁膜ＩＬ２が形成されていたため、ステップＳ９では、サイドウォールスペーサＳＷ２は、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ２を介して形成される。すなわち、サイドウォールスペーサＳＷ２は、ゲート電極ＧＥ（の側壁）には接しておらず、サイドウォールスペーサＳＷ２とゲート電極ＧＥ（の側壁）との間には、絶縁膜ＩＬ２が介在している。また、サイドウォールスペーサＳＷ２は、半導体層ＳＭ１には接しておらず、サイドウォールスペーサＳＷ２と半導体層ＳＭ１との間には、絶縁膜ＩＬ２が介在している。このため、サイドウォールスペーサＳＷ２を形成すると、絶縁膜ＩＬ２は、半導体層ＳＭ１とサイドウォールスペーサＳＷ２の間の領域と、ゲート電極ＧＥとサイドウォールスペーサＳＷ２の間の領域の、両領域にわたって延在した状態になる。また、半導体層ＳＭ２（すなわち半導体層ＳＭ１，ＥＰ）に形成されているｎ−型半導体領域ＥＸの上方にサイドウォールスペーサＳＷ２が形成されているが、サイドウォールスペーサＳＷ２とｎ−型半導体領域ＥＸの一部との間には、絶縁膜ＩＬ２が介在している。
ステップＳ９で形成されたサイドウォールスペーサＳＷ２は、一部が半導体層ＥＰ上に乗り上げている。すなわち、サイドウォールスペーサＳＷ２の一部が半導体層ＥＰ上に存在（位置）している。
具体的には、サイドウォールスペーサＳＷ２におけるゲート長方向の外端部が半導体層ＥＰの上に位置している。ここで、サイドウォールスペーサＳＷ２におけるゲート長方向の外端部とは、ゲート長方向（そのサイドウォールスペーサＳＷ２が側壁に形成されているゲート電極ＧＥのゲート長方向）に沿った（平行な）方向の端部であって、ゲート電極ＧＥに隣接する側とは反対側の端部に対応している。換言すれば、サイドウォールスペーサＳＷ２におけるゲート電極ＧＥに隣接する側とは反対側の端部が、半導体層ＥＰの上に位置している。すなわち、サイドウォールスペーサＳＷ２において、ゲート電極ＧＥに近い側は、半導体層ＥＰ上には位置していないが、ゲート電極ＧＥから遠い側は、半導体層ＥＰ上に乗り上げている。別の見方をすると、半導体層ＥＰの端部（ゲート電極ＧＥに対向する側の端部）付近上に、サイドウォールスペーサＳＷ２の一部が乗り上げている。
サイドウォールスペーサＳＷ２の一部が半導体層ＥＰ上に乗り上げるようにするためには、ステップＳ９で形成されたサイドウォールスペーサＳＷ２の厚みＴ２を、上記サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３（すなわち上記ステップＳ７で除去した絶縁膜ＩＬ３）の厚みＴ１よりも大きく（厚く）する（すなわちＴ１＜Ｔ２）。
ここで、サイドウォールスペーサＳＷ２の厚みＴ２は、ゲート長方向（そのサイドウォールスペーサＳＷ２が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応し、図２６に示されている。サイドウォールスペーサＳＷ２の厚みＴ２は、サイドウォールスペーサＳＷ２，ＳＷ３形成用の絶縁膜ＩＬ４の成膜時の膜厚（堆積膜厚）を調整することにより、制御することができる。また、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３の厚みＴ１は、ゲート長方向（そのサイドウォールスペーサＳＷ１が側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応し、上記図１３に示されている。このため、厚みＴ２の測定方向と厚みＴ１の測定方向とは同じである。サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３の厚みＴ１は、絶縁膜ＩＬ３の成膜時の膜厚（堆積膜厚）を調整することにより、制御することができる。従って、サイドウォールスペーサＳＷ２，ＳＷ３形成用の絶縁膜ＩＬ４の成膜時の膜厚（堆積膜厚）は、絶縁膜ＩＬ３の成膜時の膜厚（堆積膜厚）よりも大きく（厚く）することが好ましい。
また、ＳＯＩ基板ＳＵＢにおいては、素子分離領域ＳＴを形成したことで、半導体層ＳＭ１は、複数の区画（すなわち活性領域）に分割され、それぞれの活性領域を構成する半導体層ＳＭ１は、素子分離領域ＳＴにより周囲を囲まれた状態となっている。そして、各活性領域を構成する半導体層ＳＭ１に、上述の工程および後述の工程によりＭＩＳＦＥＴが形成される。
ステップＳ５で、半導体層ＥＰは、半導体層ＳＭ１上に成長し、素子分離領域ＳＴ上には成長しないため、半導体層ＳＭ１と素子分離領域ＳＴとの境界（平面視での境界）に、半導体層ＥＰの側壁（側面）ＥＰ１が形成される。半導体層ＥＰの側壁（側面）ＥＰ１は、平面視で素子分離領域ＳＴに隣接する側壁（側面）である。そして、ステップＳ９では、半導体層ＥＰの側壁ＥＰ１上に、サイドウォールスペーサＳＷ３が形成される。半導体層ＥＰの側壁ＥＰ１は、平面視で素子分離領域ＳＴに隣接しているため、半導体層ＥＰの側壁ＥＰ１上に形成されたサイドウォールスペーサＳＷ３の底面（下面）は、素子分離領域ＳＴ上に位置することになる。すなわち、サイドウォールスペーサＳＷ３は、半導体層ＥＰの側壁ＥＰ１上に形成され、かつ素子分離領域ＳＴ上に位置している。つまり、サイドウォールスペーサＳＷ３は、素子分離領域ＳＴ上に位置し、かつ半導体層ＥＰの側壁ＥＰ１に隣接した状態となっている。このため、サイドウォールスペーサＳＷ３は、半導体層ＥＰの側壁ＥＰ１に対向する側面と、素子分離領域ＳＴに対向する底面とを有している。
素子分離領域ＳＴに隣接する位置に、半導体層ＥＰの側壁ＥＰ１があり、この半導体層ＥＰの側壁ＥＰ１上にサイドウォールスペーサＳＷ３を形成するが、このサイドウォールスペーサＳＷ３は、図２７のように、半導体層ＥＰの側壁ＥＰ１上に形成され、かつ素子分離領域ＳＴ上に位置している。しかしながら、後述の図４３のように素子分離領域ＳＴに窪み部であるディボット（ＤＴ）が生じた場合は、そのディボット（ＤＴ）に隣接する領域では、半導体層ＥＰの側壁ＥＰ１だけでなく、半導体層ＳＭ１の側面ＳＭ１ａも露出された状態になる（これについては後で再度説明する）。この場合、半導体層ＥＰの側壁ＥＰ１上にサイドウォールスペーサＳＷ３を形成すると、素子分離領域ＳＴのディボット（ＤＴ）に隣接する領域では、後述の図４６のように、サイドウォールスペーサＳＷ３は、半導体層ＥＰの側壁ＥＰ１上に形成され、かつ素子分離領域ＳＴ上に位置し、かつ半導体層ＳＭ１の側面ＳＭ１ａも覆うことになる。半導体層ＳＭ１の側面ＳＭ１ａは、サイドウォールスペーサＳＷ３で覆われたことで、後述のステップＳ１２での金属シリサイド層ＭＳの形成が防止される。
サイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３とは、同じ絶縁膜ＩＬ４を用いて、同工程で形成されている。このため、サイドウォールスペーサＳＷ２が単層の絶縁膜からなる場合は、サイドウォールスペーサＳＷ３も同材料の単層の絶縁膜からなり、サイドウォールスペーサＳＷ２が積層の絶縁膜からなる場合は、サイドウォールスペーサＳＷ３も同じ積層の絶縁膜からなる。例えば、サイドウォールスペーサＳＷ２が窒化シリコン膜からなる場合は、サイドウォールスペーサＳＷ３も窒化シリコン膜からなり、サイドウォールスペーサＳＷ２が酸化シリコン膜と窒化シリコン膜との積層膜からなる場合は、サイドウォールスペーサＳＷ３も酸化シリコン膜と窒化シリコン膜との積層膜からなる。
なお、本実施の形態では、発明の理解を簡単にするため、サイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３をそれぞれ区別して説明しているが、これらは一体化している膜である。つまり、図２５の素子分離領域ＳＴ上のゲート電極ＧＥの側壁等では、サイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３は繋がっている。
また、図２６では省略しているが、ゲート長方向（図２５のＡ−Ａ断面の延長線上）における半導体層ＥＰの側壁ＥＰ１にもサイドウォールスペーサＳＷ３は形成されている。すなわち、サイドウォールスペーサＳＷ３は活性領域（素子分離領域ＳＴによって周囲を囲まれた半導体層ＳＭ１）に形成された半導体層ＥＰを囲むように形成される。言い換えれば、サイドウォールスペーサＳＷ３は、ゲート長方向およびゲート幅方向において、半導体層ＥＰの側壁ＥＰ１に形成される。
次に、図２８（Ａ−Ａ断面図）および図２９（Ｂ−Ｂ断面図）に示されるように、半導体層ＳＭ２（すなわち半導体層ＳＭ１，ＥＰ）におけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤを形成する（図２のステップＳ１０）。
なお、図２８および図２９では、イオン注入を矢印で模式的に示してある。また、ステップＳ１０のイオン注入により不純物（ドーパント）が注入された領域（すなわちｎ＋型半導体領域ＳＤ）が分かるように、図２８および図２９では、ステップＳ１０のイオン注入により不純物（ドーパント）が注入された領域（すなわちｎ＋型半導体領域ＳＤ）全体に同じハッチングを付してある。また、図２８および図２９では、ステップＳ１０のイオン注入では不純物（ドーパント）が注入されずに、ｎ−型半導体領域ＥＸのままとなっている領域全体に他の同じハッチング（ｎ−型半導体領域ＥＸを示すハッチング）を付してある。また、後述の図３０〜図３９では、図面を見やすくするために、ｎ−型半導体領域ＥＸを示すハッチングと、ｎ＋型半導体領域ＳＤを示すハッチングとを省略してある。そして、後述の図３０〜図３９では、半導体層ＥＰ全体にドットのハッチング（図１５〜図２０、図２３、図２４、図２６および図２７の半導体層ＥＰと同じハッチング）を付し、半導体層ＳＭ１全体に斜線のハッチング（図３、図４、図６、図７、図９〜図２０、図２３、図２４、図２６および図２７の半導体層ＳＭ１と同じハッチング）を付してある。但し、実際には、後述の図３０〜図３９においても、図２８および図２９とほぼ同じ領域に、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤが形成されている。
ステップＳ１０のイオン注入（ｎ＋型半導体領域ＳＤを形成するためのイオン注入）では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２が（更にゲート電極ＧＥとサイドウォールスペーサＳＷ２との間の絶縁膜ＩＬ２も）、マスク（イオン注入阻止マスク）として機能することができる。このため、ステップＳ１０のイオン注入により、ｎ＋型半導体領域ＳＤは、サイドウォールスペーサＳＷ２に対して自己整合して形成される。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも、不純物濃度が高い。
ステップＳ８のイオン注入（ｎ−型半導体領域ＥＸ形成用のイオン注入）では、ゲート電極ＧＥで覆われていない部分の半導体層ＳＭ２（ＳＭ１，ＥＰ）にｎ型不純物が注入され、ステップＳ１０のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入）では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２で覆われない部分の半導体層ＳＭ２（ＳＭ１，ＥＰ）にｎ型不純物が注入される。
ステップＳ９でサイドウォールスペーサＳＷ２を形成する前に、ｎ−型半導体領域ＥＸを形成するためのイオン注入（ステップＳ８）を行い、ステップＳ９でサイドウォールスペーサＳＷ２を形成した後で、ｎ＋型半導体領域ＳＤを形成するためのイオン注入（ステップＳ１０）を行っている。このため、ステップＳ１０までを行うと、ｎ−型半導体領域ＥＸは、サイドウォールスペーサＳＷ２の直下の部分の半導体層ＳＭ２（ＳＭ１，ＥＰ）に形成されている状態となる。従って、ｎ−型半導体領域ＥＸは、半導体層ＳＭ２において、チャネル形成領域（ゲート電極ＧＥの直下に位置する部分の半導体層ＳＭ１）に隣接して形成され、ｎ＋型半導体領域ＳＤは、半導体層ＳＭ２において、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間しかつｎ−型半導体領域ＥＸに接する（隣接する）位置に形成された状態となる。なお、ゲート電極ＧＥの直下に位置する部分の半導体層ＳＭ１が、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。
ＳＯＩ基板ＳＵＢの厚み方向に見ると、ｎ−型半導体領域ＥＸは、半導体層ＥＰから半導体層ＳＭ１にかけて形成されており、ｎ＋型半導体領域ＳＤも、半導体層ＥＰから半導体層ＳＭ１にかけて形成されている。
半導体層ＥＰには、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤに対応）が形成されているため、半導体層ＥＰを、ソース・ドレイン用（ソース・ドレイン形成用）の半導体層（エピタキシャル半導体層）とみなすことができる。
ステップＳ８，Ｓ１０でｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤを形成することにより、ゲート電極ＧＥの両側（ゲート長方向の両側）の半導体層ＳＭ２（ＳＭ１，ＥＰ）に、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成された状態になる。このソースまたはドレイン用の半導体領域は、ｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより構成され、ＬＤＤ（Lightly Doped Drain）構造を備えている。すなわち、半導体層ＳＭ２（ＳＭ１，ＥＰ）において、チャネル形成領域を挟んで互いに離間する領域に、（一対の）ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、ｎ−型半導体領域ＥＸよりも不純物濃度が高い、ソース・ドレイン用の（一対の）ｎ＋型半導体領域ＳＤが形成された状態になる。
次に、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸなどに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１１）。また、イオン注入領域がアモルファス化された場合は、このステップＳ１１の活性化アニール時に、結晶化させることができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤの表面（上層部）、すなわち半導体層ＥＰの表面（上層部）に、低抵抗の金属シリサイド層ＭＳを形成する（図２のステップＳ１２）。
金属シリサイド層ＭＳは、金属とｎ＋型半導体領域ＳＤ（を構成する半導体層ＥＰ）との反応層（化合物層）であり、ｎ＋型半導体領域ＳＤの上部（表層部）に形成される。金属シリサイド層ＭＳは、金属と半導体層ＥＰを構成する元素との化合物層であり、半導体層ＥＰの上部（表層部）に形成される。ステップＳ１２の金属シリサイド層ＭＳ形成工程は、具体的には、次のようにして行うことができる。
すなわち、まず、ｎ＋型半導体領域ＳＤの表面（具体的にはゲート電極ＧＥ、絶縁膜ＩＬ２およびサイドウォールスペーサＳＷ２で覆われていない部分の半導体層ＥＰの表面）を露出させる。半導体層ＥＰの表面に酸化膜ＯＸ１が残存していた場合は、酸化膜ＯＸ１を除去して半導体層ＥＰの表面を露出させる。それから、図３０（Ａ−Ａ断面図）および図３１（Ｂ−Ｂ断面図）に示されるように、ゲート電極ＧＥ、絶縁膜ＩＬ２、サイドウォールスペーサＳＷ２，ＳＷ３およびｎ＋型半導体領域ＳＤを覆うように、ＳＯＩ基板ＳＵＢの主面（全面）上に、金属膜ＭＥを形成する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。それから、熱処理によって、金属膜ＭＥとｎ＋型半導体領域ＳＤ（を構成する半導体層ＥＰ）とを反応させる。これにより、図３２（Ａ−Ａ断面図）および図３３（Ｂ−Ｂ断面図）に示されるように、ｎ＋型半導体領域ＳＤの表面（すなわち半導体層ＥＰの表面）に、金属膜ＭＥとｎ＋型半導体領域ＳＤ（を構成する半導体層ＥＰ）との反応層（金属と半導体の反応層）である金属シリサイド層ＭＳが形成される。その後、未反応の金属膜ＭＥは除去し、図３２（Ａ−Ａ断面図）および図３３（Ｂ−Ｂ断面図）は、この段階が示されている。
半導体層ＥＰがシリコン層でかつ金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＭＳはコバルトシリサイド層であり、半導体層ＥＰがシリコン層でかつ金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＭＳはニッケルシリサイド層であり、半導体層ＥＰがシリコン層でかつ金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＭＳはニッケル白金シリサイド層となる。金属シリサイド層ＭＳを形成したことで、ｎ＋型半導体領域ＳＤの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
ｎ＋型半導体領域ＳＤの表面（上層部）に金属シリサイド層ＭＳが形成されるが、ｎ＋型半導体領域ＳＤの表面に形成された金属シリサイド層ＭＳは、主として半導体層ＥＰに形成される。また、半導体層ＥＰの側壁ＥＰ１はサイドウォールスペーサＳＷ３で覆われているため、半導体層ＥＰの側壁ＥＰ１に金属シリサイド層ＭＳが形成されるのを防止できる。
また、ゲート電極ＧＥをポリシリコン膜のようなシリコン膜により形成し、かつゲート電極ＧＥの上面が露出した状態（すなわち上記絶縁膜ＩＬ１をゲート電極ＧＥ上から除去した状態）で上記金属膜ＭＥを形成した場合には、ステップＳ１２において、ゲート電極ＧＥを構成するＳｉと金属膜ＭＥとが反応することにより、ゲート電極ＧＥの上部にも金属シリサイド層ＭＳが形成される。ゲート電極ＧＥの側壁は絶縁膜ＩＬ２およびサイドウォールスペーサＳＷ２で覆われているため、ゲート電極ＧＥの側壁に金属シリサイド層ＭＳは形成されない。
ステップＳ１２では、半導体層ＥＰ上に、金属と半導体層ＥＰ（を構成する元素）との化合物層（反応層）である金属化合物層、ここでは金属シリサイド層ＭＳが形成される。半導体層ＥＰがシリコン（Ｓｉ）層の場合は、半導体層ＥＰ上に金属シリサイド層ＭＳが形成されるが、半導体層ＥＰがＳｉＧｅ（シリコンゲルマニウム）層の場合は、金属シリサイド層ＭＳの代わりに、金属シリコンジャーマナイド層が形成され、また、半導体層ＥＰがＧｅ（ゲルマニウム）層の場合は、金属シリサイド層ＭＳの代わりに、金属ジャーマナイド層が形成される。
次に、図３４（Ａ−Ａ断面図）および図３５（Ｂ−Ｂ断面図）に示されるように、ＳＯＩ基板ＳＵＢの主面（主面全面）上に、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ５を形成する（図２のステップＳ１３）。すなわち、ゲート電極ＧＥ、半導体層ＥＰ、サイドウォールスペーサＳＷ２，ＳＷ３および金属シリサイド層ＭＳを覆うように、ＳＯＩ基板ＳＵＢの主面上に絶縁膜ＩＬ５を形成する。
絶縁膜ＩＬ５としては、例えば、窒化シリコン膜とその窒化シリコン膜上の酸化シリコン膜（窒化シリコン膜よりも厚い酸化シリコン膜）との積層膜、あるいは、酸化シリコン膜の単体膜などを用いることができる。絶縁膜ＩＬ５用の酸化シリコン膜としては、酸化シリコンを主体とし、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。
絶縁膜ＩＬ５の形成後、必要に応じて、絶縁膜ＩＬ５の上面をＣＭＰ法で研磨するなどして絶縁膜ＩＬ５の上面の平坦性を高めることもできる。
次に、図３６（Ａ−Ａ断面図）および図３７（Ｂ−Ｂ断面図）に示されるように、絶縁膜ＩＬ５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ５をドライエッチングすることにより、絶縁膜ＩＬ５にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、絶縁膜ＩＬ５を貫通するように形成される。
コンタクトホールＣＮＴは、例えば、ｎ＋型半導体領域ＳＤの上部（すなわち半導体層ＥＰの上層部分に形成された金属シリサイド層ＭＳの上部）などに形成される。半導体層ＥＰの上部に形成されたコンタクトホールＣＮＴの底部では、半導体層ＥＰ上の金属シリサイド層ＭＳが露出される。
次に、コンタクトホールＣＮＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（埋め込む）。プラグＰＧは、次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜ＩＬ５上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＮＴを埋めるように形成する。その後、コンタクトホールＣＮＴの外部（絶縁膜ＩＬ５上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ５の上面が露出し、絶縁膜ＩＬ５のコンタクトホールＣＮＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図３６では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
ｎ＋型半導体領域ＳＤの上部（すなわち半導体層ＥＰの上部）に形成されたコンタクトホールＣＮＴに埋め込まれたプラグＰＧは、その底部でｎ＋型半導体領域ＳＤ（半導体層ＥＰ）の表面上の金属シリサイド層ＭＳに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧを通じて、ｎ＋型半導体領域ＳＤ（半導体層ＥＰ）の表面上の金属シリサイド層ＭＳに（従って金属シリサイド層ＭＳの下のｎ＋型半導体領域ＳＤやそれと電気的に接続されたｎ−型半導体領域ＥＸに）所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。
また、図示はしないけれども、コンタクトホールＣＮＴおよびそこに埋め込まれたプラグＰＧがゲート電極ＧＥの上部にも形成された場合は、そのプラグＰＧは、そのプラグＰＧの底部でゲート電極ＧＥ（ゲート電極ＧＥ上に金属シリサイド層ＭＳを形成した場合はその金属シリサイド層ＭＳ）に接して電気的に接続される。
次に、図３８（Ａ−Ａ断面図）および図３９（Ｂ−Ｂ断面図）に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ５上に、配線形成用の絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ６の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、ＳＯＩ基板ＳＵＢの主面上（すなわち配線溝の底部および側壁上を含む絶縁膜ＩＬ６上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。この銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図３８では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤなどと電気的に接続される。このため、配線Ｍ１からプラグＰＧおよび金属シリサイド層ＭＳ（ｎ＋型半導体領域ＳＤ上に形成されかつプラグＰＧに接する金属シリサイド層ＭＳ）を通じてｎ＋型半導体領域ＳＤに所定の電圧（ソース電圧またはドレイン電圧）が印加できるようになっている。
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
また、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一のＳＯＩ基板ＳＵＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置の製造方法は、ステップＳ１で、半導体基板としてＳＯＩ基板ＳＵＢを準備し、ステップＳ３で、ＳＯＩ基板ＳＵＢ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。それから、ステップＳ４で、ＳＯＩ基板ＳＵＢ上にゲート電極ＧＥを覆うように、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３とを有する積層膜ＬＭを形成してから、その積層膜ＬＭをエッチバックして、ゲート電極ＧＥの側壁上に積層膜ＬＭからなるサイドウォールスペーサＳＷ１（側壁絶縁膜）を形成する。それから、ステップＳ５で、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１で覆われずに露出するＳＯＩ基板の半導体層ＳＭ１上に、半導体層ＥＰをエピタキシャル成長させてから、ステップＳ６で、半導体層ＥＰの表面を酸化して、半導体層ＥＰの表面に酸化膜ＯＸ１を形成する。その後、ステップＳ７で、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３を除去する。
本実施の形態の主要な特徴のうちの一つは、ステップＳ５（半導体層ＥＰ形成工程）とステップＳ７（絶縁膜ＩＬ３除去工程）との間に、ステップＳ６（酸化膜ＯＸ１形成工程）を行うことである。このステップＳ６（酸化膜ＯＸ１形成工程）の意義について、図４０および図４１を参照して説明する。
図４０および図４１は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。
図４０は、本実施の形態のステップＳ５の半導体層ＥＰ形成工程までを行った段階に対応しており、上記図１５と同様の構造が形成されている。
第１検討例では、図４０に示されるように、エピタキシャル法により半導体層ＥＰを形成した後、本実施の形態とは異なり、上記ステップＳ６（酸化膜ＯＸ１形成工程）を行わずに、上記ステップＳ７に相当する絶縁膜ＩＬ３の除去工程を行い、図４１には、この絶縁膜ＩＬ３の除去工程を行った段階が示されている。第１検討例では、絶縁膜ＩＬ２を酸化シリコン膜により形成し、絶縁膜ＩＬ３を窒化シリコン膜により形成し、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３（窒化シリコン膜）をウェットエッチングによって選択的にエッチングして除去している。
第１検討例では、本実施の形態とは異なり、上記ステップＳ６（酸化膜ＯＸ１形成工程）を行わなかったため、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３をエッチングにより除去している間に、半導体層ＥＰがエッチング液にさらされてしまい、そのエッチング液によって半導体層ＥＰがエッチングされて削られてしまう虞がある。図４１には、一例として、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３をエッチングにより除去している間に、半導体層ＥＰが削られて窪みＫＢが生じた状態が示されている。
例えば、リン酸薬液を用いたウェットエッチングは、窒化シリコン膜のエッチングに好適であるとともに、酸化シリコン膜はリン酸薬液に対する耐性が高いが、単結晶シリコン層のような半導体層は、酸化シリコン膜に比べて、リン酸薬液に対する耐性が低くなってしまう。また、他のエッチング液についてもほぼ同様であり、窒化シリコン膜のエッチングに好適な薬液に対しては、酸化シリコン膜は高い耐性を有するのに比べて、単結晶シリコン層のような半導体層は、耐性が低くなってしまう。
サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３をエッチングにより除去している間に、半導体層ＥＰがエッチングの影響を受けて削られてしまうと、種々の不具合が生じる虞がある。例えば、半導体層ＥＰが削られて薄くなった箇所が生じると、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）において厚みが薄くなっている箇所が生じることにつながるため、ソース・ドレイン領域の抵抗の増大につながってしまう。これは、半導体装置の性能を低下させてしまう。また、半導体装置の製造歩留まりを低下させてしまう。また、半導体層ＥＰが削られてしまうと、半導体層ＥＰの表面に凹凸が生じてしまい、半導体層ＥＰの形状が活性領域毎に（従ってＭＩＳＦＥＴ素子毎に）異なってしまうことにつながるため、ＭＩＳＦＥＴ素子の特性が、素子毎に変動してしまう虞がある。これは、半導体装置の性能を低下させてしまう。また、半導体装置の製造歩留まりを低下させてしまう。また、半導体層ＥＰが削られて薄くなってしまった箇所に、上記コンタクトホールＣＮＴが形成される場合は、半導体層ＥＰが薄いことから、上記コンタクトホールＣＮＴが半導体層ＥＰおよび半導体層ＳＭ１を突き抜けて絶縁層ＢＸまで達してしまい、上記プラグＰＧと基板ＳＢ１との間にリークを生じる懸念がある。これは、半導体装置の性能を低下させてしまう。また、半導体装置の製造歩留まりを低下させてしまう。
このため、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３をエッチングにより除去している間に、半導体層ＥＰがエッチングの影響を受けるのをできるだけ防止することが望まれる。
それに対して、本実施の形態では、ステップＳ５で半導体層ＥＰをエピタキシャル成長させた後、ステップＳ６で、半導体層ＥＰの表面を酸化して、半導体層ＥＰの表面に酸化膜ＯＸ１を形成してから、ステップＳ７でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３を除去している。
このため、半導体層ＥＰの表面に酸化膜ＯＸ１が形成されている状態で、ステップＳ７（絶縁膜ＩＬ３除去工程）を行うことができる。このため、ステップＳ７では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３を除去する一方で、酸化膜ＯＸ１を、半導体層ＥＰの保護膜として機能させることができる。これにより、ステップＳ７で半導体層ＥＰがエッチングされるのを防止または抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
更に、本実施の形態では、ステップＳ７において、サイドウォールスペーサＳＷ１を構成している絶縁膜ＩＬ３を選択的に除去し、酸化膜ＯＸ１を半導体層ＥＰの保護膜として機能させるという観点で、エッチングの条件や各膜の材料の選択について、次のような工夫を行っている。
すなわち、ステップＳ７では、絶縁膜ＩＬ３よりも酸化膜ＯＸ１がエッチングされにくい条件でエッチングを行い、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３を除去することが好ましい。これにより、ステップＳ７で絶縁膜ＩＬ３を的確に除去するとともに、半導体層ＥＰがエッチングされるのを的確に防止または抑制することができる。
また、ステップＳ７では、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行い、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３を除去することが好ましい。これにより、ステップＳ７で絶縁膜ＩＬ３を的確に除去するとともに、絶縁膜ＩＬ２がエッチングされるのを防止または抑制することができる。
従って、ステップＳ７では、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２および酸化膜ＯＸ１がエッチングされにくい条件でエッチングを行い、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３を除去することが、より好ましい。これにより、ステップＳ７で絶縁膜ＩＬ３を選択的に除去することができる。
また、ステップＳ７では、半導体層ＥＰよりも酸化膜ＯＸ１がエッチングされにくいようなエッチング条件で、エッチングを行えば、更に好ましい。これにより、半導体層ＥＰの表面に、半導体層ＥＰよりもエッチングされにくい（従ってエッチング耐性が高い）酸化膜ＯＸ１が形成された状態で、ステップＳ７のエッチングを行うことになるため、酸化膜ＯＸ１をエッチング保護膜としたことによる効果を、的確に享受できるようになる。すなわち、ステップＳ６を行わずに酸化膜ＯＸ１を形成しなかった場合に比べて、ステップＳ６を行って酸化膜ＯＸ１を形成した場合に、ステップＳ７で酸化膜ＯＸ１がエッチング保護膜として機能して半導体層ＥＰがエッチングされるのを防止または抑制できるという効果を、的確に享受することができる。
また、ステップＳ７では、ウェットエッチングを用いることが好ましい。また、絶縁膜ＩＬ３を窒化シリコンにより形成し、絶縁膜ＩＬ２を酸化シリコンにより形成することが好ましい。これにより、ステップＳ７での絶縁膜ＩＬ３の選択的な除去を、より的確に行うことができるようになる。
本実施の形態では、ステップＳ７でサイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３をエッチングにより除去している間に、半導体層ＥＰがエッチングの影響を受けて削られてしまうのを防止または抑制できるので、上記第１検討例で説明した種々の不具合を防止または抑制することができる。例えば、半導体層ＥＰが削られて薄くなるのを防止または抑制できるので、半導体層ＥＰの厚みが薄くなることに起因してソース・ドレイン領域の抵抗が増大するのを、防止または抑制することができる。また、半導体層ＥＰが削られることに起因して半導体層ＥＰの形状が活性領域毎に（従ってＭＩＳＦＥＴ素子毎に）異なってしまうことを防止または抑制することができるため、ＭＩＳＦＥＴ素子の特性が素子毎に変動してしまうのを防止または抑制することができる。また、半導体層ＥＰが削られて薄くなることに起因して上記プラグＰＧと基板ＳＢ１との間にリークを生じるのを防止または抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態とは異なり、ステップＳ６で酸化処理ではなく窒化処理を行って、半導体層ＥＰの表面に窒化膜（窒化シリコン膜）を形成することも考えられる。この場合は、絶縁膜ＩＬ３を酸化シリコン膜により形成し、絶縁膜ＩＬ２を窒化シリコン膜により形成することが好ましいことになる。しかしながら、半導体層ＥＰの表面に酸化膜ではなく窒化膜を形成した場合には、半導体層ＥＰの表面からその窒化膜を除去しようとすると、窒化膜の除去の際に下地の半導体層ＥＰが削れてしまい、ステップＳ７で半導体層ＥＰが削れてしまう場合と同様の不具合が生じる懸念がある。かといって、半導体層ＥＰの表面に窒化膜が形成されたまま上記金属膜ＭＥを形成してしまうと、半導体層ＥＰの表面に上記金属シリサイド層ＭＳを形成できなくなってしまう。
それに対して、本実施の形態では、ステップＳ６においては、窒化処理ではなく酸化処理を行って、半導体層ＥＰの表面に窒化膜ではなく酸化膜ＯＸ１を形成している。窒化膜に比べると酸化膜ＯＸ１の方が、下地の半導体層ＥＰ（例えばシリコン層）に対して選択比が高いエッチングが可能である。すなわち、半導体層ＥＰの表面に窒化処理により窒化膜を形成した場合には、その窒化膜を除去しようとすると、下地の半導体層ＥＰも削れやすいが、それに比べて、半導体層ＥＰの表面に酸化処理により酸化膜ＯＸ１を形成した場合には、下地の半導体層ＥＰが削れるのを防止または抑制しながら、酸化膜ＯＸ１を選択的に除去することが可能である。
このため、本実施の形態では、ステップＳ６では、半導体層ＥＰの表面に、半導体層ＥＰに対する高選択比での除去が可能な酸化膜ＯＸ１を形成し、ステップＳ７では、この酸化膜ＯＸ１を半導体層ＥＰの保護膜として用いながら、絶縁膜ＩＬ３を除去する。このため、ステップＳ７において、酸化膜ＯＸ１によって半導体層ＥＰを保護しながら、絶縁膜ＩＬ３を選択的に除去することが可能になるとともに、ステップＳ７の後で、上記金属膜ＭＥ形成工程を行うまでに、下地の半導体層ＥＰが削れるのを防止または抑制しながら半導体層ＥＰの表面の酸化膜ＯＸ１を容易かつ的確に除去することができる。これにより、上記サイドウォールスペーサＳＷ２で覆われていない部分の半導体層ＥＰの表面が露出した状態で上記金属膜ＭＥを形成することができるため、半導体層ＥＰの上部に、半導体層ＥＰと金属膜ＭＥとの反応層である上記金属シリサイド層ＭＳを的確に形成することができる。そして、下地の半導体層ＥＰが削れるのを防止または抑制しながら半導体層ＥＰの表面の酸化膜ＯＸ１を除去することができることで、半導体層ＥＰが削れてしまうことに伴う不具合が生じるのを、防止または抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態では、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合について説明した。他の形態として、半導体基板として、ＳＯＩ基板ＳＵＢの代わりに、単結晶シリコン基板などを用いることもできる。ＳＯＩ基板ＳＵＢの代わりに単結晶シリコン基板を用いる場合も、半導体装置の製造工程は、上述した本実施の形態の製造工程と基本的には同じである。簡単に説明すると、次の通りである。
すなわち、まず、上記ステップＳ１で、半導体基板として単結晶シリコン基板を準備する。それから、上記ステップＳ２で、単結晶シリコン基板にＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域ＳＴを形成する。上記ステップＳ２については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様であるが、素子分離領域ＳＴは、単結晶シリコン基板に形成された溝（素子分離溝）に埋め込まれた絶縁膜により形成される。
それから、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における単結晶シリコン基板に対して、ｐ型不純物（例えばホウ素）をイオン注入することにより、ｐ型ウエルを形成する。それから、上記ステップＳ３で、単結晶シリコン基板の主面上（具体的にはｐ型ウエル上）に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。上記ステップＳ３については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様であるが、ゲート電極ＧＥは、上記半導体層ＳＭ１上ではなく、単結晶シリコン基板の主面上（具体的にはｐ型ウエル上）に、ゲート絶縁膜ＧＩを介して形成されることになる。
それから、上記ステップＳ４で、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ１を形成する。上記ステップＳ４については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様である。それから、上記ステップＳ５で、半導体層ＥＰをエピタキシャル成長させる。上記ステップＳ５については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様であるが、半導体層ＥＰは、半導体層ＳＭ１上ではなく、単結晶シリコン基板上に成長する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１で覆われずに露出する単結晶シリコン基板上に、半導体層ＥＰがエピタキシャル成長する。
それから、上記ステップＳ６で、半導体層ＥＰの表面を酸化して、半導体層ＥＰの表面に酸化膜ＯＸ１を形成する。それから、上記ステップＳ７で、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ３をエッチングにより除去する。上記ステップＳ６，Ｓ７については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様である。
それから、上記ステップＳ８で、イオン注入によりｎ−型半導体領域ＥＸを形成する。上記ステップＳ８については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様であるが、ｎ−型半導体領域ＥＸは、半導体層ＳＭ１ではなく、単結晶シリコン基板に形成される。
それから、上記ステップＳ９で、ゲート電極ＧＥの側壁上と半導体層ＥＰの側壁上とに、サイドウォールスペーサＳＷ２，ＳＷ３を形成する。上記ステップＳ９については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様である。
それから、上記ステップＳ１０で、イオン注入によりｎ＋型半導体領域ＳＤを形成する。上記ステップＳ１０については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様であるが、ｎ＋型半導体領域ＳＤは、半導体層ＥＰと半導体層ＳＭ１ではなく、半導体層ＥＰと単結晶シリコン基板に形成される。
それから、上記ステップＳ１１で活性化アニール（熱処理）を行い、上記ステップＳ１２で、サリサイド技術により、金属シリサイド層ＭＳを形成する。上記ステップＳ１１，Ｓ１２については、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様である。
その後、上記絶縁膜ＩＬ５を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ６を形成し、上記配線Ｍ１を形成するが、これらの工程は、半導体基板として単結晶シリコン基板を用いる場合も、半導体基板としてＳＯＩ基板ＳＵＢを用いる場合と同様である。
ＳＯＩ基板ＳＵＢの代わりに単結晶シリコン基板などを用いた場合でも、ステップＳ５（半導体層ＥＰ形成工程）の後で、かつ、ステップＳ７（絶縁膜ＩＬ３除去工程）の前に、半導体層ＥＰの表面を酸化して、半導体層ＥＰの表面に酸化膜ＯＸ１を形成することにより、半導体層ＥＰの表面に酸化膜ＯＸ１が形成されている状態で、ステップＳ７（絶縁膜ＩＬ３除去工程）を行うことができる。このため、ステップＳ７では、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３を除去する一方で、酸化膜ＯＸ１を、半導体層ＥＰの保護膜として機能させることができる。これにより、ステップＳ７で半導体層ＥＰがエッチングされるのを防止または抑制することができる。
従って、半導体基板としてＳＯＩ基板ＳＵＢの代わりに単結晶シリコン基板などを用いた場合でも、ステップＳ７で半導体層ＥＰがエッチングされて削れたことに起因して生じる不具合を防止または抑制することができる。このため、本実施の形態は、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合だけでなく、単結晶シリコン基板などを用いた場合でも有効である。
但し、本実施の形態は、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合に、特に効果が大きい。これは、ステップＳ７で半導体層ＥＰがエッチングされて削れたことに起因して生じる不具合は、半導体基板として単結晶シリコン基板を用いた場合よりも、ＳＯＩ基板ＳＵＢを用いた場合に、特に生じやすいためである。
すなわち、半導体層ＥＰが削られて薄くなった箇所が生じると、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）において厚みが薄くなっている箇所が生じることにつながるため、ソース・ドレイン領域の抵抗の増大につながってしまう。ここで、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合には、半導体層ＳＭ１の厚みが薄いため、半導体層ＥＰが削られて薄くなった箇所が生じることは、ソース・ドレイン領域の抵抗の増大を招きやすい。また、半導体層ＥＰが削られてしまうと、半導体層ＥＰの形状がＭＩＳＦＥＴ素子毎に異なってしまうことにつながるため、ＭＩＳＦＥＴ素子の特性が素子毎に変動してしまう虞がある。ここで、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合には、半導体層ＳＭ１の厚みが薄いため、半導体層ＥＰが削られたときに、ＭＩＳＦＥＴ素子の特性が素子毎に変動しやすい。また、半導体層ＥＰが削られて薄くなってしまった箇所に、上記コンタクトホールＣＮＴが形成された場合に、上記プラグＰＧと基板ＳＢ１との間にリークを生じる懸念があるが、これは、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合に生じる得る課題である。
このため、本実施の形態は、半導体基板として、ＳＯＩ基板ＳＵＢを用いた場合はもちろんのこと、それ以外の半導体基板、例えば単結晶シリコン基板などを用いた場合でも有効であるが、半導体基板としてＳＯＩ基板ＳＵＢを用いた場合に適用すれば、特に効果が大きい。
また、上述のように、ステップＳ５で形成した半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）は、ＳＯＩ基板ＳＵＢの主面に対して、略垂直な場合と、傾斜している場合（図１５および図１６に対応）とがあり得るが、本実施の形態は、どちらの場合も有効である。
但し、ステップＳ６で、半導体層ＥＰの上面と側壁ＥＰ１だけでなく、半導体層ＥＰの側面ＥＰ２にも酸化膜ＯＸ１を形成しておけば、ステップＳ７において、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３を除去したことにより露出する虞がある半導体層ＥＰの側面ＥＰ２を、酸化膜ＯＸ１で保護することができるようになる。
このため、本実施の形態は、ステップＳ６で、半導体層ＥＰの上面と側壁ＥＰ１だけでなく、半導体層ＥＰの側面ＥＰ２にも酸化膜ＯＸ１を形成しておけば、より好ましい。従って、本実施の形態は、ステップＳ５で形成した半導体層ＥＰの側壁（ＥＰ１，ＥＰ２）が、ＳＯＩ基板ＳＵＢの主面に対して傾斜している場合（この場合、半導体層ＥＰの側壁と半導体層ＳＭ１の上面とのなす角度は鋭角である）に適用すれば、より効果が大きい。
上記ステップＳ６を行うことに関連する本実施の形態の特徴と効果については、上述したので、それ以外の特徴と効果について、以下に説明する。
＜その他の特徴と効果について＞
本実施の形態では、半導体層ＥＰの側壁（ＥＰ１）上にサイドウォールスペーサ（側壁絶縁膜）ＳＷ３を形成したことで、半導体層ＥＰの側壁（ＥＰ１）が露出したことによる不具合を防止できる。例えば、上記図３６に示すようにコンタクトホールＣＮＴを形成する際に、マスクずれ等によってコンタクトホールＣＮＴの位置が半導体層ＥＰと素子分離領域ＳＴの両方に跨ってしまう場合がある。その時、コンタクトホールＣＮＴを形成するためのエッチングによって、素子分離領域ＳＴが掘り込まれ、基板ＳＢ１にまで達してしまう恐れがある。これは、後述の図４２に示すようなディボットＤＴが発生していると、より深刻な問題となる。そこで、本実施の形態のように、半導体層ＥＰの側壁（ＥＰ１）上にサイドウォールスペーサ（側壁絶縁膜）ＳＷ３を形成しておけば、サイドウォールスペーサＳＷ３の膜厚の分だけエッチングマージンを増やすことができる。従って、半導体装置の性能を向上させることができる。
また、本実施の形態では、好ましくは、ソース・ドレイン用のエピタキシャル半導体層である半導体層ＥＰの上部に、金属と半導体層ＥＰを構成する元素との化合物層（ここでは金属シリサイド層ＭＳ）が形成されている。
半導体層ＥＰの側壁（ＥＰ１）上にサイドウォールスペーサ（側壁絶縁膜）ＳＷ３を形成し、半導体層ＥＰの上部に、金属と半導体層ＥＰを構成する元素との化合物層（ここでは金属シリサイド層ＭＳ）を形成したことで、サイドウォールスペーサＳＷ３で覆われた半導体層ＥＰの側壁への金属シリサイド層ＭＳの形成を抑制または防止することができる。このため、半導体層ＥＰの側壁に形成された金属シリサイド層ＭＳが絶縁層ＢＸ側に異常成長することによる不具合（例えば、異常成長した金属シリサイド層ＭＳを通じた半導体層ＳＭ１と基板ＳＢ１との間のリークまたは短絡など）を、抑制または防止することができる。
また、本実施の形態では、好ましくは、ＳＯＩ基板ＳＵＢに形成され、半導体層ＳＭ１および絶縁層ＢＸを貫通して底部が支持基板である基板ＳＢ１に達する素子分離領域ＳＴを有しており、サイドウォールスペーサＳＷ３は、半導体層ＥＰの側壁ＥＰ１上に形成され、かつ素子分離領域ＳＴ上に位置している。
サイドウォールスペーサＳＷ３が、半導体層ＥＰの側壁（ＥＰ１）上に形成され、かつ素子分離領域ＳＴ上に位置していることで、素子分離領域ＳＴに隣接する半導体層ＥＰの側壁（ＥＰ１）をサイドウォールスペーサＳＷ３で覆うことができる。このため、素子分離領域ＳＴに隣接する位置で半導体層ＥＰの側壁（ＥＰ１）に金属シリサイド層ＭＳが形成されてそれが絶縁層ＢＸ側に異常成長することによる不具合（例えば、異常成長した金属シリサイド層ＭＳを通じた半導体層ＳＭ１と基板ＳＢ１との間のリークまたは短絡など）を、抑制または防止することができる。また、たとえ素子分離領域ＳＴにディボット（凹部、窪み部）が生じていたとしても、サイドウォールスペーサＳＷ３が存在することで、ディボットによる不具合を抑制または防止することができる。例えば、素子分離領域ＳＴのディボットに隣接する位置で半導体層ＳＭ１の側面が露出しても、その露出側面を、サイドウォールスペーサＳＷ３で覆うことができる。このため、素子分離領域ＳＴのディボットに隣接する位置で半導体層ＳＭ１の側面に金属シリサイド層ＭＳが形成されるのを抑制または防止でき、その金属シリサイド層ＭＳが異常成長したことで生じる半導体層ＳＭ１と基板ＳＢ１との間のリークまたは短絡などを、抑制または防止できる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、好ましくは、サイドウォールスペーサＳＷ３は、半導体層ＥＰの側壁（ＥＰ１）上に形成され、かつ素子分離領域ＳＴ上に位置し、かつ半導体層ＳＭ１の側面（ＳＭ１ａ）も覆っている。
素子分離領域ＳＴにディボット（凹部、窪み部）などが生じると、そのディボットに隣接する位置で、半導体層ＳＭ１の側面（ＳＭ１ａ）が露出してしまう。しかしながら、半導体層ＥＰの側壁（ＥＰ１）上に形成されたサイドウォールスペーサＳＷ３が、素子分離領域ＳＴ上に位置し、かつ半導体層ＳＭ１の側面（ＳＭ１ａ）も覆っていることで、素子分離領域ＳＴに隣接する位置（ディボットに隣接する位置）において、半導体層ＥＰの側壁（ＥＰ１）および半導体層ＳＭ１の側面（ＳＭ１ａ）への金属シリサイド層ＭＳの形成を抑制または防止できる。このため、半導体層ＥＰの側壁（ＥＰ１）および半導体層ＳＭ１の側面（ＳＭ１ａ）に形成された金属シリサイド層ＭＳが絶縁層ＢＸ側に異常成長することによる不具合（例えば、異常成長した金属シリサイド層ＭＳを通じた半導体層ＳＭ１と基板ＳＢ１との間のリークまたは短絡など）を、抑制または防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、好ましくは、サイドウォールスペーサＳＷ２の一部が、半導体層ＥＰ上に位置している。
サイドウォールスペーサＳＷ２の一部が、半導体層ＥＰ上に位置していることで、サイドウォールスペーサＳＷ２で覆われている部分の半導体層ＥＰの表面に金属シリサイド層ＭＳが形成されにくくすることができる。このため、半導体層ＥＰの表面に形成された金属シリサイド層ＭＳが半導体層ＳＭ１中にまで成長して半導体層ＳＭ１における半導体領域の実効的な厚みが薄くなることを、抑制または防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
以下、本発明者が検討した第２検討例（図４２〜図４５）および第３検討例（図４９および図５０）を参照しながら、本実施の形態のその他の特徴について、より具体的に説明する。
ＳＯＩ基板を用いて半導体装置を製造する場合、ＳＯＩ基板の半導体層上に、ソース・ドレイン用の半導体層をエピタキシャル成長させる。これにより、例えば、ソース・ドレイン拡散層の深さを浅くしながら抵抗低減を図ることができ、また、サリサイドプロセスで金属シリサイド層を形成するのに適した半導体層の厚みを確保することができる。このような半導体装置について、検討した。
図４２〜図４５は、本発明者が検討した第２検討例の半導体装置の製造工程中の要部断面図である。図４６〜図４８は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図４６は、上記ステップＳ９でサイドウォールスペーサＳＷ２，ＳＷ３を形成した段階（すなわち上記図２７に相当する工程段階）のＢ−Ｂ断面図に対応している。また、図４７は、上記ステップＳ１２で金属膜ＭＥを形成した段階（すなわち上記図３１に相当する工程段階）のＢ−Ｂ断面図に対応している。また、図４８は、上記ステップＳ１２で金属シリサイド層ＭＳを形成した段階（すなわち上記図３３に相当する工程段階）のＢ−Ｂ断面図に対応している。
素子分離領域ＳＴを形成したＳＯＩ基板ＳＵＢにＭＩＳＦＥＴなどの半導体素子を形成する場合、種々の工程により（例えば、洗浄工程やエッチング工程などで用いる薬液などにより）、図４２に示されるように、素子分離領域ＳＴに、窪み部であるディボット（凹部、窪み部）ＤＴが生じてしまう虞がある。素子分離領域ＳＴにおいて、半導体層ＳＭ１に隣接する領域（すなわち素子分離領域ＳＴの上面の外周部）にディボットＤＴが生じると、そのディボットＤＴに隣接する半導体層ＳＭ１の側面ＳＭ１ａが露出されてしまう。半導体層ＳＭ１上に上述のように半導体層ＥＰが形成されると、半導体層ＳＭ１とその上の半導体層ＥＰとの積層構造において、図４３に示されるように、素子分離領域ＳＴのディボットＤＴに隣接する領域で、半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面（側壁）ＳＭ１ａとが露出されることになる。素子分離領域ＳＴのディボットＤＴに隣接する領域で、半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面ＳＭ１ａとが露出される現象は、半導体層ＥＰの形成前に素子分離領域ＳＴにディボットＤＴが形成された場合だけでなく、半導体層ＥＰの形成後に素子分離領域ＳＴにディボットＤＴが形成された場合にも、発生し得る。
素子分離領域ＳＴにディボットＤＴが形成され、そのディボットＤＴに隣接する領域で、半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面ＳＭ１ａとが露出された状態のままでサリサイド工程を行った場合が図４４および図４５に示されている。この場合、図４４に示されるようにＳＯＩ基板ＳＵＢの主面上に上記金属膜ＭＥに相当する金属膜ＭＥ１０１を形成すると、ディボットＤＴに隣接する領域で、金属膜ＭＥ１０１が半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面ＳＭ１ａとに接触することになる。
この状態で、熱処理を行って金属膜ＭＥ１０１と半導体層ＥＰとを反応させて上記金属シリサイド層ＭＳに相当する金属シリサイド層ＭＳ１０１を形成した状態が、図４５に示されている（但し、熱処理後、金属膜ＭＥ１０１の未反応の部分は除去されている）。半導体層ＳＭ１の側面ＳＭ１ａも金属膜ＭＥ１０１に接触していたことから、図４５に示されるように、半導体層ＥＰの上面だけでなく、半導体層ＥＰの側壁ＥＰ１および半導体層ＳＭ１の側面ＳＭ１ａにおいても、金属膜ＭＥ１０１と半導体層ＥＰ，ＳＭ１とが反応して金属シリサイド層ＭＳ１０１が形成されることになる。
支持基板である基板ＳＢ１上に絶縁層ＢＸを介して半導体層ＳＭ１が形成されたＳＯＩ基板ＳＵＢを用いて半導体装置を製造する場合、ＳＯＩ基板ＳＵＢに形成した素子分離領域ＳＴにおけるディボットＤＴに起因して、基板ＳＢ１と半導体層ＳＭ１との間に短絡またはリーク（リーク電流）が生じる懸念がある。これは、絶縁層ＢＸの厚みが薄くなるほど生じやすくなる（例えば絶縁層ＢＸの厚みが１０ｎｍ程度以下で特に顕著になる）。素子分離領域ＳＴにディボットＤＴが生じると、図４２や図４３に示されるように、ディボットＤＴに隣接する領域で半導体層ＳＭ１の側面ＳＭ１ａが露出してしまい、図４４や図４５に示されるように、サリサイド工程で金属シリサイド層ＭＳ１０１が半導体層ＳＭ１の側面ＳＭ１ａにも形成され、これが基板ＳＢ１と半導体層ＳＭ１との間に短絡またはリークが発生する要因となる。例えば、半導体層ＳＭ１の側面ＳＭ１ａに形成された金属シリサイド層ＭＳ１０１が絶縁層ＢＸ側に異常成長するなどして、この金属シリサイド層ＭＳ１０１を介して、基板ＳＢ１と半導体層ＳＭ１との間に短絡またはリークが発生してしまう。これは、半導体装置の性能の低下につながる。また、半導体装置の信頼性の低下につながる。
それに対して、本実施の形態では、半導体層ＥＰの側壁ＥＰ１上にサイドウォールスペーサＳＷ３を形成している。このため、図４３のように、素子分離領域ＳＴのディボットＤＴに隣接する領域で半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面ＳＭ１ａとが露出された状態になったとしても、その後、図４６に示されるように半導体層ＥＰの側壁ＥＰ１上にサイドウォールスペーサＳＷ３が形成されることにより、半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面ＳＭ１ａとは非露出状態となる。
すなわち、本実施の形態では、半導体層ＥＰの側壁ＥＰ１上にサイドウォールスペーサＳＷ３を形成し、このサイドウォールスペーサＳＷ３は、半導体層ＥＰの側壁ＥＰ１上に形成され、かつ素子分離領域ＳＴ上に位置している。図４３のように素子分離領域ＳＴにディボットＤＴが生じた場合は、ディボットＤＴに隣接する領域で半導体層ＳＭ１の側面ＳＭ１ａも露出された状態になるため、サイドウォールスペーサＳＷ３を形成すると、そのサイドウォールスペーサＳＷ３は、図４６のように、半導体層ＥＰの側壁ＥＰ１上に形成されかつ素子分離領域ＳＴ上に位置し、かつ半導体層ＳＭ１の側面ＳＭ１ａも覆うことになる。
このため、本実施の形態では、サイドウォールスペーサＳＷ３を形成した後、図４７に示されるようにサリサイド工程で金属膜ＭＥを形成したときに、金属膜ＭＥが半導体層ＥＰの側壁ＥＰ１と半導体層ＳＭ１の側面ＳＭ１ａとに接触するのを防止することができる。特に、金属膜ＭＥが半導体層ＳＭ１の側面ＳＭ１ａに接触するのを防止することができる。すなわち、ディボットＤＴに隣接する領域において、半導体層ＥＰの側壁ＥＰ１上に形成されたサイドウォールスペーサＳＷ３が半導体層ＳＭ１の側面ＳＭ１ａも覆うことで、半導体層ＳＭ１の側面ＳＭ１ａと金属膜ＭＥとの間には、サイドウォールスペーサＳＷ３が介在し、それによって、半導体層ＳＭ１の側面ＳＭ１ａが金属膜ＭＥに接触するのを防ぐことができる。
このため、本実施の形態では、熱処理を行って金属膜ＭＥと半導体層ＥＰとを反応させることにより金属シリサイド層ＭＳを形成すると、図４８に示されるように、半導体層ＥＰの上面に金属シリサイド層ＭＳは形成されるが、半導体層ＥＰの側壁ＥＰ１および半導体層ＳＭ１の側面ＳＭ１ａにおいては、金属膜ＭＥに接していなかったことで、金属シリサイド層ＭＳの形成を防止できる。特に、半導体層ＳＭ１の側面ＳＭ１ａに金属シリサイド層ＭＳが形成されるのを防止することができる。なお、図４８では、熱処理後、金属膜ＭＥの未反応の部分が除去された段階が示されている。
従って、本実施の形態では、ＳＯＩ基板ＳＵＢに形成した素子分離領域ＳＴにディボットＤＴが生じたとしても、そのディボットＤＴに起因して基板ＳＢ１と半導体層ＳＭ１との間に短絡またはリーク（リーク電流）が生じるのを、抑制または防止することができる。すなわち、素子分離領域ＳＴにディボットＤＴが生じることで、図４３に示されるように、ディボットＤＴに隣接する領域で半導体層ＳＭ１の側面ＳＭ１ａが露出したとしても、図４６に示されるように、半導体層ＥＰの側壁ＥＰ１に形成したサイドウォールスペーサＳＷ３が半導体層ＳＭ１の側面ＳＭ１ａも覆うことになる。このため、図４７および図４８に示されるように、サリサイド工程で金属シリサイド層ＭＳを形成しても、半導体層ＳＭ１の側面ＳＭ１ａには金属シリサイド層ＭＳが形成されないようにすることができるため、金属シリサイド層ＭＳを介して基板ＳＢ１と半導体層ＳＭ１との間に短絡またはリークが発生してしまうのを、抑制または防止できる。また、たとえ金属シリサイド層ＭＳに異常成長が生じるとしても、半導体層ＳＭ１の側面ＳＭ１ａには金属シリサイド層ＭＳが形成されていないため、半導体層ＳＭ１の側面ＳＭ１ａに形成された金属シリサイド層ＭＳが絶縁層ＢＸ側に異常成長する現象は発生せず、異常成長した金属シリサイド層ＭＳを介して基板ＳＢ１と半導体層ＳＭ１との間に短絡またはリークが発生するのを防止できる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、素子分離領域ＳＴのディボットＤＴ以外の要因で半導体層ＳＭ１の側面ＳＭ１ａが露出した場合でも、その半導体層ＳＭ１の露出した側面ＳＭ１ａをサイドウォールスペーサＳＷ３で覆うことができる。これにより、半導体層ＳＭ１の側面ＳＭ１ａへの金属シリサイド層ＭＳの形成を防止でき、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
図４９および図５０は、本発明者が検討した第３検討例の半導体装置の製造工程中の要部断面図である。
第３検討例では、図４９に示されるように、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ１を形成した状態で、ソース・ドレイン用の半導体層ＥＰを形成する。その後、第３検討例では、本実施の形態とは異なり、サイドウォールスペーサＳＷ１の絶縁膜ＩＬ３を除去せず、かつ上記サイドウォールスペーサＳＷ２を形成せずに、図５０に示されるように、サリサイド工程を行って半導体層ＥＰの上部に金属シリサイド層ＭＳ２０１（上記金属シリサイド層ＭＳに相当）を形成している。
このため、図４９および図５０の第３検討例では、ゲート電極ＧＥの側壁上に形成してあるサイドウォールスペーサＳＷ１は、半導体層ＥＰ上に乗り上げておらず、この状態で金属シリサイド層ＭＳ２０１が形成されているため、金属シリサイド層ＭＳ２０１は、半導体層ＥＰの上面だけでなく、半導体層ＥＰにおける半導体層ＥＰのゲート電極ＧＥ側の側面（側壁）ＥＰ２にも形成されやすくなる。ここで、半導体層ＥＰの側面ＥＰ２は、ゲート電極ＧＥに対向する側（従って半導体層ＥＰを成長させた段階でサイドウォールスペーサＳＷ１に対向する側）の側面（側壁）に対応している。
半導体層ＥＰの側面ＥＰ２に金属シリサイド層ＭＳ２０１が形成される場合には、半導体層ＥＰの側面ＥＰ２に形成された金属シリサイド層ＭＳ２０１が半導体層ＳＭ１側に異常成長するなどして、半導体層ＳＭ１における半導体領域の実効的な厚みが薄くなる領域が発生してしまう虞がある。例えば、図５０に示される領域ＲＧ２では、半導体層ＥＰの側面ＥＰ２に形成された金属シリサイド層ＭＳ２０１が半導体層ＳＭ１中にまで成長していることで、半導体層ＳＭ１の実効的な厚みが薄くなっている。これは、電流経路が狭くなって抵抗成分（寄生抵抗）を増加させるため、半導体装置の性能を低下させる虞がある。このため、半導体装置の更なる性能向上を図るには、半導体層ＥＰの側面ＥＰ２への金属シリサイド層ＭＳ２０１の形成を抑制または防止することが望まれる。
それに対して、本実施の形態では、サイドウォールスペーサＳＷ２の一部が、半導体層ＥＰ上に位置している（乗り上げている）。サリサイド工程で金属シリサイド層ＭＳを形成する際に、半導体層ＥＰの表面のうち、サイドウォールスペーサＳＷ２で覆われずに露出されていた部分は、上記金属膜ＭＥに接することで、金属シリサイド層ＭＳを形成することができる。一方、半導体層ＥＰの表面のうち、サイドウォールスペーサＳＷ２で覆われている部分は、上記金属膜ＭＥに接しないため、金属シリサイド層ＭＳが形成されにくい。このため、本実施の形態のように、サイドウォールスペーサＳＷ２の一部が半導体層ＥＰ上に乗り上げることで、サイドウォールスペーサＳＷ２で覆われている部分の半導体層ＥＰの表面には金属シリサイド層ＭＳが形成されにくくなり、半導体層ＥＰの側面ＥＰ２（特に側面ＥＰ２の下部）に金属シリサイド層ＭＳが形成されにくくなる。これにより、半導体層ＥＰの側面ＥＰ２に金属シリサイド層ＭＳが形成されて半導体層ＳＭ１中にまで成長することを、抑制または防止することができる。従って、半導体層ＳＭ１における半導体領域の実効的な厚みが薄くなることを抑制または防止することができる。このため、半導体装置の性能を向上させることができる。
また、上記図４９および図５０（第３検討例）を参照して説明した課題は、半導体層ＥＰの側面ＥＰ２が傾斜している場合（この場合、半導体層ＥＰの側面ＥＰ２と半導体層ＳＭ１の上面とのなす角は鋭角となる）に、より発生しやすい。このため、半導体層ＥＰの側面ＥＰ２が傾斜している場合に、本実施の形態のようにサイドウォールスペーサＳＷ２の一部が、半導体層ＥＰ上に位置している（乗り上げている）ことを適用すれば、その効果は大きい。また、上記図４４および図４５（第２検討例）を参照して説明した課題は、半導体層ＥＰの側壁ＥＰ１がＳＯＩ基板ＳＵＢの主面に対して略垂直な場合と、半導体層ＥＰの側壁ＥＰ１が傾斜している場合との両方で生じ得る。このため、本実施の形態のように半導体層ＥＰの側壁ＥＰ１上にサイドウォールスペーサＳＷ３を形成することは、半導体層ＥＰの側壁ＥＰ１がＳＯＩ基板ＳＵＢの主面に対して略垂直な場合と、半導体層ＥＰの側壁ＥＰ１が傾斜している場合とのいずれに適用しても、その効果が得られる。
また、本実施の形態では、サイドウォールスペーサＳＷ２の一部が半導体層ＥＰ上に位置している（乗り上げている）状態で、ｎ＋型半導体領域ＳＤ形成用のイオン注入（ステップＳ１０に対応）を行っている。このため、たとえ半導体層ＥＰの側面ＥＰ２が傾斜している場合でも、側面ＥＰ２の傾斜により半導体層ＥＰの厚みが薄くなっている部分をサイドウォールスペーサＳＷ２で覆うことができ、そこにｎ＋型半導体領域ＳＤ形成用のイオン注入で注入されにくくすることができる。ソース・ドレイン用のイオン注入（ｎ＋型半導体領域ＳＤ形成用のイオン注入に対応）は高ドーズ量であり、イオン注入される半導体層に、厚みが薄い領域があると、そこが注入ダメージで強固にアモルファス化する虞がある。それに対して、本実施の形態では、サイドウォールスペーサＳＷ２の一部が半導体層ＥＰ上に位置している（乗り上げている）ことで、半導体層ＥＰの厚みが薄くなっている部分をサイドウォールスペーサＳＷ２で覆うことができ、そこがｎ＋型半導体領域ＳＤ形成用のイオン注入（ステップＳ１０に対応）で注入ダメージを受けてアモルファス化するのを抑制または防止することができる。
また、本実施の形態では、サイドウォールスペーサＳＷ２の一部が半導体層ＥＰ上に位置している（乗り上げている）。このため、半導体層ＥＰの側面ＥＰ２がＳＯＩ基板ＳＵＢの主面に対して略垂直な場合は、サイドウォールスペーサＳＷ２の一部が側面ＥＰ２を越えて半導体層ＥＰの上面上に位置している（乗り上げている）。すなわち、サイドウォールスペーサＳＷ２におけるゲート長方向の外端部が、半導体層ＥＰの上面上に位置している。一方、半導体層ＥＰの側面ＥＰ２が傾斜している場合は、サイドウォールスペーサＳＷ２におけるゲート長方向の外端部は、半導体層ＥＰの側面ＥＰ２上に位置しているか、あるいは、側面ＥＰ２を越えて半導体層ＥＰの上面上に位置している（この場合側面ＥＰ２全体がサイドウォールスペーサＳＷ２で覆われる）が、後者がより好ましく、これにより、上述した効果を高めることができる。
また、本実施の形態では、ステップＳ９でゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ２を形成するとともに、半導体層ＥＰの側壁（ＥＰ１）上にサイドウォールスペーサＳＷ３を形成している。サイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３とを同じ絶縁膜（ＩＬ４）を用いて同工程で形成しているため、半導体装置の製造工程数を抑制することができる。
また、本実施の形態では、ステップＳ４でゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ１を形成してから、ステップＳ５で半導体層ＥＰを形成し、ステップＳ６で半導体層ＥＰの表面に酸化膜ＯＸ１を形成している。その後、ステップＳ７でサイドウォールスペーサＳＷ１の少なくとも一部（ここではサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３）を除去してから、ステップＳ９でゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ２を形成している。
本実施の形態とは異なり、サイドウォールスペーサＳＷ１を形成していない状態で半導体層ＥＰを形成した場合には、半導体層ＥＰがゲート電極ＧＥに近接し、半導体層ＥＰとゲート電極ＧＥとの間にリーク電流が生じたり、あるいは半導体層ＥＰとゲート電極ＧＥとが接触して短絡する虞がある。
それに対して、本実施の形態では、ステップＳ４でゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ１を形成してから、ステップＳ５で半導体層ＥＰを形成しているため、半導体層ＥＰの形成位置を、ゲート電極ＧＥからゲート長方向に、サイドウォールスペーサＳＷ１の厚み（ゲート長方向の厚み）の分だけ、離間させることができる。このため、半導体層ＥＰとゲート電極ＧＥとの間にリーク電流が生じたり、半導体層ＥＰとゲート電極ＧＥとが接触して短絡するのを、的確に防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態とは異なり、半導体層ＥＰを形成した後、サイドウォールスペーサＳＷ１を全く除去せずに、サイドウォールスペーサＳＷ２形成工程を行った場合には、ｎ＋型半導体領域ＳＤの形成位置や金属シリサイド層ＭＳの形成位置が、サイドウォールスペーサＳＷ１の厚みとサイドウォールスペーサＳＷ２の厚みの合計の分、ゲート電極ＧＥから（ゲート長方向に）離れることになる。この場合、ｎ＋型半導体領域ＳＤや金属シリサイド層ＭＳの形成位置が、チャネル形成領域から遠くなり過ぎる虞がある。
それに対して、本実施の形態では、半導体層ＥＰを形成した後、サイドウォールスペーサＳＷ１の少なくとも一部（ここではサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３）を除去してから、サイドウォールスペーサＳＷ２形成工程を行っている。このため、ｎ＋型半導体領域ＳＤや金属シリサイド層ＭＳの形成位置が、チャネル形成領域から遠くなり過ぎないようにし、形成位置を最適化することができる。つまり、本実施の形態では、サイドウォールスペーサＳＷ１の厚み（ゲート長方向の厚み）により、半導体層ＥＰの形成位置を最適な位置に制御することができ、このサイドウォールスペーサＳＷ１の厚みに影響されずに、サイドウォールスペーサＳＷ２の厚み（ゲート長方向の厚み）により、ｎ＋型半導体領域ＳＤや金属シリサイド層ＭＳの形成位置を最適な位置に制御することができる。このため、半導体層ＥＰの形成位置と、ｎ＋型半導体領域ＳＤや金属シリサイド層ＭＳの形成位置とを、それぞれ最適化することができる。
また、本実施の形態では、ステップＳ８のｎ−型半導体領域ＥＸ形成用のイオン注入工程は、ステップＳ７でサイドウォールスペーサＳＷ１の少なくとも一部（ここではサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３）を除去した後で、かつ、ステップＳ９でサイドウォールスペーサＳＷ２を形成する前に行っている。他の形態として、ステップＳ３でゲート電極ＧＥを形成した後で、かつ、ステップＳ４でサイドウォールスペーサＳＷ１を形成する前に、ステップＳ８に相当するｎ−型半導体領域ＥＸ形成用のイオン注入工程を行うこともできる。この場合、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能し、半導体層ＳＭ１におけるゲート電極ＧＥの両側の領域に、ｎ型不純物がイオン注入されてｎ−型半導体領域ＥＸが形成される。
但し、ステップＳ４でサイドウォールスペーサＳＷ１を形成する前にｎ−型半導体領域ＥＸ形成用のイオン注入工程を行う場合に比べて、ステップＳ７とステップＳ９との間にステップＳ８（ｎ−型半導体領域ＥＸ形成用のイオン注入工程）を行う本実施の形態の場合は、次のような利点を有している。すなわち、エピタキシャル層は、下地の半導体領域の不純物濃度が高いと、成長しにくくなり、成長速度が遅くなる傾向にある。本実施の形態では、ステップＳ４でサイドウォールスペーサＳＷ１を形成する前にｎ−型半導体領域ＥＸ形成用のイオン注入工程を行うのではなく、ステップＳ５で半導体層ＥＰを形成した後に、ステップＳ８でｎ−型半導体領域ＥＸ形成用のイオン注入工程を行っている。このため、ｎ−型半導体領域ＥＸ形成用のイオン注入工程を行っていない状態の半導体層ＳＭ１上にステップＳ５で半導体層ＥＰをエピタキシャル成長させることができる。このため、ステップＳ５で半導体層ＥＰをエピタキシャル成長させる際の、半導体層ＥＰの下地の半導体層ＳＭ１の不純物濃度を低くすることができるため、半導体層ＥＰを成長させやすく、半導体層ＥＰの成長速度を高めることができる。これにより、半導体層ＥＰをより的確に形成することができ、半導体装置の性能をより向上させることができる。また、半導体層ＥＰ形成工程に要する時間を短縮でき、半導体装置のスループットを向上させることができる。
また、本実施の形態とは異なり、半導体層ＥＰを形成した後、サイドウォールスペーサＳＷ１を全く除去せずに、サイドウォールスペーサＳＷ２形成工程を行う場合には、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ１が形成されている状態でｎ−型半導体領域ＥＸ形成用のイオン注入工程を行うことになる。この場合、サイドウォールスペーサＳＷ１がマスク（イオン注入阻止マスク）として機能するため、チャネル形成領域に隣接する位置にｎ−型半導体領域ＥＸを形成しづらくなる。
それに対して、本実施の形態では、半導体層ＥＰを形成した後、サイドウォールスペーサＳＷ１の少なくとも一部（ここではサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３）を除去してから、サイドウォールスペーサＳＷ２形成工程を行っている。このため、サイドウォールスペーサＳＷ１の少なくとも一部（ここではサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３）が除去された状態で、ステップＳ８のｎ−型半導体領域ＥＸ形成用のイオン注入工程を行うことができる。このため、チャネル形成領域に隣接する位置にｎ−型半導体領域ＥＸを的確に形成することができる。また、ｎ−型半導体領域ＥＸとゲート電極ＧＥとのオーバーラップ量は、ステップＳ７でサイドウォールスペーサＳＷ１の少なくとも一部（ここではサイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ３）を除去した際の、残存部の厚み（ここではステップＳ７後にゲート電極ＧＥの側壁上に残存する絶縁膜ＩＬ２の厚み）により、制御することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＸ 絶縁層
ＣＮＴ コンタクトホール
ＤＴ ディボット
ＥＰ 半導体層
ＥＰ１ 側壁
ＥＰ２ 側面（側壁）
ＥＸ ｎ−型半導体領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６ 絶縁膜
ＫＢ 窪み
ＬＭ 積層膜
Ｍ１ 配線
ＭＥ，ＭＥ１０１ 金属膜
ＭＳ，ＭＳ１０１，ＭＳ２０１ 金属シリサイド層
ＯＸ１ 酸化膜
ＰＧ プラグ
ＲＧ１，ＲＧ２ 領域
ＳＢ１ 基板
ＳＤ ｎ＋型半導体領域
ＳＭ１ 半導体層
ＳＭ１ａ 側面
ＳＭ２ 半導体層
ＳＴ 素子分離領域
ＳＴ１ 素子分離溝
ＳＵＢ ＳＯＩ基板
ＳＷ１，ＳＷ２，ＳＷ３ サイドウォールスペーサ

Claims (20)

  1. （ａ）半導体基板を準備する工程、
    （ｂ）前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｃ）前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜と前記第１絶縁膜上の第２絶縁膜とを有する積層膜を形成する工程、
    （ｄ）前記積層膜をエッチバックして、前記ゲート電極の側壁上に前記積層膜からなる第１側壁絶縁膜を形成する工程、
    （ｅ）前記ゲート電極および前記第１側壁絶縁膜で覆われずに露出する前記半導体基板上に、エピタキシャル成長により、エピタキシャル半導体層を形成する工程、
    （ｆ）前記エピタキシャル半導体層の表面を酸化して、前記エピタキシャル半導体層の表面に酸化膜を形成する工程、
    （ｇ）前記（ｆ）工程後、前記エピタキシャル半導体層の前記表面に前記酸化膜が存在している状態で、前記第１側壁絶縁膜を構成する前記第１絶縁膜が残存するように、前記第１側壁絶縁膜を構成する前記第２絶縁膜を、エッチングにより除去する工程、
    （ｈ）前記（ｇ）工程後、前記エピタキシャル半導体層の前記表面に前記酸化膜が存在している状態で、前記第１絶縁膜の直下および前記エピタキシャル半導体層に不純物をイオン注入する工程、
    （ｉ）前記（ｈ）工程後、前記酸化膜を除去する工程、
    （ｊ）前記（ｉ）工程後、前記半導体基板上に、前記ゲート電極および前記エピタキシャル半導体層を覆うように、第３絶縁膜を形成する工程、
    （ｋ）前記第３絶縁膜をエッチバックして、前記ゲート電極の側壁上に前記第１絶縁膜を介して前記第３絶縁膜からなる第２側壁絶縁膜を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第２絶縁膜よりも前記第１絶縁膜および前記酸化膜がエッチングされにくい条件でエッチングを行い、前記第１側壁絶縁膜を構成する前記第２絶縁膜を除去する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記エピタキシャル半導体層よりも前記酸化膜がエッチングされにくい条件でエッチングを行い、前記第１側壁絶縁膜を構成する前記第２絶縁膜を除去する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｇ）工程では、ウェットエッチングが用いられる、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第１絶縁膜は、前記第２絶縁膜とは異なる材料からなる、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第１絶縁膜は、酸化シリコンからなり、
    前記第２絶縁膜は、窒化シリコンからなる、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記エピタキシャル半導体層はシリコン層からなり、
    前記酸化膜は、酸化シリコンからなる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１側壁絶縁膜を構成する前記第１絶縁膜が層状に残存する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程で形成された前記酸化膜の厚みは、２ｎｍ以上である、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｆ）工程で形成された前記酸化膜の厚みは、５ｎｍ以下である、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、
    前記（ｋ）工程で形成された前記第２側壁絶縁膜の一部が、前記エピタキシャル半導体層上に位置している、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記（ｋ）工程では、前記エピタキシャル半導体層の側壁上に前記第３絶縁膜からなる第３側壁絶縁膜が形成される、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記エピタキシャル半導体層はソース・ドレイン用の半導体層である、半導体装置の製造方法。
  14. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程では、支持基板、前記支持基板上の絶縁層、および前記絶縁層上の第１半導体層を有する前記半導体基板が準備され、
    前記（ｂ）工程では、前記半導体基板の前記第１半導体層上に前記ゲート絶縁膜を介して前記ゲート電極が形成され、
    前記（ｅ）工程では、前記ゲート電極および前記第１側壁絶縁膜で覆われずに露出する前記第１半導体層上に、前記エピタキシャル半導体層がエピタキシャル成長される、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１絶縁膜を、前記ゲート電極の前記側壁上および前記第１半導体層の表面上のそれぞれに形成し、
    前記（ｈ）工程では、前記第１絶縁膜のうちの前記第１半導体層の前記表面上に形成された部分を介して、前記第１半導体層のうちの前記第１絶縁膜の直下に位置する部分に前記不純物をイオン注入する、半導体装置の製造方法。
  16. 請求項１記載の半導体装置の製造方法において、
    （ｌ）前記（ｋ）工程後、前記エピタキシャル半導体層上に、金属と前記エピタキシャル半導体層との反応層を形成する工程、
    を有する、半導体装置の製造方法。
  17. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記ゲート電極上に第４絶縁膜が形成され、
    前記（ｇ）工程では、前記ゲート電極上の前記第４絶縁膜も除去される、半導体装置の製造方法。
  18. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記酸化膜は、前記エピタキシャル半導体層の上面および側壁を含む、前記エピタキシャル半導体層の表面全体に形成される、半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記エピタキシャル半導体層の側壁は、前記半導体基板の表面に対して傾斜している、半導体装置の製造方法。
  20. 請求項１８記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記第２絶縁膜は、リン酸薬液を用いたウェットエッチングによって、除去される、半導体装置の製造方法。
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