JP2663905B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 50
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 50
- 238000005530 etching Methods 0.000 claims description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 28
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 16
- 239000010937 tungsten Substances 0.000 claims description 16
- 230000008018 melting Effects 0.000 claims description 15
- 238000002844 melting Methods 0.000 claims description 15
- 239000010936 titanium Substances 0.000 claims description 13
- 150000008064 anhydrides Chemical class 0.000 claims description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 9
- 239000003870 refractory metal Substances 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 229910008484 TiSi Inorganic materials 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 3
- WEAMLHXSIBDPGN-UHFFFAOYSA-N (4-hydroxy-3-methylphenyl) thiocyanate Chemical compound CC1=CC(SC#N)=CC=C1O WEAMLHXSIBDPGN-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910006249 ZrSi Inorganic materials 0.000 claims description 3
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 229910021355 zirconium silicide Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 46
- 239000010410 layer Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 24
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 23
- 239000012535 impurity Substances 0.000 description 11
- 239000007789 gas Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910026551 ZrC Inorganic materials 0.000 description 2
- OTCHGXYCWNXDOA-UHFFFAOYSA-N [C].[Zr] Chemical compound [C].[Zr] OTCHGXYCWNXDOA-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にゲート電極とソース及びドレインを低抵抗
化した半導体装置の製造方法に関する。
係わり、特にゲート電極とソース及びドレインを低抵抗
化した半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳデバイス等の性能向上のためゲ
ート電極の微細化および不純物拡散層（ソース・ドレイ
ン領域）の浅接合化が進んでいる。このゲート電極およ
び不純物拡散層の低抵抗化を図るために、拡散層および
ゲート電極上に高融点金属あるいは高融点金属シリサイ
ドを形成する方法が行われている。
ート電極の微細化および不純物拡散層（ソース・ドレイ
ン領域）の浅接合化が進んでいる。このゲート電極およ
び不純物拡散層の低抵抗化を図るために、拡散層および
ゲート電極上に高融点金属あるいは高融点金属シリサイ
ドを形成する方法が行われている。
【０００３】例えば、特開平３−２８８４４３号公報に
はサイドウォールを多結晶シリコンゲート電極よりせり
出す構造にすることによりゲート電極とソース・ドレイ
ンとの短絡を防止した図６に示すような技術が開示され
ている。この従来技術をその製造工程の縦断面図の図６
を参照して説明する。まず、図６（Ａ）において、Ｐ型
単結晶シリコン基板６０１の表面部に既知の手法の選択
酸化法によって選択的にフィールド酸化膜６０３を形成
する。次に、このフィールド酸化膜６０３によって囲ま
れた素子領域の基板表面に熱酸化法によってゲート酸化
膜６０４を形成する。その後、図６（Ｂ）において、基
板上の全面にまず多結晶シリコン膜６０５を減圧ＣＶＤ
法によって堆積させ、それにリン拡散を行う。続いて、
多結晶シリコン膜６０５の上にシリコン窒化膜６０７を
ＬＰＣＶＤ法（低圧気相成長法）などにより堆積させ
る。次に図６（Ｃ）において、シリコン窒化膜６０７と
多結晶シリコン膜６０５を既知の手法でパターニングす
ることによりゲート電極構造６０８をゲート酸化膜６０
４上に形成する。次に図６（Ｄ）において、ゲート電極
構造６０８の両側の基板表面部にＡｓをイオン注入し
て、ソース，ドレイン領域としての拡散層６１１を形成
する。次にＰＳＧ（リンシリケートガラス）またはＮＳ
Ｇ（ノンドープシリケートガラス）などの絶縁膜を常圧
ＣＶＤ法などにより基板全面に堆積させ、それを異方性
エッチング工程によりエッチングすることにより、図６
（Ｅ）において、ゲート電極構造６０８の側壁にＰＳＧ
もしくはＮＳＧの絶縁膜のサイドウォール６０９形成す
る。その後、９００℃で３０分間の熱処理工程を経てソ
ース及びドレイン領域６１１の活性化を行う。次に図６
（Ｆ）において、多結晶シリコン膜６０５上のシリコン
窒化膜６０７を熱リン酸を用いて除去する。これによ
り、サイドウォール６０９は、多結晶シリコン膜６０５
のみからなるゲート電極の上方にせり出す構造となる。
次にＨＦ水溶液で基板を洗浄した後、Ｔｉ膜を全面に堆
積させ、６００℃、３０秒Ａｒ中でランプアニールを行
う。このランプアニールにより、多結晶シリコン膜６０
５およびソース及びドレイン領域６１１表面のシリコン
と接する部分のＴｉ膜は、シリサイド化されて、図６
（Ｇ）に示すごとくチタンシリサイド（ＴｉＳｉ2 ）膜
６１４となる。一方、サイドウォール６０９とフィール
ド酸化膜６０３の絶縁膜上のＴｉ膜は未反応のまま残
る。その後、この未反応のＴｉ膜をアンモニアと過酸化
水素と水の混合液により除去する。これ以降は一般的な
方法により、まずたとえばＢＰＳＧ膜の層間絶縁膜を基
板上全面に堆積させ、平坦化のための熱処理を行い、続
いてコンタクトホール開口後、１％Ｓｉ含有Ａｌ膜を堆
積させ、そのＡｌ膜のパターニングを行うことにより配
線を形成する。
はサイドウォールを多結晶シリコンゲート電極よりせり
出す構造にすることによりゲート電極とソース・ドレイ
ンとの短絡を防止した図６に示すような技術が開示され
ている。この従来技術をその製造工程の縦断面図の図６
を参照して説明する。まず、図６（Ａ）において、Ｐ型
単結晶シリコン基板６０１の表面部に既知の手法の選択
酸化法によって選択的にフィールド酸化膜６０３を形成
する。次に、このフィールド酸化膜６０３によって囲ま
れた素子領域の基板表面に熱酸化法によってゲート酸化
膜６０４を形成する。その後、図６（Ｂ）において、基
板上の全面にまず多結晶シリコン膜６０５を減圧ＣＶＤ
法によって堆積させ、それにリン拡散を行う。続いて、
多結晶シリコン膜６０５の上にシリコン窒化膜６０７を
ＬＰＣＶＤ法（低圧気相成長法）などにより堆積させ
る。次に図６（Ｃ）において、シリコン窒化膜６０７と
多結晶シリコン膜６０５を既知の手法でパターニングす
ることによりゲート電極構造６０８をゲート酸化膜６０
４上に形成する。次に図６（Ｄ）において、ゲート電極
構造６０８の両側の基板表面部にＡｓをイオン注入し
て、ソース，ドレイン領域としての拡散層６１１を形成
する。次にＰＳＧ（リンシリケートガラス）またはＮＳ
Ｇ（ノンドープシリケートガラス）などの絶縁膜を常圧
ＣＶＤ法などにより基板全面に堆積させ、それを異方性
エッチング工程によりエッチングすることにより、図６
（Ｅ）において、ゲート電極構造６０８の側壁にＰＳＧ
もしくはＮＳＧの絶縁膜のサイドウォール６０９形成す
る。その後、９００℃で３０分間の熱処理工程を経てソ
ース及びドレイン領域６１１の活性化を行う。次に図６
（Ｆ）において、多結晶シリコン膜６０５上のシリコン
窒化膜６０７を熱リン酸を用いて除去する。これによ
り、サイドウォール６０９は、多結晶シリコン膜６０５
のみからなるゲート電極の上方にせり出す構造となる。
次にＨＦ水溶液で基板を洗浄した後、Ｔｉ膜を全面に堆
積させ、６００℃、３０秒Ａｒ中でランプアニールを行
う。このランプアニールにより、多結晶シリコン膜６０
５およびソース及びドレイン領域６１１表面のシリコン
と接する部分のＴｉ膜は、シリサイド化されて、図６
（Ｇ）に示すごとくチタンシリサイド（ＴｉＳｉ2 ）膜
６１４となる。一方、サイドウォール６０９とフィール
ド酸化膜６０３の絶縁膜上のＴｉ膜は未反応のまま残
る。その後、この未反応のＴｉ膜をアンモニアと過酸化
水素と水の混合液により除去する。これ以降は一般的な
方法により、まずたとえばＢＰＳＧ膜の層間絶縁膜を基
板上全面に堆積させ、平坦化のための熱処理を行い、続
いてコンタクトホール開口後、１％Ｓｉ含有Ａｌ膜を堆
積させ、そのＡｌ膜のパターニングを行うことにより配
線を形成する。
【０００４】なお、図６の従来技術では、ゲート電極構
造６０８の上層の絶縁膜としてシリコン窒化膜を用いた
が、ＴｉＮやＺｒＮのような高融点窒化物あるいは、Ｔ
ｉＣ、ＺｒＣのような高融点炭化物などを用いることも
でき、それらの場合、ゲート電極構造の上層の絶縁膜の
選択除去には例えば硫酸と過酸化水素の混合液を用いれ
ばよいとされている。また、シリサイド膜形成の金属膜
としてＴｉ膜を用いたが、その他の金属膜として、Ｚｒ
膜、Ｈｆ膜、Ｃｏ膜などを用いることもできるとされて
いる。この製造方法によれば、ゲート電極構造を二層構
造で形成し、その側壁にサイドウォールを形成した後、
ゲート電極構造の上層部絶縁膜を除去することで、サイ
ドウォールが多結晶シリコン膜のみのゲート電極の上方
にせりだす構造としてその後のシリサイド膜形成時に、
シリサイドの横方向成長を抑制することで、ゲート電極
とソース・ドレインがショートすることを防止できる。
造６０８の上層の絶縁膜としてシリコン窒化膜を用いた
が、ＴｉＮやＺｒＮのような高融点窒化物あるいは、Ｔ
ｉＣ、ＺｒＣのような高融点炭化物などを用いることも
でき、それらの場合、ゲート電極構造の上層の絶縁膜の
選択除去には例えば硫酸と過酸化水素の混合液を用いれ
ばよいとされている。また、シリサイド膜形成の金属膜
としてＴｉ膜を用いたが、その他の金属膜として、Ｚｒ
膜、Ｈｆ膜、Ｃｏ膜などを用いることもできるとされて
いる。この製造方法によれば、ゲート電極構造を二層構
造で形成し、その側壁にサイドウォールを形成した後、
ゲート電極構造の上層部絶縁膜を除去することで、サイ
ドウォールが多結晶シリコン膜のみのゲート電極の上方
にせりだす構造としてその後のシリサイド膜形成時に、
シリサイドの横方向成長を抑制することで、ゲート電極
とソース・ドレインがショートすることを防止できる。
【０００５】一方、本発明の発明者等はサイドウォール
を多結晶シリコンゲート電極よりせり出す他の技術を発
明して出願した（特願平６−２４５７４０号）。その発
明における実施例の製造方法を図７の縦断面図を参照し
て紹介する。
を多結晶シリコンゲート電極よりせり出す他の技術を発
明して出願した（特願平６−２４５７４０号）。その発
明における実施例の製造方法を図７の縦断面図を参照し
て紹介する。
【０００６】まず図７（Ａ）において、シリコン基板７
０１の表面にフィールド酸化膜７０３を選択酸化法によ
って形成し、フィールド酸化膜７０３によって囲まれた
素子領域にゲート酸化膜７０４を形成する。次に図７
（Ｂ）において、ゲート酸化膜７０４上に多結晶シリコ
ン膜７０５を成膜し、その上に膜厚２００ｎｍのＰＳＧ
膜７０７を常圧ＣＶＤ法により堆積する。次に図７
（Ｃ）において、フォトリソグラフィー法およびエッチ
ング方法によってＰＳＧ膜および多結晶シリコン膜をＲ
ＩＥで順次選択的にエッチング除去して、残余したこれ
らの膜により二層のゲート電極構造７０８を構成する。
次に図７（Ｄ）において、このゲート電極構造７０８の
側面にシリコン窒化膜からなるサイドウォール７０９を
ＣＶＤ技術と異方性エッチング技術を用いて形成する。
そして、フィールド酸化膜７０３、二層構造のゲート電
極構造７０８およびサイドウォール７０９をマスクにし
て不純物を基板に導入してソース・ドレインの拡散層７
１１を形成する。次に図７（Ｅ）において、半導体基板
を真空排気可能なチャンバ内で無水フッ酸蒸気に晒すこ
とにより、二層のゲート電極構造７０８の上層のＰＳＧ
膜７０７のみを選択的に除去する。これにより多結晶シ
リコンゲート電極７０５の露出した上表面よりサイドウ
ォオール７０９が２００ｎｍせり出した形状となる。次
に図７（Ｅ）において、ソース・ドレイン領域７１１の
上面上及びせり出したサイドウォール７０９により囲ま
れた多結晶シリコンゲート電極７０５の上面上のみにタ
ングステン膜７１４を選択的に堆積する。
０１の表面にフィールド酸化膜７０３を選択酸化法によ
って形成し、フィールド酸化膜７０３によって囲まれた
素子領域にゲート酸化膜７０４を形成する。次に図７
（Ｂ）において、ゲート酸化膜７０４上に多結晶シリコ
ン膜７０５を成膜し、その上に膜厚２００ｎｍのＰＳＧ
膜７０７を常圧ＣＶＤ法により堆積する。次に図７
（Ｃ）において、フォトリソグラフィー法およびエッチ
ング方法によってＰＳＧ膜および多結晶シリコン膜をＲ
ＩＥで順次選択的にエッチング除去して、残余したこれ
らの膜により二層のゲート電極構造７０８を構成する。
次に図７（Ｄ）において、このゲート電極構造７０８の
側面にシリコン窒化膜からなるサイドウォール７０９を
ＣＶＤ技術と異方性エッチング技術を用いて形成する。
そして、フィールド酸化膜７０３、二層構造のゲート電
極構造７０８およびサイドウォール７０９をマスクにし
て不純物を基板に導入してソース・ドレインの拡散層７
１１を形成する。次に図７（Ｅ）において、半導体基板
を真空排気可能なチャンバ内で無水フッ酸蒸気に晒すこ
とにより、二層のゲート電極構造７０８の上層のＰＳＧ
膜７０７のみを選択的に除去する。これにより多結晶シ
リコンゲート電極７０５の露出した上表面よりサイドウ
ォオール７０９が２００ｎｍせり出した形状となる。次
に図７（Ｅ）において、ソース・ドレイン領域７１１の
上面上及びせり出したサイドウォール７０９により囲ま
れた多結晶シリコンゲート電極７０５の上面上のみにタ
ングステン膜７１４を選択的に堆積する。
【０００７】
【発明が解決しようとする課題】上記図６に示す従来技
術では、サイドウォオールが多結晶シリコンゲート電極
の上方にせり出す構造を形成するためにゲート電極の上
層絶縁膜としてシリコン窒化膜を用いている。サイドウ
ォオール形成後に熱リン酸によりシリコン窒化膜を除去
する方法を採用している。シリコン窒化膜を熱リン酸に
より除去する際、サイドウォオールを構成しているＰＳ
Ｇ（リンシリケートガラス）またはＮＳＧ（ノンドープ
シリケートガラス）は熱リン酸に対する選択比が低く、
上方にせり出す構造を形成することが困難である。熱リ
ン酸による熱酸化膜のエッチングレートは０．１ｎｍ／
ｍｉｎとほとんど熱酸化膜はエッチングされないが、こ
の場合用いている酸化膜はイオン注入時の不純物が多く
含まれていることや、熱酸化膜に比べて形成温度が低い
ＰＳＧやＮＳＧ膜を用いているために、この酸化膜のエ
ッチングレートは、本発明者らによる詳細な検討結果で
は、約４ｎｍ／ｍｉｎ程度となり、ゲート電極の上層絶
縁膜として用いているシリコン窒化膜のエッチングレー
トが約１０ｎｍ／ｍｉｎ程度であるためほとんど選択比
がなかった。さらに、微細化に伴いサイドウォオールの
薄膜化が進み、特にサイドウォオール上部は差の膜厚が
薄くなる構造であるため、シリコン窒化膜のオーバエッ
チング時にエッチングが等方的に進むことで、多結晶シ
リコンゲートに対し上方にせり出したサイドウォオール
を形成することが困難となる。さらに拡散層となるＳｉ
基板も熱リン酸によりエッチングされて、Ｓｉ表面が粗
れてしまい問題となる。
術では、サイドウォオールが多結晶シリコンゲート電極
の上方にせり出す構造を形成するためにゲート電極の上
層絶縁膜としてシリコン窒化膜を用いている。サイドウ
ォオール形成後に熱リン酸によりシリコン窒化膜を除去
する方法を採用している。シリコン窒化膜を熱リン酸に
より除去する際、サイドウォオールを構成しているＰＳ
Ｇ（リンシリケートガラス）またはＮＳＧ（ノンドープ
シリケートガラス）は熱リン酸に対する選択比が低く、
上方にせり出す構造を形成することが困難である。熱リ
ン酸による熱酸化膜のエッチングレートは０．１ｎｍ／
ｍｉｎとほとんど熱酸化膜はエッチングされないが、こ
の場合用いている酸化膜はイオン注入時の不純物が多く
含まれていることや、熱酸化膜に比べて形成温度が低い
ＰＳＧやＮＳＧ膜を用いているために、この酸化膜のエ
ッチングレートは、本発明者らによる詳細な検討結果で
は、約４ｎｍ／ｍｉｎ程度となり、ゲート電極の上層絶
縁膜として用いているシリコン窒化膜のエッチングレー
トが約１０ｎｍ／ｍｉｎ程度であるためほとんど選択比
がなかった。さらに、微細化に伴いサイドウォオールの
薄膜化が進み、特にサイドウォオール上部は差の膜厚が
薄くなる構造であるため、シリコン窒化膜のオーバエッ
チング時にエッチングが等方的に進むことで、多結晶シ
リコンゲートに対し上方にせり出したサイドウォオール
を形成することが困難となる。さらに拡散層となるＳｉ
基板も熱リン酸によりエッチングされて、Ｓｉ表面が粗
れてしまい問題となる。
【０００８】また、窒素チタン（以下ＴｉＮ）、窒化ジ
ルコニウムのような高融点窒化物あるいは炭化チタン、
炭化ジルコニウムのような高融点炭化物をゲート電極の
上層膜として用いる場合についても、上層膜の形成時に
おけるパーティクルによる金属汚染やその後のイオン注
入工程や熱処理工程においての金属汚染が発生し問題で
ある。この金属汚染により、サリサイドプロセスにおい
ては、絶縁膜上にもシリサイド膜が形成され、未反応の
Ｔｉのエッチング時にエッチング残りが生じたり、高融
点金属膜の選択成長時には選択性が劣化し、絶縁膜上に
も形成されてしまい量産性に乏しくなる。
ルコニウムのような高融点窒化物あるいは炭化チタン、
炭化ジルコニウムのような高融点炭化物をゲート電極の
上層膜として用いる場合についても、上層膜の形成時に
おけるパーティクルによる金属汚染やその後のイオン注
入工程や熱処理工程においての金属汚染が発生し問題で
ある。この金属汚染により、サリサイドプロセスにおい
ては、絶縁膜上にもシリサイド膜が形成され、未反応の
Ｔｉのエッチング時にエッチング残りが生じたり、高融
点金属膜の選択成長時には選択性が劣化し、絶縁膜上に
も形成されてしまい量産性に乏しくなる。
【０００９】これに対して図７に示した方法には、多結
晶シリコン膜、ＰＳＧ膜からなる２層構造のゲート電極
構造に加工して、サイドウォオールを形成した後にＰＳ
Ｇ膜のみ選択的にエッチングすることでサイドウォオー
ルが多結晶シリコン膜の上方にせり出す構造を形成して
いるから、図６の問題は存在しない。
晶シリコン膜、ＰＳＧ膜からなる２層構造のゲート電極
構造に加工して、サイドウォオールを形成した後にＰＳ
Ｇ膜のみ選択的にエッチングすることでサイドウォオー
ルが多結晶シリコン膜の上方にせり出す構造を形成して
いるから、図６の問題は存在しない。
【００１０】しかしながらその後の種々の検討の結果、
他の問題を発生する懸念があることが判明した。すなわ
ち無水フッ酸蒸気によりＰＳＧ膜を選択的にエッチング
する際、エッチングされるＰＳＧ膜から液状のリン酸
（Ｈ3 ＰＯ4 ）が発生する。この液状のリン酸にはフッ
酸（ＨＦ）が溶けやすく、サイドウォオールの材料であ
るシリコン窒化膜はリン酸に対する濡れ性が高いため、
シリコン窒化膜上をフッ酸を含んだリン酸が移動し、サ
イドウォオールをつたって拡散層となるＳｉ領域や素子
分離領域であるフィールド酸化膜に流れる。その結果、
リン酸に溶けているフッ酸によりフィールド酸化膜がエ
ッチングされてしまう問題がある。無水フッ酸蒸気によ
るエッチングおいては、ＰＳＧ膜に対するフィールド酸
化膜の選択比が高く、ＰＳＧ膜を選択的にエッチングす
ることが可能であるが、液状のリン酸に溶けているフッ
酸においては、フィールド酸化膜のエッチングレートが
増加し、ＰＳＧと同様にエッチングされてしまう。特に
サイドウォオールの近傍のフィールド酸化膜がエッチン
グされ、その後のＷ成長時に露出したＳｉ上にも成長
し、素子分離や接合リーク特性が劣化する。この反応が
さらに進むとゲート酸化膜もエッチングされデバイス作
製が困難となる問題を有している。
他の問題を発生する懸念があることが判明した。すなわ
ち無水フッ酸蒸気によりＰＳＧ膜を選択的にエッチング
する際、エッチングされるＰＳＧ膜から液状のリン酸
（Ｈ3 ＰＯ4 ）が発生する。この液状のリン酸にはフッ
酸（ＨＦ）が溶けやすく、サイドウォオールの材料であ
るシリコン窒化膜はリン酸に対する濡れ性が高いため、
シリコン窒化膜上をフッ酸を含んだリン酸が移動し、サ
イドウォオールをつたって拡散層となるＳｉ領域や素子
分離領域であるフィールド酸化膜に流れる。その結果、
リン酸に溶けているフッ酸によりフィールド酸化膜がエ
ッチングされてしまう問題がある。無水フッ酸蒸気によ
るエッチングおいては、ＰＳＧ膜に対するフィールド酸
化膜の選択比が高く、ＰＳＧ膜を選択的にエッチングす
ることが可能であるが、液状のリン酸に溶けているフッ
酸においては、フィールド酸化膜のエッチングレートが
増加し、ＰＳＧと同様にエッチングされてしまう。特に
サイドウォオールの近傍のフィールド酸化膜がエッチン
グされ、その後のＷ成長時に露出したＳｉ上にも成長
し、素子分離や接合リーク特性が劣化する。この反応が
さらに進むとゲート酸化膜もエッチングされデバイス作
製が困難となる問題を有している。
【００１１】従って、本発明の目的は、微細配線を有す
る半導体装置において、サイドウォオールが多結晶シリ
コン膜の上方にせり出す構造の形成を容易にして、ゲー
ト電極と拡散層間のショート不良がない低抵抗のゲート
電極と拡散層を形成し、かつ、素子分離領域や拡散層に
悪影響を与えない半導体装置の製造方法を提供すること
である。
る半導体装置において、サイドウォオールが多結晶シリ
コン膜の上方にせり出す構造の形成を容易にして、ゲー
ト電極と拡散層間のショート不良がない低抵抗のゲート
電極と拡散層を形成し、かつ、素子分離領域や拡散層に
悪影響を与えない半導体装置の製造方法を提供すること
である。
【００１２】
【課題を解決するための手段】本発明の特徴は、素子分
離領域により区画された半導体基板の活性領域上にゲー
ト酸化膜を形成する工程と、全面に非晶質もしくは多結
晶のシリコン膜を堆積する工程と、前記素子分離領域お
よびシリコン窒化膜に対して十分な選択比をもって除去
可能なスペース形成膜を前記シリコン膜上に堆積する工
程と、前記スペース形成膜および前記シリコン膜を同一
平面形状のゲート電極構造にパターニングする工程と、
シリコン窒化膜を堆積する工程と、異方性エッチング法
により前記ゲート電極構造の側壁に前記シリコン窒化膜
からなる第１のサイドウォールを形成する工程と、シリ
コン酸化膜を堆積する工程と、異方性エッチング法によ
り前記第１のサイドウォール上に前記シリコン酸化膜か
らなる第２のサイドウォールを形成する工程と、露出し
た前記スペース形成膜を減圧下で無水フッ酸蒸気に曝す
方法によりエッチング除去して前記ゲート電極構造にお
いてゲート電極を構成している前記シリコン膜の上面を
露出させ、前記第１および第２のサイドウォールのうち
少なくとも前記シリコン窒化膜から構成されている前記
第１のサイドウォールを残す工程と、ソースおよびドレ
イン領域を形成する工程と、ゲート電極を構成している
前記シリコン膜上ならびに前記ソースおよびドレイン領
域上に選択的に高融点金属あるいは高融点金属シリサイ
ドを形成する工程とを有することを特徴とする半導体装
置の製造方法にある。
離領域により区画された半導体基板の活性領域上にゲー
ト酸化膜を形成する工程と、全面に非晶質もしくは多結
晶のシリコン膜を堆積する工程と、前記素子分離領域お
よびシリコン窒化膜に対して十分な選択比をもって除去
可能なスペース形成膜を前記シリコン膜上に堆積する工
程と、前記スペース形成膜および前記シリコン膜を同一
平面形状のゲート電極構造にパターニングする工程と、
シリコン窒化膜を堆積する工程と、異方性エッチング法
により前記ゲート電極構造の側壁に前記シリコン窒化膜
からなる第１のサイドウォールを形成する工程と、シリ
コン酸化膜を堆積する工程と、異方性エッチング法によ
り前記第１のサイドウォール上に前記シリコン酸化膜か
らなる第２のサイドウォールを形成する工程と、露出し
た前記スペース形成膜を減圧下で無水フッ酸蒸気に曝す
方法によりエッチング除去して前記ゲート電極構造にお
いてゲート電極を構成している前記シリコン膜の上面を
露出させ、前記第１および第２のサイドウォールのうち
少なくとも前記シリコン窒化膜から構成されている前記
第１のサイドウォールを残す工程と、ソースおよびドレ
イン領域を形成する工程と、ゲート電極を構成している
前記シリコン膜上ならびに前記ソースおよびドレイン領
域上に選択的に高融点金属あるいは高融点金属シリサイ
ドを形成する工程とを有することを特徴とする半導体装
置の製造方法にある。
【００１３】本発明の他の特徴は、素子分離領域により
区画された半導体基板の活性領域上にゲート酸化膜を形
成する工程と、全面に非晶質もしくは多結晶のシリコン
膜を堆積する工程と、前記素子分離領域およびシリコン
窒化膜に対して十分な選択比をもって除去可能なスペー
ス形成膜を前記シリコン膜上に堆積する工程と、前記ス
ペース形成膜および前記シリコン膜を同一平面形状のゲ
ート電極構造にパターニングする工程と、シリコン窒化
膜を堆積する工程と、前記シリコン窒化膜上にシリコン
酸化膜を堆積する工程と、異方性エッチング法により前
記ゲート電極構造の側壁に前記シリコン窒化膜からなる
第１のサイドウォールおよびその上の前記シリコン酸化
膜からなる第２のサイドウォールを形成する工程と、露
出した前記スペース形成膜を減圧下で無水フッ酸蒸気に
曝す方法によりエッチング除去して前記ゲート電極構造
においてゲート電極を構成している前記シリコン膜の上
面を露出させ、前記第１および第２のサイドウォオール
のうち少なくとも前記シリコン窒化膜から構成されてい
る前記第１のサイドウォールを残す工程と、ソースおよ
びドレイン領域を形成する工程と、ゲート電極を構成し
ている前記シリコン膜上ならびに前記ソースおよびドレ
イン領域上に選択的に高融点金属あるいは高融点金属シ
リサイドを形成する工程とを有することを特徴とする半
導体装置の製造方法にある。
区画された半導体基板の活性領域上にゲート酸化膜を形
成する工程と、全面に非晶質もしくは多結晶のシリコン
膜を堆積する工程と、前記素子分離領域およびシリコン
窒化膜に対して十分な選択比をもって除去可能なスペー
ス形成膜を前記シリコン膜上に堆積する工程と、前記ス
ペース形成膜および前記シリコン膜を同一平面形状のゲ
ート電極構造にパターニングする工程と、シリコン窒化
膜を堆積する工程と、前記シリコン窒化膜上にシリコン
酸化膜を堆積する工程と、異方性エッチング法により前
記ゲート電極構造の側壁に前記シリコン窒化膜からなる
第１のサイドウォールおよびその上の前記シリコン酸化
膜からなる第２のサイドウォールを形成する工程と、露
出した前記スペース形成膜を減圧下で無水フッ酸蒸気に
曝す方法によりエッチング除去して前記ゲート電極構造
においてゲート電極を構成している前記シリコン膜の上
面を露出させ、前記第１および第２のサイドウォオール
のうち少なくとも前記シリコン窒化膜から構成されてい
る前記第１のサイドウォールを残す工程と、ソースおよ
びドレイン領域を形成する工程と、ゲート電極を構成し
ている前記シリコン膜上ならびに前記ソースおよびドレ
イン領域上に選択的に高融点金属あるいは高融点金属シ
リサイドを形成する工程とを有することを特徴とする半
導体装置の製造方法にある。
【００１４】ここで上記いずれの半導体装置の製造方法
においても、上記素子分離領域及びシリコン窒化膜に対
して、十分な選択比をもって除去可能なスペース形成膜
がＰＳＧ膜あるいはＢＰＳＧ膜からなることが好まし
い。
においても、上記素子分離領域及びシリコン窒化膜に対
して、十分な選択比をもって除去可能なスペース形成膜
がＰＳＧ膜あるいはＢＰＳＧ膜からなることが好まし
い。
【００１５】又、上記いずれの半導体装置の製造方法に
おいても、上記高融点金属は、タングステン（Ｗ）、チ
タン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、
タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム
（Ｚｒ）、白金（Ｐｔ）あるいはモリブデン（Ｍｏ）で
あり、前記高融点金属シリサイドは、チタンシリサイド
（ＴｉＳｉ2 ）、コバルトシリサイド（ＣｏＳｉ2 ）、
ニッケルシリサイド（ＮｉＳｉ）、タングステンシリサ
イド（ＷＳｉ2 ）、タンタルシリサイド（ＴａＳ
ｉ2 ）、ハフニウムシリサイド（ＨｆＳｉ2 ）、ジルコ
ニウムシリサイド（ＺｒＳｉ2 ）、白金シリサイド（Ｐ
ｔＳｉ）あるいはモリブデンシリサイド（ＭｏＳｉ2 ）
からなることが好ましい。
おいても、上記高融点金属は、タングステン（Ｗ）、チ
タン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、
タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム
（Ｚｒ）、白金（Ｐｔ）あるいはモリブデン（Ｍｏ）で
あり、前記高融点金属シリサイドは、チタンシリサイド
（ＴｉＳｉ2 ）、コバルトシリサイド（ＣｏＳｉ2 ）、
ニッケルシリサイド（ＮｉＳｉ）、タングステンシリサ
イド（ＷＳｉ2 ）、タンタルシリサイド（ＴａＳ
ｉ2 ）、ハフニウムシリサイド（ＨｆＳｉ2 ）、ジルコ
ニウムシリサイド（ＺｒＳｉ2 ）、白金シリサイド（Ｐ
ｔＳｉ）あるいはモリブデンシリサイド（ＭｏＳｉ2 ）
からなることが好ましい。
【００１６】
【作用】このように本発明は、シリコン窒化膜からなる
第１のサイドウォオールを設け、シリコンゲート電極よ
りサイドウォオールがせり出した態様とするためのスペ
ース形成膜のエッチング除去に無水フッ酸蒸気を用い、
熱リン酸を用いていないから、このエッチング除去の際
にサイドウォオールのせり出し構造がくずれたり、シリ
コン基板の拡散層を形成する表面が粗れることがない。
第１のサイドウォオールを設け、シリコンゲート電極よ
りサイドウォオールがせり出した態様とするためのスペ
ース形成膜のエッチング除去に無水フッ酸蒸気を用い、
熱リン酸を用いていないから、このエッチング除去の際
にサイドウォオールのせり出し構造がくずれたり、シリ
コン基板の拡散層を形成する表面が粗れることがない。
【００１７】また無水フッ酸蒸気によるスペース形成膜
のエッチング除去の際には、発生する液状のリン酸に対
して濡れ性が低いシリコン酸化膜からなる第２のサイド
ウォールも存在しているから、フッ酸を含んだリン酸が
シリコン基板表面や素子分離領域を構成するフィールド
酸化膜に流れこのフィールド酸化膜が不所望にエッチン
グされることがない。
のエッチング除去の際には、発生する液状のリン酸に対
して濡れ性が低いシリコン酸化膜からなる第２のサイド
ウォールも存在しているから、フッ酸を含んだリン酸が
シリコン基板表面や素子分離領域を構成するフィールド
酸化膜に流れこのフィールド酸化膜が不所望にエッチン
グされることがない。
【００１８】
【実施例】以下図面を参照して本発明を説明する。
【００１９】図１乃至図３は本発明の第１の実施例の半
導体装置の製造方法を工程順に示した縦断面図である。
導体装置の製造方法を工程順に示した縦断面図である。
【００２０】まず図１（Ａ）において、Ｐ型単結晶シリ
コン基板１０１にリンを１５０ｋｅＶ、１×１０13ｃｍ
-2の条件で選択的にイオン注入し、その後の活性化熱処
理によりＮ型ウエル１０２を形成する。このＮ型ウエル
１０２がＰチャネル型ＦＥＴを形成する領域であり、シ
リコン基板のＰ型領域がＮチャネル型ＦＥＴを形成する
領域である。その後、選択的熱酸化法により基板に一部
埋設するフィールドシリコン酸化膜１０３を素子分離領
域として形成する。
コン基板１０１にリンを１５０ｋｅＶ、１×１０13ｃｍ
-2の条件で選択的にイオン注入し、その後の活性化熱処
理によりＮ型ウエル１０２を形成する。このＮ型ウエル
１０２がＰチャネル型ＦＥＴを形成する領域であり、シ
リコン基板のＰ型領域がＮチャネル型ＦＥＴを形成する
領域である。その後、選択的熱酸化法により基板に一部
埋設するフィールドシリコン酸化膜１０３を素子分離領
域として形成する。
【００２１】次に図１（Ｂ）において、フィールド酸化
膜１０３に囲まれた活性領域のＰ型主面およびＮ型主面
に熱酸化法により膜厚８ｎｍのゲート酸化膜１０４を形
成する。その後、ゲート酸化膜１０４上からフィールド
酸化膜１０３上にかけて全面に膜厚２００ｎｍの多結晶
シリコン膜１０５を成長し、その上に膜厚２００ｎｍの
ＰＳＧ（リンシリケートガラス）膜１０６を常圧ＣＶＤ
法により積層堆積する。この際、シリコン膜１０５は、
多結晶シリコンの代りに非晶質シリコンを用いても良
い。
膜１０３に囲まれた活性領域のＰ型主面およびＮ型主面
に熱酸化法により膜厚８ｎｍのゲート酸化膜１０４を形
成する。その後、ゲート酸化膜１０４上からフィールド
酸化膜１０３上にかけて全面に膜厚２００ｎｍの多結晶
シリコン膜１０５を成長し、その上に膜厚２００ｎｍの
ＰＳＧ（リンシリケートガラス）膜１０６を常圧ＣＶＤ
法により積層堆積する。この際、シリコン膜１０５は、
多結晶シリコンの代りに非晶質シリコンを用いても良
い。
【００２２】次に図１（Ｃ）において、フォトリソグラ
フィー法により形成されたマスク（図示省略）を用いて
ＰＳＧ膜１０６を反応性イオンエッチング（ＲＩＥ）法
により選択的にエッチングした後、引き続いて多結晶シ
リコン膜１０５をＲＩＥにより選択的にエッチングする
ことにより、ＰＳＧ膜１０６および多結晶シリコン膜１
０５をゲート電極構造１０８として同一平面形状にパタ
ーニングする。このゲート電極構造１０８における多結
晶シリコン膜１０５がシリコンゲート電極１０５とな
り、ＰＳＧ膜１０６がそれを除去することにより空間
（スペース）を形成するスペース形成膜１０６となる。
フィー法により形成されたマスク（図示省略）を用いて
ＰＳＧ膜１０６を反応性イオンエッチング（ＲＩＥ）法
により選択的にエッチングした後、引き続いて多結晶シ
リコン膜１０５をＲＩＥにより選択的にエッチングする
ことにより、ＰＳＧ膜１０６および多結晶シリコン膜１
０５をゲート電極構造１０８として同一平面形状にパタ
ーニングする。このゲート電極構造１０８における多結
晶シリコン膜１０５がシリコンゲート電極１０５とな
り、ＰＳＧ膜１０６がそれを除去することにより空間
（スペース）を形成するスペース形成膜１０６となる。
【００２３】次に図１（Ｄ）において、膜厚６５ｎｍ程
度のシリコン窒化膜１０９をＣＶＤ法により全面に形成
する。このシリコン窒化膜１０９は、ジクロルシランガ
ス（ＳｉＨ2 Ｃｌ2 ）、アンモニアガス（ＮＨ3 ）を導
入し、７５０℃、０．５Ｔｏｒｒの条件で形成した。
度のシリコン窒化膜１０９をＣＶＤ法により全面に形成
する。このシリコン窒化膜１０９は、ジクロルシランガ
ス（ＳｉＨ2 Ｃｌ2 ）、アンモニアガス（ＮＨ3 ）を導
入し、７５０℃、０．５Ｔｏｒｒの条件で形成した。
【００２４】次に図２（Ａ）において、ＲＩＥ方式の異
方性エッチング装置を用いてシリコン窒化膜１０９に異
方性エッチングを施してゲート電極構造１０８の側壁に
シリコン窒化膜からなる第１のサイドウォール１１１を
形成して、ゲート電極構造１０８の上層のスペース形成
膜（ＰＳＧ膜）１０６の上面および活性領域の表面を露
出させる。このエッチングにおいて、エッチングガスは
ＣＨＦ3 （２５ｓｃｃｍ）、Ｏ2 （１０ｓｃｃｍ）の条
件で行った。
方性エッチング装置を用いてシリコン窒化膜１０９に異
方性エッチングを施してゲート電極構造１０８の側壁に
シリコン窒化膜からなる第１のサイドウォール１１１を
形成して、ゲート電極構造１０８の上層のスペース形成
膜（ＰＳＧ膜）１０６の上面および活性領域の表面を露
出させる。このエッチングにおいて、エッチングガスは
ＣＨＦ3 （２５ｓｃｃｍ）、Ｏ2 （１０ｓｃｃｍ）の条
件で行った。
【００２５】次に図２（Ｂ）において、膜厚３０ｎｍ程
度のシリコン酸化膜１１０をＣＶＤ法により全面に形成
する。このシリコン酸化膜１１０は、シランガス（Ｓｉ
Ｈ4）、酸素ガス（Ｏ2 ）を導入し、４００℃で形成し
た。
度のシリコン酸化膜１１０をＣＶＤ法により全面に形成
する。このシリコン酸化膜１１０は、シランガス（Ｓｉ
Ｈ4）、酸素ガス（Ｏ2 ）を導入し、４００℃で形成し
た。
【００２６】次に図２（Ｃ）において、シリコン酸化膜
１１０にＣＨＦ3 （２５ｓｃｃｍ）、Ｏ2 （１０ｓｃｃ
ｍ）のエッチングガスを用いて異方性エッチングを施し
て、第１のサイドウォール１１１の側面上のみに存在す
るシリコン酸化膜からなる第２サイドウォール１１２を
形成する。これによりゲート電極構造１０８の側壁に
は、シリコン窒化膜の第１のサイドウォール１１１とそ
れを被覆するシリコン酸化膜の第２のサイドウォール１
１２からサイドウォール１１３が構成される。
１１０にＣＨＦ3 （２５ｓｃｃｍ）、Ｏ2 （１０ｓｃｃ
ｍ）のエッチングガスを用いて異方性エッチングを施し
て、第１のサイドウォール１１１の側面上のみに存在す
るシリコン酸化膜からなる第２サイドウォール１１２を
形成する。これによりゲート電極構造１０８の側壁に
は、シリコン窒化膜の第１のサイドウォール１１１とそ
れを被覆するシリコン酸化膜の第２のサイドウォール１
１２からサイドウォール１１３が構成される。
【００２７】次に図２（Ｄ）において、この基板を真空
排気可能なチャンバー内で減圧下で無水フッ酸蒸気に曝
すことにより、ゲート電極構造１０８の上層のＰＳＧ膜
（スペース形成膜）１０６のみを選択的に除去する。こ
のＰＳＧ膜１０６のエッチングはエッチングガスＨＦ１
００％、圧力７Ｔｏｒｒ、エッチング時間１８０ｓｅ
ｃ、室温により行っている。これによりゲート電極構造
１０８の下層の多結晶シリコンゲート電極１０５の上面
が露出し、この露出した上面にシリコン窒化膜の第１の
サイドウォール１１１のせり出した部分により囲まれた
真空（スペース）１０７が形成される。
排気可能なチャンバー内で減圧下で無水フッ酸蒸気に曝
すことにより、ゲート電極構造１０８の上層のＰＳＧ膜
（スペース形成膜）１０６のみを選択的に除去する。こ
のＰＳＧ膜１０６のエッチングはエッチングガスＨＦ１
００％、圧力７Ｔｏｒｒ、エッチング時間１８０ｓｅ
ｃ、室温により行っている。これによりゲート電極構造
１０８の下層の多結晶シリコンゲート電極１０５の上面
が露出し、この露出した上面にシリコン窒化膜の第１の
サイドウォール１１１のせり出した部分により囲まれた
真空（スペース）１０７が形成される。
【００２８】この際に第１のサイドウォール１１１の側
表面に形成されて第２のサイドウォール１１２を構成し
ていたシリコン酸化膜は、ＰＳＧ膜１０６から発生する
リン酸に溶けているフッ酸によりエッチングされる。シ
リコン酸化膜はリン酸に対する濡れ性が悪いため、リン
酸がフィールド酸化膜１０３まで流れず、リン酸中に溶
けているフッ酸はこの第２のサイドウォール１１２を構
成していたシリコン酸化膜により消費され、フィールド
酸化膜１０３はエッチングされない。この実施例では第
２のサイドウォール１１２を構成していたシリコン酸化
膜の膜厚が３０ｎｍ程度の薄いのでこの工程の最後には
その全部がエッチング除去され、サイドウォール１１３
はシリコン窒化膜の第１のサイドウォール１１１のみか
ら構成される。
表面に形成されて第２のサイドウォール１１２を構成し
ていたシリコン酸化膜は、ＰＳＧ膜１０６から発生する
リン酸に溶けているフッ酸によりエッチングされる。シ
リコン酸化膜はリン酸に対する濡れ性が悪いため、リン
酸がフィールド酸化膜１０３まで流れず、リン酸中に溶
けているフッ酸はこの第２のサイドウォール１１２を構
成していたシリコン酸化膜により消費され、フィールド
酸化膜１０３はエッチングされない。この実施例では第
２のサイドウォール１１２を構成していたシリコン酸化
膜の膜厚が３０ｎｍ程度の薄いのでこの工程の最後には
その全部がエッチング除去され、サイドウォール１１３
はシリコン窒化膜の第１のサイドウォール１１１のみか
ら構成される。
【００２９】その後、ゲート電極１０５を構成している
多結晶シリコン膜１０５および活性領域の表面にシリコ
ン酸化膜（図示省略）を形成した後、Ｐチャネル型ＦＥ
Ｔを形成する領域をマスク材（図示省略）でマスクし
て、Ｎチャネル型ＦＥＴを形成する領域にＡｓイオンを
注入エネルギー１００ｋｅＶ、打ち込み量１×１０15ｃ
ｍ-2でイオン注入し、その後、Ｎチャネル型ＦＥＴを形
成するマスク材（図示省略）でマスクして、Ｐチャネル
型ＦＥＴを形成する領域にＢＦ2 イオンを注入エネルギ
ー７０ｋｅＶ、打ち込み量１×１０15ｃｍ-2でイオン注
入する。その後、窒素雰囲気中で１０００℃、１０分間
の活性化熱処理を行うことにより、Ｎチャネル型ＦＥＴ
のソースおよびドレイン領域となるＮ型不純物拡散層１
１５ＡをＰ型単結晶シリコン基板１０１のＰ型主面から
内部に形成し、その間の多結晶シリコンゲート電極１０
５をＮ型にする。同様にＰチャネル型ＦＥＴのソースお
よびドレイン領域となるＰ型不純物拡散層１１５ＢをＮ
型ウエル領域１０２のＮ型主面から内部に形成し、その
間の多結晶シリコンゲート電極をＰ型化する。
多結晶シリコン膜１０５および活性領域の表面にシリコ
ン酸化膜（図示省略）を形成した後、Ｐチャネル型ＦＥ
Ｔを形成する領域をマスク材（図示省略）でマスクし
て、Ｎチャネル型ＦＥＴを形成する領域にＡｓイオンを
注入エネルギー１００ｋｅＶ、打ち込み量１×１０15ｃ
ｍ-2でイオン注入し、その後、Ｎチャネル型ＦＥＴを形
成するマスク材（図示省略）でマスクして、Ｐチャネル
型ＦＥＴを形成する領域にＢＦ2 イオンを注入エネルギ
ー７０ｋｅＶ、打ち込み量１×１０15ｃｍ-2でイオン注
入する。その後、窒素雰囲気中で１０００℃、１０分間
の活性化熱処理を行うことにより、Ｎチャネル型ＦＥＴ
のソースおよびドレイン領域となるＮ型不純物拡散層１
１５ＡをＰ型単結晶シリコン基板１０１のＰ型主面から
内部に形成し、その間の多結晶シリコンゲート電極１０
５をＮ型にする。同様にＰチャネル型ＦＥＴのソースお
よびドレイン領域となるＰ型不純物拡散層１１５ＢをＮ
型ウエル領域１０２のＮ型主面から内部に形成し、その
間の多結晶シリコンゲート電極をＰ型化する。
【００３０】次に図３（Ａ）において、各不純物拡散層
および多結晶シリコンゲート電極の表面に形成された自
然酸化膜を含むシリコン酸化膜を例えばフッ酸により除
去してこれら上表面に全て露出した後、ＣＶＤ装置内で
タングステン膜１１６の選択成長を行う。
および多結晶シリコンゲート電極の表面に形成された自
然酸化膜を含むシリコン酸化膜を例えばフッ酸により除
去してこれら上表面に全て露出した後、ＣＶＤ装置内で
タングステン膜１１６の選択成長を行う。
【００３１】この成長は、まず基板温度を３００℃とし
て、チャンバー内をいったん排気した後、ＷＦ6 とＡｒ
をそれぞれ２０ｓｃｃｍ、１０ｓｃｃｍ流し、２００ｍ
Ｔｏｒｒの圧力下でＷＦ6 とシリコンとを反応させ、 ２ＷＦ6 ＋３Ｓｉ→２Ｗ＋３ＳｉＦ4 なる反応により各不純物拡散層および多結晶シリコンゲ
ート電極の表面のみ選択的にタングステンの核形成を行
う。このとき５秒間の反応により、１５ｎｍ程度の浸食
を起こすことによりタングステン膜を形成している。続
いて同一の装置内で基板温度を一定に保ったまま、今度
はＷＦ6 、ＳｉＨ4 、Ａｒをそれぞれ１０ｓｃｃｍ、６
ｓｃｃｍ、５０ｓｃｃｍ流し、２０ｍＴｏｒｒの圧力下
でＷＦ6をＳｉＨ4 で還元することにより、不純物拡散
層および多結晶シリコンゲート電極の表面のみ選択的に
タングステン膜１１６を堆積する。この時のタングステ
ン膜の膜厚は２００ｎｍまで堆積が可能となる。
て、チャンバー内をいったん排気した後、ＷＦ6 とＡｒ
をそれぞれ２０ｓｃｃｍ、１０ｓｃｃｍ流し、２００ｍ
Ｔｏｒｒの圧力下でＷＦ6 とシリコンとを反応させ、 ２ＷＦ6 ＋３Ｓｉ→２Ｗ＋３ＳｉＦ4 なる反応により各不純物拡散層および多結晶シリコンゲ
ート電極の表面のみ選択的にタングステンの核形成を行
う。このとき５秒間の反応により、１５ｎｍ程度の浸食
を起こすことによりタングステン膜を形成している。続
いて同一の装置内で基板温度を一定に保ったまま、今度
はＷＦ6 、ＳｉＨ4 、Ａｒをそれぞれ１０ｓｃｃｍ、６
ｓｃｃｍ、５０ｓｃｃｍ流し、２０ｍＴｏｒｒの圧力下
でＷＦ6をＳｉＨ4 で還元することにより、不純物拡散
層および多結晶シリコンゲート電極の表面のみ選択的に
タングステン膜１１６を堆積する。この時のタングステ
ン膜の膜厚は２００ｎｍまで堆積が可能となる。
【００３２】次に図３（Ｂ）において、この基板をマル
チチャンバー型のＰＥＣＶＤ装置内に導入し、プラズマ
ＣＶＤにより層間絶縁膜としてシリコン酸化膜１１７を
約１００ｎｍ堆積した後、真空中で今度はＥＣＲをはじ
めとする高密度プラズマＣＶＤ反応室内に導入して、Ｓ
ｉＯＮ膜１１８を約３０００ｎｍ堆積する。高密度プラ
ズマＣＶＤで堆積される膜は段差被覆性に優れており、
良好な埋め込み性を有しているが、ゲート電極などによ
り生じる段差を軽減することは困難である。次にこの基
板を化学機械研磨（ＣＭＰ）装置を用いて研磨を行い、
ゲート電極などにより生じた段差を削り取ることによ
り、層間絶縁膜を構成しているＳｉＯＮ膜１１８の表面
を図３（Ｂ）に示すごとく平坦化する。この結果、層間
絶縁膜として２５００ｎｍの絶縁膜が形成される。
チチャンバー型のＰＥＣＶＤ装置内に導入し、プラズマ
ＣＶＤにより層間絶縁膜としてシリコン酸化膜１１７を
約１００ｎｍ堆積した後、真空中で今度はＥＣＲをはじ
めとする高密度プラズマＣＶＤ反応室内に導入して、Ｓ
ｉＯＮ膜１１８を約３０００ｎｍ堆積する。高密度プラ
ズマＣＶＤで堆積される膜は段差被覆性に優れており、
良好な埋め込み性を有しているが、ゲート電極などによ
り生じる段差を軽減することは困難である。次にこの基
板を化学機械研磨（ＣＭＰ）装置を用いて研磨を行い、
ゲート電極などにより生じた段差を削り取ることによ
り、層間絶縁膜を構成しているＳｉＯＮ膜１１８の表面
を図３（Ｂ）に示すごとく平坦化する。この結果、層間
絶縁膜として２５００ｎｍの絶縁膜が形成される。
【００３３】次に図３（Ｃ）において、既知のリソグラ
フィーとエッチングにより不純物拡散層および多結晶シ
リコンゲート電極上に選択的に堆積したタングステン１
１６に達するコンタクトホール１１９を開口する。タン
グステン膜１１６はコンタクトホール開口時に絶縁膜に
対して高い選択比を有してエッチングされにくいため
に、信頼性の高いコンタクトホールを形成できるという
利点もある。次いで、開口したコンタクトホール１１９
内に上層配線との間の電気的な接続をとるための金属を
たとえばタングステン膜１２０の選択成長を用いて埋設
する。
フィーとエッチングにより不純物拡散層および多結晶シ
リコンゲート電極上に選択的に堆積したタングステン１
１６に達するコンタクトホール１１９を開口する。タン
グステン膜１１６はコンタクトホール開口時に絶縁膜に
対して高い選択比を有してエッチングされにくいため
に、信頼性の高いコンタクトホールを形成できるという
利点もある。次いで、開口したコンタクトホール１１９
内に上層配線との間の電気的な接続をとるための金属を
たとえばタングステン膜１２０の選択成長を用いて埋設
する。
【００３４】この方法では、サイドウォール１１１が多
結晶シリコン膜１０５の上方にせり出す構造を形成し、
サイドウォール１１１の高さを超えない厚さのタングス
テン膜１１６がゲートとソースおよびドレインに堆積す
ることによりショート不良のない低抵抗のゲート電極と
ソースおよびドレインを形成できるという効果を有して
いる。
結晶シリコン膜１０５の上方にせり出す構造を形成し、
サイドウォール１１１の高さを超えない厚さのタングス
テン膜１１６がゲートとソースおよびドレインに堆積す
ることによりショート不良のない低抵抗のゲート電極と
ソースおよびドレインを形成できるという効果を有して
いる。
【００３５】図４乃至図５は本発明の第２の実施例の半
導体装置の製造方法を工程順に示す縦断面図である。図
４乃至図５において図１乃至図３と同一もしくは類似の
箇所は同じ符号で示してあるから重複する説明はなるべ
く省略する。
導体装置の製造方法を工程順に示す縦断面図である。図
４乃至図５において図１乃至図３と同一もしくは類似の
箇所は同じ符号で示してあるから重複する説明はなるべ
く省略する。
【００３６】図４（Ａ）、図４（Ｂ）および図４（Ｃ）
における工程は第１の実施例の図１（Ａ）、図１（Ｂ）
および図１（Ｃ）における工程とそれぞれ同じである。
における工程は第１の実施例の図１（Ａ）、図１（Ｂ）
および図１（Ｃ）における工程とそれぞれ同じである。
【００３７】しかしこの第２の実施例では図４（Ｄ）に
おいて、膜厚６５ｎｍ程度のシリコン窒化膜１０９をＣ
ＶＤ法により全面に、グクロルシランガス（ＳｉＨ2 Ｃ
ｌ2）、アンモニアガス（ＮＨ3 ）を導入し、７５０
℃、０．５Ｔｏｒｒの条件で形成した後、続いて膜厚１
００ｎｍ程度のシリコン酸化膜１１０をＣＶＤ法により
全面に積層形成する。このシリコン酸化膜１１０は、シ
ランガス（ＳｉＨ4 ）、酸素ガス（Ｏ2 ）を導入し、４
００℃で形成した。
おいて、膜厚６５ｎｍ程度のシリコン窒化膜１０９をＣ
ＶＤ法により全面に、グクロルシランガス（ＳｉＨ2 Ｃ
ｌ2）、アンモニアガス（ＮＨ3 ）を導入し、７５０
℃、０．５Ｔｏｒｒの条件で形成した後、続いて膜厚１
００ｎｍ程度のシリコン酸化膜１１０をＣＶＤ法により
全面に積層形成する。このシリコン酸化膜１１０は、シ
ランガス（ＳｉＨ4 ）、酸素ガス（Ｏ2 ）を導入し、４
００℃で形成した。
【００３８】次に図４（Ｅ）において、ＲＩＥ方式の異
方性エッチング装置を用いてシリコン窒化膜１０９およ
びシリコン酸化膜１１０に異方性エッチングを施してゲ
ート電極構造１０８の側壁にシリコン窒化膜からなる第
１のサイドウォール２１１およびシリコン酸化膜からな
る第２のサイドウォール２１２を同時に形成して、両者
からサイドウォール２１３を構成する。この実施例では
シリコン窒化膜とシリコン酸化膜の積層体を一度の異方
性エッチングで第１および第２のサイドウォールを形成
しているから、第１のサイドウォール２１１がゲート電
極構造１０８の側壁から基板の主面に被着して形成さ
れ、第２のサイドウォール２１２は基板の主面に被着し
ないで第１のサイドウォール２１１のみに被着して形成
される。
方性エッチング装置を用いてシリコン窒化膜１０９およ
びシリコン酸化膜１１０に異方性エッチングを施してゲ
ート電極構造１０８の側壁にシリコン窒化膜からなる第
１のサイドウォール２１１およびシリコン酸化膜からな
る第２のサイドウォール２１２を同時に形成して、両者
からサイドウォール２１３を構成する。この実施例では
シリコン窒化膜とシリコン酸化膜の積層体を一度の異方
性エッチングで第１および第２のサイドウォールを形成
しているから、第１のサイドウォール２１１がゲート電
極構造１０８の側壁から基板の主面に被着して形成さ
れ、第２のサイドウォール２１２は基板の主面に被着し
ないで第１のサイドウォール２１１のみに被着して形成
される。
【００３９】次に図５（Ａ）において、第１の実施例の
図２（Ｄ）と同様に、フッ酸を含有したリン酸がフィー
ルド酸化膜１０３に流れるのを第２のサイドウォール２
１２のシリコン酸化膜により阻止しながら、無水フッ酸
蒸気法によりスペース形成膜であるＰＳＧ膜１０６をエ
ッチング除去してスペース１０７を形成する。
図２（Ｄ）と同様に、フッ酸を含有したリン酸がフィー
ルド酸化膜１０３に流れるのを第２のサイドウォール２
１２のシリコン酸化膜により阻止しながら、無水フッ酸
蒸気法によりスペース形成膜であるＰＳＧ膜１０６をエ
ッチング除去してスペース１０７を形成する。
【００４０】しかしこの実施例では第２のサイドウォー
ル２１２を形成するためのシリコン酸化膜１１０は膜厚
１００ｎｍ程度と第１の実施例より厚く形成してあるの
で、この工程において第２のサイドウォール２１２は薄
くなるが残存し、したがってこの工程以降もサイドウォ
ール２１３は第１のサイドウォール２１１と第２のサイ
ドウォール２１２とから構成されている。
ル２１２を形成するためのシリコン酸化膜１１０は膜厚
１００ｎｍ程度と第１の実施例より厚く形成してあるの
で、この工程において第２のサイドウォール２１２は薄
くなるが残存し、したがってこの工程以降もサイドウォ
ール２１３は第１のサイドウォール２１１と第２のサイ
ドウォール２１２とから構成されている。
【００４１】その後の図５（Ｂ）、図５（Ｃ）および図
５（Ｄ）における工程は第１の実施例の図３（Ａ）、図
３（Ｂ）および図３（Ｃ）における工程とそれぞれ同じ
である。
５（Ｄ）における工程は第１の実施例の図３（Ａ）、図
３（Ｂ）および図３（Ｃ）における工程とそれぞれ同じ
である。
【００４２】この第２の実施例の方法では、第１の実施
例と比べて、サイドウォール形成時の異方性エッチング
工程が１工程少なくなる。
例と比べて、サイドウォール形成時の異方性エッチング
工程が１工程少なくなる。
【００４３】尚、第１および第２の実施例では、シリコ
ンゲート電極上およびソース、ドレイン領域上にタング
ステンを選択成長により成長しているが、他の高融点金
属あるいはサリサイド技術を用いたＴｉＳｉ2 等の高融
点シリサイドを形成しても同様の効果が得られる。
ンゲート電極上およびソース、ドレイン領域上にタング
ステンを選択成長により成長しているが、他の高融点金
属あるいはサリサイド技術を用いたＴｉＳｉ2 等の高融
点シリサイドを形成しても同様の効果が得られる。
【００４４】さらに第１および第２の実施例では、スペ
ース形成膜としてＰＳＧ膜を用いて説明したが、シリコ
ン酸化膜にＮ型やＰ型の不純物を含むＰＳＧ膜以外のガ
ラス膜、例えばＢＰＳＧ膜を用いることもできる。
ース形成膜としてＰＳＧ膜を用いて説明したが、シリコ
ン酸化膜にＮ型やＰ型の不純物を含むＰＳＧ膜以外のガ
ラス膜、例えばＢＰＳＧ膜を用いることもできる。
【００４５】
【発明の効果】以上説明したように本発明によれば、シ
リコン窒化膜からなる第１のサイドウォールを設け、シ
リコンゲート電極よりサイドウォールがせり出した態様
とするためのスペース形成膜のエッチング除去に無水フ
ッ酸蒸気を用い、熱リン酸を用いていないから、このエ
ッチング除去の際にサイドウォールのせり出し構造がく
ずれたり、シリコン基板の拡散層を形成する表面が粗れ
ることがない。サイドウォールのせり出し構造がくずれ
ないから、ゲート電極上に希望する低抵抗を得るための
所定の膜厚の高融点金属もしくは高融点金属シリサイド
を拡散層とのショート不良を発生しないで形成すること
ができる。さらにソース、ドレインとなる拡散層の表面
にダメージを与えないから、電流リーク等が発生する懸
念もない。
リコン窒化膜からなる第１のサイドウォールを設け、シ
リコンゲート電極よりサイドウォールがせり出した態様
とするためのスペース形成膜のエッチング除去に無水フ
ッ酸蒸気を用い、熱リン酸を用いていないから、このエ
ッチング除去の際にサイドウォールのせり出し構造がく
ずれたり、シリコン基板の拡散層を形成する表面が粗れ
ることがない。サイドウォールのせり出し構造がくずれ
ないから、ゲート電極上に希望する低抵抗を得るための
所定の膜厚の高融点金属もしくは高融点金属シリサイド
を拡散層とのショート不良を発生しないで形成すること
ができる。さらにソース、ドレインとなる拡散層の表面
にダメージを与えないから、電流リーク等が発生する懸
念もない。
【００４６】また無水フッ酸蒸気によるスペース形成膜
のエッチング除去の際には、発生する液状のリン酸に対
して濡れ性が低いシリコン酸化膜からなる第２のサイド
ウォールが存在しているから、フッ酸を含んだリン酸が
シリコン基板表面や素子分離領域を構成するフィールド
酸化膜に流れこのフィールド酸化膜がエッチングされる
ことがない。したがってフィールド酸化膜が不所望に薄
くなり素子分離機能が低下することもない。
のエッチング除去の際には、発生する液状のリン酸に対
して濡れ性が低いシリコン酸化膜からなる第２のサイド
ウォールが存在しているから、フッ酸を含んだリン酸が
シリコン基板表面や素子分離領域を構成するフィールド
酸化膜に流れこのフィールド酸化膜がエッチングされる
ことがない。したがってフィールド酸化膜が不所望に薄
くなり素子分離機能が低下することもない。
【図１】本発明の第１の実施例を工程順に示した断面図
である。
である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】図２の続きの工程を順に示した断面図である。
【図４】本発明の第２の実施例を工程順に示した断面図
である。
である。
【図５】図４の続きの工程を順に示した断面図である。
【図６】従来技術を工程順に示した断面図である。
【図７】本発明に関係する技術を工程順に示した断面図
である。
である。
１０１，６０１，７０１ 単結晶シリコン基板 １０２ Ｎ型ウエル １０３，６０３，７０３ フィールド酸化膜 １０４，６０４，７０４ ゲート酸化膜 １０５，６０５，７０５ 多結晶シリコン膜（シリコ
ンゲート電極） １０６ ＰＳＧ膜（スペース形成膜） １０７ 空間（スペース） １０８，６０８，７０８ ゲート電極構造 １０９ シリコン窒化膜 １１０ シリコン酸化膜 １１１，２１１ シリコン窒化膜による第１のサイド
ウォール １１２，２１２ シリコン酸化膜による第２のサイド
ウォール １１３，２１３ サイドウォール １１５Ａ Ｎ型拡散層（Ｎ型ソース、ドレイン領域） １１５Ｂ Ｐ型拡散層（Ｐ型ソース、ドレイン領域） １１６ タングステン膜 １１７ 層間絶縁膜としてのシリコン酸化膜 １１８ ＳｉＯＮ膜 １１９ コンタクトホール １２０ コンタクトホールを充填する金属 ６０７ ９シリコン窒化膜 ６０９ ＰＳＧ、ＮＳＧ膜によるサイドウォール ６１１，７１１ 拡散層（ソース、ドレイン領域） ６１４ チタンシリサイド膜 ７０７ ＰＳＧ膜 ７０９ シリコン窒化膜によるサイドウォール ７１４ タングステン膜
ンゲート電極） １０６ ＰＳＧ膜（スペース形成膜） １０７ 空間（スペース） １０８，６０８，７０８ ゲート電極構造 １０９ シリコン窒化膜 １１０ シリコン酸化膜 １１１，２１１ シリコン窒化膜による第１のサイド
ウォール １１２，２１２ シリコン酸化膜による第２のサイド
ウォール １１３，２１３ サイドウォール １１５Ａ Ｎ型拡散層（Ｎ型ソース、ドレイン領域） １１５Ｂ Ｐ型拡散層（Ｐ型ソース、ドレイン領域） １１６ タングステン膜 １１７ 層間絶縁膜としてのシリコン酸化膜 １１８ ＳｉＯＮ膜 １１９ コンタクトホール １２０ コンタクトホールを充填する金属 ６０７ ９シリコン窒化膜 ６０９ ＰＳＧ、ＮＳＧ膜によるサイドウォール ６１１，７１１ 拡散層（ソース、ドレイン領域） ６１４ チタンシリサイド膜 ７０７ ＰＳＧ膜 ７０９ シリコン窒化膜によるサイドウォール ７１４ タングステン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/78
Claims (6)
- 【請求項１】 素子分離領域により区画された半導体基
板の活性領域上にゲート酸化膜を形成する工程と、全面
に非晶質もしくは多結晶のシリコン膜を堆積する工程
と、前記素子分離領域およびシリコン窒化膜に対して十
分な選択比をもって除去可能なスペース形成膜を前記シ
リコン膜上に堆積する工程と、前記スペース形成膜およ
び前記シリコン膜を同一平面形状のゲート電極構造にパ
ターニングする工程と、シリコン窒化膜を堆積する工程
と、異方性エッチング法により前記ゲート電極構造の側
壁に前記シリコン窒化膜からなる第１のサイドウォール
を形成する工程と、シリコン酸化膜を堆積する工程と、
異方性エッチング法により前記第１のサイドウォール上
に前記シリコン酸化膜からなる第２のサイドウォールを
形成する工程と、露出した前記スペース形成膜を減圧下
で無水フッ酸蒸気に曝す方法によりエッチング除去して
前記ゲート電極構造においてゲート電極を構成している
前記シリコン膜の上面を露出させ、前記第１および第２
のサイドウォールのうち少なくとも前記シリコン窒化膜
から構成されている前記第１のサイドウォールを残す工
程と、ソースおよびドレイン領域を形成する工程と、ゲ
ート電極を構成している前記シリコン膜上ならびに前記
ソースおよびドレイン領域上に選択的に高融点金属ある
いは高融点金属シリサイドを形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記素子分離領域及びシリコン窒化膜に
対して、十分な選択比をもって除去可能なスペース形成
膜がＰＳＧ膜あるいはＢＰＳＧ膜であることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記高融点金属は、タングステン
（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル
（Ｎｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジ
ルコニウム（Ｚｒ）、白金（Ｐｔ）あるいはモリブデン
（Ｍｏ）であり、前記高融点金属シリサイドは、チタン
シリサイド（ＴｉＳｉ2 ）、コバルトシリサイド（Ｃｏ
Ｓｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、タングス
テンシリサイド（ＷＳｉ2 ）、タンタルシリサイド（Ｔ
ｉＳｉ2 ）、ハフニウムシリサイド（ＨｆＳｉ2 ）、ジ
ルコニウムシリサイド（ＺｒＳｉ2 ）、白金シリサイド
（ＰｔＳｉ）あるいはモリブデンシリサイド（ＭｏＳｉ
2 ）であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 素子分離領域により区画された半導体基
板の活性領域上にゲート酸化膜を形成する工程と、全面
に非晶質もしくは多結晶のシリコン膜を堆積する工程
と、前記素子分離領域およびシリコン窒化膜に対して十
分な選択比をもって除去可能なスペース形成膜を前記シ
リコン膜上に堆積する工程と、前記スペース形成膜およ
び前記シリコン膜を同一平面形状のゲート電極構造にパ
ターニングする工程と、シリコン窒化膜を堆積する工程
と、前記シリコン窒化膜上にシリコン酸化膜を堆積する
工程と、異方性エッチング法により前記ゲート電極構造
の側壁に前記シリコン窒化膜からなる第１のサイドウォ
ールおよびその上の前記シリコン酸化膜からなる第２の
サイドウォールを形成する工程と、露出した前記スペー
ス形成膜を減圧下で無水フッ酸蒸気に曝す方法によりエ
ッチング除去して前記ゲート電極構造においてゲート電
極を構成している前記シリコン膜の上面を露出させ、前
記第１および第２のサイドウォールのうち少なくとも前
記シリコン窒化膜から構成されている前記第１のサイド
ウォールを残す工程と、ソースおよびドレイン領域を形
成する工程と、ゲート電極を構成している前記シリコン
膜上ならびに前記ソースおよびドレイン領域上に選択的
に高融点金属あるいは高融点金属シリサイドを形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記素子分離領域及びシリコン窒化膜に
対して、十分な選択比をもって除去可能なスペース形成
膜がＰＳＧ膜あるいはＢＰＳＧ膜であることを特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記高融点金属は、タングステン
（Ｗ）、チタン（Ｔｉ）コバルト（Ｃｏ）、ニッケル
（Ｎｉ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジ
ルコニウム（Ｚｒ）、白金（Ｐｔ）あるいはモリブデン
（Ｍｏ）であり、前記高融点金属シリサイドは、チタン
シリサイド（ＴｉＳｉ2 ）、コバルトシリサイド（Ｃｏ
Ｓｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、タングス
テンシリサイド（ＷＳｉ2 ）、タンタルシリサイド（Ｔ
ｉＳｉ2 ）、ハフニウムシリサイド（ＨｆＳｉ2 ）、ジ
ルコニウムシリサイド（ＺｒＳｉ2 ）、白金シリサイド
（ＰｔＳｉ）あるいはモリブデンシリサイド（ＭｏＳｉ
2 ）であることを特徴とする請求項４記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072801A JP2663905B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
| US08/617,686 US5661052A (en) | 1995-03-30 | 1996-03-19 | Method of fabricating semiconductor device having low-resistance gate electrode and diffusion layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072801A JP2663905B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274043A JPH08274043A (ja) | 1996-10-18 |
| JP2663905B2 true JP2663905B2 (ja) | 1997-10-15 |
Family
ID=13499866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072801A Expired - Fee Related JP2663905B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5661052A (ja) |
| JP (1) | JP2663905B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792467B2 (ja) * | 1995-06-13 | 1998-09-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3220645B2 (ja) * | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
| US5753557A (en) * | 1996-10-07 | 1998-05-19 | Vanguard International Semiconductor Company | Bridge-free self aligned silicide process |
| JP3042444B2 (ja) * | 1996-12-27 | 2000-05-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3586072B2 (ja) | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5780348A (en) * | 1997-07-14 | 1998-07-14 | United Microelectronics Corporation | Method of making a self-aligned silicide component |
| US6610564B2 (en) * | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
| TW425660B (en) * | 1997-12-12 | 2001-03-11 | Mosel Vitelic Inc | Method of forming uniform dielectric layer between two conductive layers in integrated circuit |
| US6274421B1 (en) * | 1998-01-09 | 2001-08-14 | Sharp Laboratories Of America, Inc. | Method of making metal gate sub-micron MOS transistor |
| US6074922A (en) * | 1998-03-13 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Enhanced structure for salicide MOSFET |
| US6107208A (en) * | 1998-06-04 | 2000-08-22 | Advanced Micro Devices, Inc. | Nitride etch using N2 /Ar/CHF3 chemistry |
| KR100540477B1 (ko) | 1998-06-30 | 2006-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| JP3439706B2 (ja) * | 1999-11-17 | 2003-08-25 | シャープ株式会社 | 半導体装置の製造方法 |
| US6184128B1 (en) | 2000-01-31 | 2001-02-06 | Advanced Micro Devices, Inc. | Method using a thin resist mask for dual damascene stop layer etch |
| US6261936B1 (en) * | 2000-06-07 | 2001-07-17 | Advanced Micro Devices, Inc. | Poly gate CD passivation for metrology control |
| JP5519724B2 (ja) * | 2001-07-17 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100506055B1 (ko) * | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
| US6727155B1 (en) * | 2002-12-18 | 2004-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for spin etching sidewall spacers by acid vapor |
| US7098094B2 (en) * | 2003-12-12 | 2006-08-29 | Texas Instruments Incorporated | NiSi metal gate stacks using a boron-trap |
| KR100849180B1 (ko) * | 2007-01-11 | 2008-07-30 | 삼성전자주식회사 | 게이트 실리사이드를 갖는 반도체소자의 제조방법 |
| JP6279291B2 (ja) * | 2013-11-18 | 2018-02-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288443A (ja) * | 1990-04-04 | 1991-12-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5330925A (en) * | 1992-06-18 | 1994-07-19 | At&T Bell Laboratories | Method for making a MOS device |
| US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
-
1995
- 1995-03-30 JP JP7072801A patent/JP2663905B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-19 US US08/617,686 patent/US5661052A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5661052A (en) | 1997-08-26 |
| JPH08274043A (ja) | 1996-10-18 |
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