JPH07254574A - 電極形成方法 - Google Patents
電極形成方法Info
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- JPH07254574A JPH07254574A JP4541594A JP4541594A JPH07254574A JP H07254574 A JPH07254574 A JP H07254574A JP 4541594 A JP4541594 A JP 4541594A JP 4541594 A JP4541594 A JP 4541594A JP H07254574 A JPH07254574 A JP H07254574A
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- film
- refractory metal
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- metal film
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Abstract
(57)【要約】
【目的】 サリサイド・プロセスにおいて成膜される厚
さｎｍオーダーの薄い高融点金属膜のステップ・カバレ
ージを改善し、浅い接合上における低抵抗コンタクトの
信頼性を向上させる。 【構成】 ＭＯＳトランジスタ形成用の基板上に厚さ約
５ｎｍのアモルファス状のＴｉ膜７を均一に成膜し、続
いて熱処理を行い、ゲート電極４とソース・ドレイン領
域６の表層にそれぞれ自己整合的にチタン・シリサイド
層８G ，８SDを形成する。 【効果】 ソース・ドレイン領域６の接合深さが０．１
μｍ程度まで微細化されても、これを超えない厚さにチ
タン・シリサイド層８SDを形成できる。この結果、低抵
抗でリーク電流の少ない、高性能の半導体集積回路が製
造できる。
さｎｍオーダーの薄い高融点金属膜のステップ・カバレ
ージを改善し、浅い接合上における低抵抗コンタクトの
信頼性を向上させる。 【構成】 ＭＯＳトランジスタ形成用の基板上に厚さ約
５ｎｍのアモルファス状のＴｉ膜７を均一に成膜し、続
いて熱処理を行い、ゲート電極４とソース・ドレイン領
域６の表層にそれぞれ自己整合的にチタン・シリサイド
層８G ，８SDを形成する。 【効果】 ソース・ドレイン領域６の接合深さが０．１
μｍ程度まで微細化されても、これを超えない厚さにチ
タン・シリサイド層８SDを形成できる。この結果、低抵
抗でリーク電流の少ない、高性能の半導体集積回路が製
造できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の電極を形成
する方法に関し、特にいわゆるサリサイド（ＳＡＬＩＣ
ＩＤＥ：ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）・プロセスにおいて成膜される薄い高融点金属膜の
ステップ・カバレージ（段差被覆性）を改善し、浅い接
合上における低抵抗コンタクトの信頼性を向上させる方
法に関する。
する方法に関し、特にいわゆるサリサイド（ＳＡＬＩＣ
ＩＤＥ：ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄ
ｅ）・プロセスにおいて成膜される薄い高融点金属膜の
ステップ・カバレージ（段差被覆性）を改善し、浅い接
合上における低抵抗コンタクトの信頼性を向上させる方
法に関する。
【０００２】
【従来の技術】シリコン半導体集積回路の高集積化に伴
いトランジスタのソース／ドレイン領域を構成する拡散
層の厚さ、すなわち接合深さがより一層浅くなっている
が、これに起因してシート抵抗が増大している。たとえ
ば、将来の０．１μｍ程度のデザイン・ルールの下では
接合深さが約０．０６μｍ、シート抵抗は１ｋΩ／□に
も達する。このことは、ＡＳＩＣ等のように拡散層を電
極として用いているデバイスにおいて、応答速度を大き
く低下させる原因となる。
いトランジスタのソース／ドレイン領域を構成する拡散
層の厚さ、すなわち接合深さがより一層浅くなっている
が、これに起因してシート抵抗が増大している。たとえ
ば、将来の０．１μｍ程度のデザイン・ルールの下では
接合深さが約０．０６μｍ、シート抵抗は１ｋΩ／□に
も達する。このことは、ＡＳＩＣ等のように拡散層を電
極として用いているデバイスにおいて、応答速度を大き
く低下させる原因となる。
【０００３】そこで従来より、拡散層の低抵抗化を図る
ために、該拡散層の表面に高融点金属シリサイド層（以
下、単にシリサイド層と称する。）を形成することが行
われている。このシリサイド層の形成は一般に、シリコ
ン系材料層の表出部を含む基板（ウェハ）の表面全体に
高融点金属膜を薄く堆積させた後：熱処理を施し、該高
融点金属膜とシリコン系材料層とが接触した部分におい
てのみ自己整合的（ｓｅｌｆ−ａｌｉｇｎｅｄ）にシリ
サイド（ｓｉｌｉｃｉｄｅ）化反応を進行させる方法で
行われている。この方法は、サリサイド（ＳＡＬＩＣＩ
ＤＥ）・プロセスの名で知られている。
ために、該拡散層の表面に高融点金属シリサイド層（以
下、単にシリサイド層と称する。）を形成することが行
われている。このシリサイド層の形成は一般に、シリコ
ン系材料層の表出部を含む基板（ウェハ）の表面全体に
高融点金属膜を薄く堆積させた後：熱処理を施し、該高
融点金属膜とシリコン系材料層とが接触した部分におい
てのみ自己整合的（ｓｅｌｆ−ａｌｉｇｎｅｄ）にシリ
サイド（ｓｉｌｉｃｉｄｅ）化反応を進行させる方法で
行われている。この方法は、サリサイド（ＳＡＬＩＣＩ
ＤＥ）・プロセスの名で知られている。
【０００４】自己整合的にシリサイド層が形成される場
所は、プロセスの内容により異なる。たとえば、ゲート
電極と拡散層とを形成した段階でウェハの全面に高融点
金属膜を成膜すれば、シリサイド層は拡散層の表層全体
にわたって形成される。このとき、ゲート電極がポリシ
リコン膜等のシリコン系材料を用いて構成されていれ
ば、その表層にも形成される。また、ゲート電極を被覆
して形成された層間絶縁膜に上記拡散層に臨むコンタク
ト・ホールを開口した段階で高融点金属膜を成膜すれ
ば、シリサイド層は拡散層のうちホール底に表出する領
域にのみ形成される。
所は、プロセスの内容により異なる。たとえば、ゲート
電極と拡散層とを形成した段階でウェハの全面に高融点
金属膜を成膜すれば、シリサイド層は拡散層の表層全体
にわたって形成される。このとき、ゲート電極がポリシ
リコン膜等のシリコン系材料を用いて構成されていれ
ば、その表層にも形成される。また、ゲート電極を被覆
して形成された層間絶縁膜に上記拡散層に臨むコンタク
ト・ホールを開口した段階で高融点金属膜を成膜すれ
ば、シリサイド層は拡散層のうちホール底に表出する領
域にのみ形成される。
【０００５】いずれの場合も、熱処理後の上記高融点金
属膜の未反応領域は、ウェット・エッチングにより選択
的に溶解除去する。
属膜の未反応領域は、ウェット・エッチングにより選択
的に溶解除去する。
【０００６】このサリサイド・プロセスにおいて形成さ
れる上記高融点金属膜としては、Ｔｉ膜が従来より最も
広く用いられている。さらに近年では、たとえば１９９
３年インターナショナル・カンファレンス・オン・ソリ
ッド・ステート・デバイシズ・アンド・マテリアルズ
（International Conference on Solid State Devices
and Materials)抄録集，ｐ．１９２−１９４の掲載論文
に、Ｔｉ膜よりも低温でシリサイド化することができ、
しかも得られたシリサイドが絶縁劣化を示さないＮｉ膜
を用いることも提案されている。ただし、上記Ｎｉ膜は
極めて酸化されやすい金属膜であり、Ｓｉ，Ｏ，Ｎｉ，
Ａｓを構成成分とする不規則な厚さのシリサイド層が形
成されると、変則的な接合リークが生ずる。また、Ｎｉ
酸化物はＳｉ酸化物よりも安定なので、Ｎｉ酸化物が一
旦形成されてしまうと、その後のシリサイド化反応を阻
害する虞れも大きい。上記論文にはその対策として、Ｎ
ｉ膜上にＴｉＮ膜を連続成膜することにより、Ｎｉ膜の
酸化を防止する旨が述べられている。
れる上記高融点金属膜としては、Ｔｉ膜が従来より最も
広く用いられている。さらに近年では、たとえば１９９
３年インターナショナル・カンファレンス・オン・ソリ
ッド・ステート・デバイシズ・アンド・マテリアルズ
（International Conference on Solid State Devices
and Materials)抄録集，ｐ．１９２−１９４の掲載論文
に、Ｔｉ膜よりも低温でシリサイド化することができ、
しかも得られたシリサイドが絶縁劣化を示さないＮｉ膜
を用いることも提案されている。ただし、上記Ｎｉ膜は
極めて酸化されやすい金属膜であり、Ｓｉ，Ｏ，Ｎｉ，
Ａｓを構成成分とする不規則な厚さのシリサイド層が形
成されると、変則的な接合リークが生ずる。また、Ｎｉ
酸化物はＳｉ酸化物よりも安定なので、Ｎｉ酸化物が一
旦形成されてしまうと、その後のシリサイド化反応を阻
害する虞れも大きい。上記論文にはその対策として、Ｎ
ｉ膜上にＴｉＮ膜を連続成膜することにより、Ｎｉ膜の
酸化を防止する旨が述べられている。
【０００７】これらＴｉ膜、Ｎｉ膜、および酸化防止膜
であるＴｉＮ膜は、通常いずれもスパッタリング法によ
り成膜されている。
であるＴｉＮ膜は、通常いずれもスパッタリング法によ
り成膜されている。
【０００８】
【発明が解決しようとする課題】ところで、近年の微細
なデザイン・ルールにもとづく半導体集積回路において
は、浅い接合の表層でシリサイド層の厚さを精密に制御
することが特に重要である。これは、シリサイド層の厚
さが接合深さの近傍まで達したり、あるいはこれを超え
ると、ストレスに起因する接合リークの増大、あるいは
接合の突き抜け等の不都合が生ずるからである。デザイ
ン・ルールが０．１μｍの場合、接合深さは約０．０６
μｍであるから、その表層に形成されるシリサイド層の
厚さもおおよそ０．０６μｍ（６０ｎｍ）未満、現実的
には接合リーク防止を考慮して０．０３μｍ程度に制御
されなければならない。このように薄いチタン・シリサ
イド層を形成するには、Ｔｉ膜を１０ｎｍ以下の厚さ
に、しかも均一に成膜しておく必要がある。
なデザイン・ルールにもとづく半導体集積回路において
は、浅い接合の表層でシリサイド層の厚さを精密に制御
することが特に重要である。これは、シリサイド層の厚
さが接合深さの近傍まで達したり、あるいはこれを超え
ると、ストレスに起因する接合リークの増大、あるいは
接合の突き抜け等の不都合が生ずるからである。デザイ
ン・ルールが０．１μｍの場合、接合深さは約０．０６
μｍであるから、その表層に形成されるシリサイド層の
厚さもおおよそ０．０６μｍ（６０ｎｍ）未満、現実的
には接合リーク防止を考慮して０．０３μｍ程度に制御
されなければならない。このように薄いチタン・シリサ
イド層を形成するには、Ｔｉ膜を１０ｎｍ以下の厚さ
に、しかも均一に成膜しておく必要がある。
【０００９】ところが、従来の一般的な成膜方法である
スパッタリング法では、厚さ１０ｎｍ以下の薄い膜を、
近年の微細なデザイン・ルールに対応できるだけの十分
なステップ・カバレージをもって均一に成膜することは
極めて難しい。特に、微細なコンタクト・ホールの底面
をシリサイド化する場合には、この底面を高融点金属膜
で均一に被覆することが前提となるが、これはコンタク
ト・ホール自身の側壁面のシャドウイング効果が現れる
ために困難である。この結果、ホールの中央部には高融
点金属膜が厚く堆積する一方で、コーナー部にはほとん
ど高融点金属膜が成膜されない場合がしばしば生ずる。
しかも、高融点金属膜の堆積プロファイルがコンタクト
・ホールの内壁面で非対称となったり、あるいはウェハ
面内で堆積プロファイルが大きくバラつく現象も生じ易
い。
スパッタリング法では、厚さ１０ｎｍ以下の薄い膜を、
近年の微細なデザイン・ルールに対応できるだけの十分
なステップ・カバレージをもって均一に成膜することは
極めて難しい。特に、微細なコンタクト・ホールの底面
をシリサイド化する場合には、この底面を高融点金属膜
で均一に被覆することが前提となるが、これはコンタク
ト・ホール自身の側壁面のシャドウイング効果が現れる
ために困難である。この結果、ホールの中央部には高融
点金属膜が厚く堆積する一方で、コーナー部にはほとん
ど高融点金属膜が成膜されない場合がしばしば生ずる。
しかも、高融点金属膜の堆積プロファイルがコンタクト
・ホールの内壁面で非対称となったり、あるいはウェハ
面内で堆積プロファイルが大きくバラつく現象も生じ易
い。
【００１０】この結果、高融点金属膜が厚く堆積してし
まった領域では、過剰なシリサイド化反応による接合の
突き抜けや接合リークの増大が生じ、逆に高融点金属膜
がほとんど堆積しなかった領域では拡散層の低抵抗化が
図れないといった不都合が生じていた。
まった領域では、過剰なシリサイド化反応による接合の
突き抜けや接合リークの増大が生じ、逆に高融点金属膜
がほとんど堆積しなかった領域では拡散層の低抵抗化が
図れないといった不都合が生じていた。
【００１１】上記接合の突き抜けに関しては、これを防
止する方法として、予め拡散層上に薄いポリシリコン層
を選択的に形成してからこれを高融点金属膜で被覆し、
該ポリシリコン層を自己整合的にシリサイド化させる方
法も提案されている。しかし、この方法はポリシリコン
層のパターニング用にリソグラフィ工程を１回必要とす
るため、生産性、経済性の観点から有利とは言い難い。
止する方法として、予め拡散層上に薄いポリシリコン層
を選択的に形成してからこれを高融点金属膜で被覆し、
該ポリシリコン層を自己整合的にシリサイド化させる方
法も提案されている。しかし、この方法はポリシリコン
層のパターニング用にリソグラフィ工程を１回必要とす
るため、生産性、経済性の観点から有利とは言い難い。
【００１２】また、Ｎｉ膜の酸化防止膜としてＴｉＮ膜
を成膜する場合でも、スパッタリング法ではステップ・
カバレージが不足し、したがってＮｉ膜の酸化を十分に
防止することができなかった。そこで本発明は、サリサ
イド・プロセスにおける高融点金属膜のステップ・カバ
レージの改善を通じて浅い拡散層上にも薄いシリサイド
層を制御性良く形成することを可能とし、これによりシ
ート抵抗およびコンタクト抵抗を低減して動作速度に優
れた半導体集積回路を作製することを可能とする電極形
成方法を提供することを目的とする。
を成膜する場合でも、スパッタリング法ではステップ・
カバレージが不足し、したがってＮｉ膜の酸化を十分に
防止することができなかった。そこで本発明は、サリサ
イド・プロセスにおける高融点金属膜のステップ・カバ
レージの改善を通じて浅い拡散層上にも薄いシリサイド
層を制御性良く形成することを可能とし、これによりシ
ート抵抗およびコンタクト抵抗を低減して動作速度に優
れた半導体集積回路を作製することを可能とする電極形
成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の電極形成方法
は、上述の目的を達するために提案されるものであり、
Ｓｉ系材料層の表出部を含む基板の表面にアモルファス
状の高融点金属膜を成膜する工程と、熱処理を行って上
記Ｓｉ系材料層の表出部の表層を前記高融点金属膜と反
応させることにより自己整合的にシリサイド層に変化さ
せる工程と、上記高融点金属膜の未反応領域を除去する
工程とを有するものである。
は、上述の目的を達するために提案されるものであり、
Ｓｉ系材料層の表出部を含む基板の表面にアモルファス
状の高融点金属膜を成膜する工程と、熱処理を行って上
記Ｓｉ系材料層の表出部の表層を前記高融点金属膜と反
応させることにより自己整合的にシリサイド層に変化さ
せる工程と、上記高融点金属膜の未反応領域を除去する
工程とを有するものである。
【００１４】あるいは、上記高融点金属膜の成膜を加熱
条件下で行うことにより、成膜とシリサイド化とを同時
に進行させても良い。ここで、上述のようなサリサイド
・プロセスに用いられる高融点金属膜は、多くの場合、
酸化され易い金属で構成されるため、該高融点金属膜の
上に酸化防止膜として高融点金属窒化物膜を成膜するこ
とも有効である。この場合、シリサイド化を終了した後
の高融点金属膜の未反応領域は、その直上領域の高融点
金属窒化物膜と共に除去する。
条件下で行うことにより、成膜とシリサイド化とを同時
に進行させても良い。ここで、上述のようなサリサイド
・プロセスに用いられる高融点金属膜は、多くの場合、
酸化され易い金属で構成されるため、該高融点金属膜の
上に酸化防止膜として高融点金属窒化物膜を成膜するこ
とも有効である。この場合、シリサイド化を終了した後
の高融点金属膜の未反応領域は、その直上領域の高融点
金属窒化物膜と共に除去する。
【００１５】ところで、上記高融点金属膜はＣＶＤ法に
より成膜することができる。本発明で形成する高融点金
属膜としては、Ｔｉ膜とＮｉ膜が特に好適であるが、そ
の成膜に適用できるＣＶＤ法は、膜の種類により異な
る。まず、Ｔｉ膜を成膜できるＣＶＤ法は、プラズマＣ
ＶＤ法であり、特に好適な方法は高密度プラズマが生成
可能なＥＣＲ−ＣＶＤ法である。熱ＣＶＤ法ではほとん
ど成功しない。この理由は、Ｔｉ膜の成膜反応系として
唯一知られる系が次式 ＴｉＣｌ4 ＋２Ｈ2 →Ｔｉ＋４ＨＣｌ で表されるＴｉＣｌ4 の水素還元系であり、このときの
生成Ｇｉｂｂｓエネルギーが、通常の半導体プロセスが
適用される１００〜１０００℃の温度範囲内で正の値
（２０９ｋＪ／ｍｏｌ）をとるからである。
より成膜することができる。本発明で形成する高融点金
属膜としては、Ｔｉ膜とＮｉ膜が特に好適であるが、そ
の成膜に適用できるＣＶＤ法は、膜の種類により異な
る。まず、Ｔｉ膜を成膜できるＣＶＤ法は、プラズマＣ
ＶＤ法であり、特に好適な方法は高密度プラズマが生成
可能なＥＣＲ−ＣＶＤ法である。熱ＣＶＤ法ではほとん
ど成功しない。この理由は、Ｔｉ膜の成膜反応系として
唯一知られる系が次式 ＴｉＣｌ4 ＋２Ｈ2 →Ｔｉ＋４ＨＣｌ で表されるＴｉＣｌ4 の水素還元系であり、このときの
生成Ｇｉｂｂｓエネルギーが、通常の半導体プロセスが
適用される１００〜１０００℃の温度範囲内で正の値
（２０９ｋＪ／ｍｏｌ）をとるからである。
【００１６】ここで、アモルファス状のＴｉ膜は、Ｔｉ
Ｃｌ4 とＨ2 の流量比を０．４以上とする条件でＥＣＲ
−ＣＶＤを行うことにより成膜できることが、本願出願
人による以前の研究から明らかとなっており、本発明で
もこの条件を採用する。上記流量比の値は経験的に見出
されたものであり、０．４未満の場合には微細なコンタ
クト・ホール内でＴｉの粒状成長がみられる。これは、
Ｈ2 の過剰な雰囲気下では微細なコンタクト・ホールの
底部近傍でＨＣｌ等の副生成物が過剰となり、該副生成
物の蒸気圧が低下して脱離が抑制されるために、個々の
Ｔｉ結晶核が異常に成長したものと考えられる。しか
し、０．４以上の場合には、蒸気圧からみた副生成物の
量的バランスが改善され、基板に付着したＴｉが個々の
結晶核を形成するに至らない。流量比の上限は特に限定
されるものではないが、大き過ぎるとＨ2 による還元能
力が低下し実用的な成膜速度が達成されない虞れがある
ので、おおよそ２程度までの範囲で選択することが好ま
しい。
Ｃｌ4 とＨ2 の流量比を０．４以上とする条件でＥＣＲ
−ＣＶＤを行うことにより成膜できることが、本願出願
人による以前の研究から明らかとなっており、本発明で
もこの条件を採用する。上記流量比の値は経験的に見出
されたものであり、０．４未満の場合には微細なコンタ
クト・ホール内でＴｉの粒状成長がみられる。これは、
Ｈ2 の過剰な雰囲気下では微細なコンタクト・ホールの
底部近傍でＨＣｌ等の副生成物が過剰となり、該副生成
物の蒸気圧が低下して脱離が抑制されるために、個々の
Ｔｉ結晶核が異常に成長したものと考えられる。しか
し、０．４以上の場合には、蒸気圧からみた副生成物の
量的バランスが改善され、基板に付着したＴｉが個々の
結晶核を形成するに至らない。流量比の上限は特に限定
されるものではないが、大き過ぎるとＨ2 による還元能
力が低下し実用的な成膜速度が達成されない虞れがある
ので、おおよそ２程度までの範囲で選択することが好ま
しい。
【００１７】Ｎｉ膜のＣＶＤについては、通常のＮｉの
析出過程が熱力学的に安定な系であるために、プラズマ
ＣＶＤ法、熱ＣＶＤ法のいずれを行っても構わない。一
般的な反応系としては、有機ニッケル化合物の水素還
元、もしくはニッケル・カルボニル化合物の熱分解が挙
げられる。上記有機ニッケル化合物の例としてはシクロ
ペンタジエニル・ニッケルＮｉ（Ｃ5 Ｈ5 ）2 があり、
ニッケル・カルボニル化合物の例としてはテトラカルボ
ニル・ニッケルＮｉ（ＣＯ）4 がある。
析出過程が熱力学的に安定な系であるために、プラズマ
ＣＶＤ法、熱ＣＶＤ法のいずれを行っても構わない。一
般的な反応系としては、有機ニッケル化合物の水素還
元、もしくはニッケル・カルボニル化合物の熱分解が挙
げられる。上記有機ニッケル化合物の例としてはシクロ
ペンタジエニル・ニッケルＮｉ（Ｃ5 Ｈ5 ）2 があり、
ニッケル・カルボニル化合物の例としてはテトラカルボ
ニル・ニッケルＮｉ（ＣＯ）4 がある。
【００１８】前記高融点金属窒化物膜もまた、ＣＶＤ法
により成膜することができる。この場合のＣＶＤ法はい
かなる方式のものであっても構わないが、プロセスの整
合性を考慮し、連続成膜を可能とする観点からは、先の
高融点金属膜の成膜時と同じＣＶＤ法を適用することが
最も有効である。
により成膜することができる。この場合のＣＶＤ法はい
かなる方式のものであっても構わないが、プロセスの整
合性を考慮し、連続成膜を可能とする観点からは、先の
高融点金属膜の成膜時と同じＣＶＤ法を適用することが
最も有効である。
【００１９】本発明は、シリサイド化のための高融点金
属層を極めて薄く、かつ良好なステップ・カバレージを
もって成膜できることから、上記シリサイド層をＳｉ系
材料層の表出部に予め形成されている拡散層の表層に極
めて薄く形成する上で好適である。また、前記Ｓｉ系材
料層が絶縁膜上で島状領域を構成していても良い。この
構造は、絶縁膜上に薄く形成されたＳｉ系材料層に薄膜
トランジスタ等の素子を作り込む、いわゆるＳＯＩ（ｓ
ｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造として
典型的に知られる構造である。
属層を極めて薄く、かつ良好なステップ・カバレージを
もって成膜できることから、上記シリサイド層をＳｉ系
材料層の表出部に予め形成されている拡散層の表層に極
めて薄く形成する上で好適である。また、前記Ｓｉ系材
料層が絶縁膜上で島状領域を構成していても良い。この
構造は、絶縁膜上に薄く形成されたＳｉ系材料層に薄膜
トランジスタ等の素子を作り込む、いわゆるＳＯＩ（ｓ
ｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造として
典型的に知られる構造である。
【００２０】このとき、前記拡散層とは、典型的にはＭ
ＯＳトランジスタのソース・ドレイン領域である。
ＯＳトランジスタのソース・ドレイン領域である。
【００２１】
【作用】本発明の電極形成方法では、シリサイド化が高
融点金属膜の成膜後もしくは成膜と同時に行われるが、
いずれにしてもシリサイド化反応の初期には高融点金属
膜がカバレージに優れたアモルファス状を呈し、多結晶
膜が成長する場合のような核形成や島状成長を伴わな
い。この結果、極めて薄くかつ均一なシリサイド層を形
成することができる。あるいは、高融点金属膜の成膜後
に続けて高融点金属窒化物膜を成膜すれば、該高融点金
属膜の酸化を防止することができるので、変則的な接合
リークを防止することができる。
融点金属膜の成膜後もしくは成膜と同時に行われるが、
いずれにしてもシリサイド化反応の初期には高融点金属
膜がカバレージに優れたアモルファス状を呈し、多結晶
膜が成長する場合のような核形成や島状成長を伴わな
い。この結果、極めて薄くかつ均一なシリサイド層を形
成することができる。あるいは、高融点金属膜の成膜後
に続けて高融点金属窒化物膜を成膜すれば、該高融点金
属膜の酸化を防止することができるので、変則的な接合
リークを防止することができる。
【００２２】かかる高融点金属膜としてＴｉ膜もしくは
Ｎｉ膜をＣＶＤ法で成膜すると、微細なコンタクト・ホ
ールの底面にも均一な成膜が可能となり、これによりシ
リサイド層として低抵抗のチタン・シリサイド層もしく
はニッケル・シリサイド層を薄く、かつ均一に形成する
ことができる。したがって、浅い接合を有する半導体集
積回路の応答速度を向上させることができる。
Ｎｉ膜をＣＶＤ法で成膜すると、微細なコンタクト・ホ
ールの底面にも均一な成膜が可能となり、これによりシ
リサイド層として低抵抗のチタン・シリサイド層もしく
はニッケル・シリサイド層を薄く、かつ均一に形成する
ことができる。したがって、浅い接合を有する半導体集
積回路の応答速度を向上させることができる。
【００２３】Ｔｉ膜については、ＥＣＲ−ＣＶＤ法にお
いてＴｉＣｌ4 ／Ｈ2 混合ガス系の流量比を０．４以上
とした場合に特に良好なアモルファス成膜が可能とな
り、またＮｉ膜については、有機ニッケル化合物の水素
還元、もしくはニッケル・カルボニル化合物の熱分解を
行った場合に可能となる。
いてＴｉＣｌ4 ／Ｈ2 混合ガス系の流量比を０．４以上
とした場合に特に良好なアモルファス成膜が可能とな
り、またＮｉ膜については、有機ニッケル化合物の水素
還元、もしくはニッケル・カルボニル化合物の熱分解を
行った場合に可能となる。
【００２４】本発明ではＳｉ系材料層の露出部に極めて
薄いシリサイド層を均一に形成することができるため、
バルクＳｉ基板に形成された接合深さが０．１μｍ以下
の拡散層の低抵抗化を、リーク電流や接合破壊を生ずる
ことなく達成することができる。あるいは、絶縁膜上に
島状に表出するＳｉ系材料層に形成された拡散層を有す
る、いわゆるＳＯＩ構造の素子においても、薄い拡散層
の表層を制御性良くシリサイド化することができる。
薄いシリサイド層を均一に形成することができるため、
バルクＳｉ基板に形成された接合深さが０．１μｍ以下
の拡散層の低抵抗化を、リーク電流や接合破壊を生ずる
ことなく達成することができる。あるいは、絶縁膜上に
島状に表出するＳｉ系材料層に形成された拡散層を有す
る、いわゆるＳＯＩ構造の素子においても、薄い拡散層
の表層を制御性良くシリサイド化することができる。
【００２５】これら拡散層をＭＯＳトランジスタのソー
ス・ドレイン領域として利用した場合には、該トランジ
スタのソース・コンタクトおよびドレイン・コンタクト
の抵抗を低減することができ、信号遅延を生ずることの
ない高速動作トランジスタを提供することが可能とな
る。
ス・ドレイン領域として利用した場合には、該トランジ
スタのソース・コンタクトおよびドレイン・コンタクト
の抵抗を低減することができ、信号遅延を生ずることの
ない高速動作トランジスタを提供することが可能とな
る。
【００２６】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００２７】実施例１ 本実施例は、予めソース・ドレイン領域が形成されたバ
ルクＳｉ基板上にＥＣＲ−ＣＶＤ法によりアモルファス
状のＴｉ膜を形成し、続いて熱処理を施すことにより該
ソース・ドレイン領域の表層部にチタン・シリサイド
（ＴｉＳｉx ）層を形成し、しかる後に上層配線を形成
した例である。本実施例のプロセスを、図１ないし図５
を参照しながら説明する。
ルクＳｉ基板上にＥＣＲ−ＣＶＤ法によりアモルファス
状のＴｉ膜を形成し、続いて熱処理を施すことにより該
ソース・ドレイン領域の表層部にチタン・シリサイド
（ＴｉＳｉx ）層を形成し、しかる後に上層配線を形成
した例である。本実施例のプロセスを、図１ないし図５
を参照しながら説明する。
【００２８】本実施例で用いた基板（ウェハ）の構成
を、図１に示す。このウェハは、シャロー・トレンチ型
の素子分離領域２が形成されたＳｉ（１００）基板１上
にゲート酸化膜３を介してポリシリコンからなるゲート
電極４、およびその両側にＳｉＯx からなるサイドウォ
ール５が形成され、上記ゲート電極４および上記サイド
ウォール５を順次マスクとした２回のイオン注入により
ＬＤＤ型のソース・ドレイン領域６が形成されたもので
ある。ここで、上記ゲート電極４は幅約０．２５μｍに
加工され、ソース・ドレイン領域６の厚さ、すなわち接
合深さはおおよそ０．１μｍである。
を、図１に示す。このウェハは、シャロー・トレンチ型
の素子分離領域２が形成されたＳｉ（１００）基板１上
にゲート酸化膜３を介してポリシリコンからなるゲート
電極４、およびその両側にＳｉＯx からなるサイドウォ
ール５が形成され、上記ゲート電極４および上記サイド
ウォール５を順次マスクとした２回のイオン注入により
ＬＤＤ型のソース・ドレイン領域６が形成されたもので
ある。ここで、上記ゲート電極４は幅約０．２５μｍに
加工され、ソース・ドレイン領域６の厚さ、すなわち接
合深さはおおよそ０．１μｍである。
【００２９】次に、このウェハをＥＣＲ−ＣＶＤ装置の
ウェハ・ステージ上にセットし、一例として下記の条件
でＴｉ膜を成膜した。 ＴｉＣｌ4 流量 ２０ ＳＣＣＭ（流量比＝
０．４） Ｈ2 流量 ５０ ＳＣＣＭ ガス圧 ０．１３ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨ
ｚ） 成膜温度 ４２０ ℃ この工程により、図２に示されるように、アモルファス
状のＴｉ膜７がウェハの全面に約５ｎｍの厚さに均一に
成膜された。
ウェハ・ステージ上にセットし、一例として下記の条件
でＴｉ膜を成膜した。 ＴｉＣｌ4 流量 ２０ ＳＣＣＭ（流量比＝
０．４） Ｈ2 流量 ５０ ＳＣＣＭ ガス圧 ０．１３ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ＧＨ
ｚ） 成膜温度 ４２０ ℃ この工程により、図２に示されるように、アモルファス
状のＴｉ膜７がウェハの全面に約５ｎｍの厚さに均一に
成膜された。
【００３０】次に、たとえば常圧のＮ2 雰囲気中、６０
０℃，１分間の１回め熱処理を行い、シリサイド化を進
行させた。この熱処理は、ハロゲン・ランプを用いたＲ
ＴＡ（ラピッド・サーマル・アニール）により行った。
この工程により、図３に示されるように、ソース・ドレ
イン領域６の表層にはチタン・シリサイド層８SD、ゲー
ト電極４の表層にはチタン・シリサイド層８G が自己整
合的に形成された。
０℃，１分間の１回め熱処理を行い、シリサイド化を進
行させた。この熱処理は、ハロゲン・ランプを用いたＲ
ＴＡ（ラピッド・サーマル・アニール）により行った。
この工程により、図３に示されるように、ソース・ドレ
イン領域６の表層にはチタン・シリサイド層８SD、ゲー
ト電極４の表層にはチタン・シリサイド層８G が自己整
合的に形成された。
【００３１】次に、上記ウェハを塩酸−過酸化水素混合
液に１０分間浸漬し、図４に示されるように、素子分離
領域２やサイドウォール５上に残存したＴｉ膜７の未反
応領域を除去した。なお、このＴｉ膜７の選択除去は、
アンモニア−過酸化水素混合液を用いて行うこともでき
る。さらに、チタン・シリサイド層８SD，８G を安定化
させるために、常圧のＡｒ雰囲気中、８００℃，１分間
の２回め熱処理を行った。この熱処理により、チタン・
シリサイド層８SD，８G の組成は化学量論的組成である
ＴｉＳｉ2 に変化した。これらチタン・シリサイド層８
SD，８G の厚さはいずれも約０．０１μｍ（１０ｎｍ）
であり、何ら接合を破壊したり、接合界面に接近するこ
とはなかった。
液に１０分間浸漬し、図４に示されるように、素子分離
領域２やサイドウォール５上に残存したＴｉ膜７の未反
応領域を除去した。なお、このＴｉ膜７の選択除去は、
アンモニア−過酸化水素混合液を用いて行うこともでき
る。さらに、チタン・シリサイド層８SD，８G を安定化
させるために、常圧のＡｒ雰囲気中、８００℃，１分間
の２回め熱処理を行った。この熱処理により、チタン・
シリサイド層８SD，８G の組成は化学量論的組成である
ＴｉＳｉ2 に変化した。これらチタン・シリサイド層８
SD，８G の厚さはいずれも約０．０１μｍ（１０ｎｍ）
であり、何ら接合を破壊したり、接合界面に接近するこ
とはなかった。
【００３２】その後のコンタクト形成は、常法にしたが
って行った。すなわち、一例としてまずＴＥＯＳ（テト
ラエトキシシラン）を用いた熱ＣＶＤ、およびＳｉＨ4
／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2 ／Ｎ2 混合ガス系を用いた常
圧ＣＶＤを行い、ＳｉＯx およびＢＰＳＧ（ホウ素・リ
ン・シリケート・ガラス）からなる層間絶縁膜９をウェ
ハの全面に堆積させた。さらに、この層間絶縁膜９をパ
ターニングしてソース・ドレイン領域６に臨むコンタク
ト・ホール１０を開口した。
って行った。すなわち、一例としてまずＴＥＯＳ（テト
ラエトキシシラン）を用いた熱ＣＶＤ、およびＳｉＨ4
／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2 ／Ｎ2 混合ガス系を用いた常
圧ＣＶＤを行い、ＳｉＯx およびＢＰＳＧ（ホウ素・リ
ン・シリケート・ガラス）からなる層間絶縁膜９をウェ
ハの全面に堆積させた。さらに、この層間絶縁膜９をパ
ターニングしてソース・ドレイン領域６に臨むコンタク
ト・ホール１０を開口した。
【００３３】次に、上記ソース・ドレイン領域６と同じ
導電型の不純物によるイオン注入および熱処理を経てコ
ンタクト特性を確保した後、ウェハ全面にスパッタリン
グ法によりＴｉ膜１１およびＴｉＮ膜１２とを順次成膜
した。このＴｉ膜１１とＴｉＮ膜１２とは、バリヤメタ
ル１３として機能する。なお、これら両膜はＣＶＤ法に
より成膜しても構わない。
導電型の不純物によるイオン注入および熱処理を経てコ
ンタクト特性を確保した後、ウェハ全面にスパッタリン
グ法によりＴｉ膜１１およびＴｉＮ膜１２とを順次成膜
した。このＴｉ膜１１とＴｉＮ膜１２とは、バリヤメタ
ル１３として機能する。なお、これら両膜はＣＶＤ法に
より成膜しても構わない。
【００３４】次に、ウェハ全面にブランケットＷ膜１４
をＣＶＤ法により堆積させた後、これをエッチバック
し、コンタクト・ホール１０内部にのみブランケットＷ
膜１４を埋め込む形でプラグを形成した。さらに、全面
に密着層としてのＴｉ膜１５、および上層配線としての
Ａｌ−１％Ｓｉ膜１６を順次スパッタリング法により堆
積させ、これら両膜を一括してパターニングし、図５に
示されるようなＭＯＳトランジスタを完成させた。
をＣＶＤ法により堆積させた後、これをエッチバック
し、コンタクト・ホール１０内部にのみブランケットＷ
膜１４を埋め込む形でプラグを形成した。さらに、全面
に密着層としてのＴｉ膜１５、および上層配線としての
Ａｌ−１％Ｓｉ膜１６を順次スパッタリング法により堆
積させ、これら両膜を一括してパターニングし、図５に
示されるようなＭＯＳトランジスタを完成させた。
【００３５】上述のようにして作製されたＭＯＳトラン
ジスタは、リーク電流の少ない高速動作特性を示した。
ジスタは、リーク電流の少ない高速動作特性を示した。
【００３６】実施例２ 本実施例では、実施例１よりもＴｉ膜７の成膜温度を高
めることにより、成膜と同時にチタン・シリサイド層８
SD，８G を形成した。ここでは、前出の図１に示したウ
ェハの全面にＴｉ膜７を成膜するにあたり、たとえば実
施例１で述べた成膜条件中、成膜温度を５５０℃まで高
めた。これは、成膜と１回め熱処理とを同時進行させる
条件である。この工程により、ゲート電極４上、および
ソース・ドレイン領域６上ではＴｉとＳｉとが直ちに反
応し、図３に示されるようなチタン・シリサイド層
８SD，８G が形成された。ただし、このチタン・シリサ
イド層８SD，８G はＣ−４９結晶構造を有し、比抵抗は
比較的高い。
めることにより、成膜と同時にチタン・シリサイド層８
SD，８G を形成した。ここでは、前出の図１に示したウ
ェハの全面にＴｉ膜７を成膜するにあたり、たとえば実
施例１で述べた成膜条件中、成膜温度を５５０℃まで高
めた。これは、成膜と１回め熱処理とを同時進行させる
条件である。この工程により、ゲート電極４上、および
ソース・ドレイン領域６上ではＴｉとＳｉとが直ちに反
応し、図３に示されるようなチタン・シリサイド層
８SD，８G が形成された。ただし、このチタン・シリサ
イド層８SD，８G はＣ−４９結晶構造を有し、比抵抗は
比較的高い。
【００３７】次に、実施例１と同様の条件により塩酸−
過酸化水素混合液を用いてＴｉ膜７の未反応領域を分解
除去し、さらに２回め熱処理を行ってチタン・シリサイ
ド層８SD，８G を安定化させた。この熱処理により、上
記チタン・シリサイド層８SD，８G の結晶構造は安定で
抵抗の低いＣ−５４結晶構造（比抵抗１５μΩ・ｃｍ）
に変化した。
過酸化水素混合液を用いてＴｉ膜７の未反応領域を分解
除去し、さらに２回め熱処理を行ってチタン・シリサイ
ド層８SD，８G を安定化させた。この熱処理により、上
記チタン・シリサイド層８SD，８G の結晶構造は安定で
抵抗の低いＣ−５４結晶構造（比抵抗１５μΩ・ｃｍ）
に変化した。
【００３８】この後のＭＯＳトランジスタの作製工程
は、実施例１と同じである。本実施例においても、信頼
性の高い高速動作を行うＭＯＳトランジスタを作製する
ことができた。
は、実施例１と同じである。本実施例においても、信頼
性の高い高速動作を行うＭＯＳトランジスタを作製する
ことができた。
【００３９】実施例３ 本実施例では、ソース・ドレイン領域上でコンタクト・
ホール形成を先に行い、シリサイド化は該コンタクト・
ホールの底面における表出面についてのみ行った。本実
施例のプロセスを、図１、および図６ないし図９を参照
しながら説明する。
ホール形成を先に行い、シリサイド化は該コンタクト・
ホールの底面における表出面についてのみ行った。本実
施例のプロセスを、図１、および図６ないし図９を参照
しながら説明する。
【００４０】まず、図１に示されるウェハに対して、一
例としてまずＴＥＯＳ（テトラエトキシシラン）を用い
た熱ＣＶＤ、およびＳｉＨ4 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2
／Ｎ 2 混合ガス系を用いた常圧ＣＶＤを順次行い、図６
に示されるような層間絶縁膜９を形成した。つまりこの
層間絶縁膜９は、ステップ・カバレージに優れる下層側
のＳｉＯx 膜と、平坦化性に優れる上層側のＢＰＳＧ膜
から構成される。上記層間絶縁膜９には、ソース・ドレ
イン領域６に臨んで直径０．２５μｍのコンタクト・ホ
ール１０を開口した。さらに、十分なコンタクト特性を
確保するために、上記ソース・ドレイン領域６と同じ導
電型の不純物によるイオン注入、および活性化のための
熱処理を行った。
例としてまずＴＥＯＳ（テトラエトキシシラン）を用い
た熱ＣＶＤ、およびＳｉＨ4 ／ＰＨ3 ／Ｂ2 Ｈ6 ／Ｏ2
／Ｎ 2 混合ガス系を用いた常圧ＣＶＤを順次行い、図６
に示されるような層間絶縁膜９を形成した。つまりこの
層間絶縁膜９は、ステップ・カバレージに優れる下層側
のＳｉＯx 膜と、平坦化性に優れる上層側のＢＰＳＧ膜
から構成される。上記層間絶縁膜９には、ソース・ドレ
イン領域６に臨んで直径０．２５μｍのコンタクト・ホ
ール１０を開口した。さらに、十分なコンタクト特性を
確保するために、上記ソース・ドレイン領域６と同じ導
電型の不純物によるイオン注入、および活性化のための
熱処理を行った。
【００４１】次に、このウェハの全面に、実施例１と同
じスパッタリング条件にてＴｉ膜７を成膜した。このと
きのＴｉ膜７はアモルファス状であり、図７に示される
ように、微細なコンタクト・ホール１０の内部にも優れ
たステップ・カバレージをもって均一に成膜された。さ
らに実施例１と同様に１回め熱処理を行い、図８に示さ
れるように、ソース・ドレイン領域６とＴｉ膜７との接
触領域において自己整合的に厚さ約１０ｎｍのチタン・
シリサイド層１８CHを形成した。この後、層間絶縁膜９
上に残ったＴｉ膜７の未反応領域を分解除去し、さらに
２回め熱処理を行ってチタン・シリサイド層１８CHを安
定化させた。
じスパッタリング条件にてＴｉ膜７を成膜した。このと
きのＴｉ膜７はアモルファス状であり、図７に示される
ように、微細なコンタクト・ホール１０の内部にも優れ
たステップ・カバレージをもって均一に成膜された。さ
らに実施例１と同様に１回め熱処理を行い、図８に示さ
れるように、ソース・ドレイン領域６とＴｉ膜７との接
触領域において自己整合的に厚さ約１０ｎｍのチタン・
シリサイド層１８CHを形成した。この後、層間絶縁膜９
上に残ったＴｉ膜７の未反応領域を分解除去し、さらに
２回め熱処理を行ってチタン・シリサイド層１８CHを安
定化させた。
【００４２】その後のコンタクト形成は、常法にしたが
って行った。すなわち、一例としてまずウェハ全面にス
パッタリング法によりＴｉＮ膜１２、さらにＣＶＤ法に
よりブランケットＷ膜１４を順次成膜した後、これらを
エッチバックし、コンタクト・ホール１０内部にのみブ
ランケットＷ膜１４を埋め込む形でプラグを形成した。
って行った。すなわち、一例としてまずウェハ全面にス
パッタリング法によりＴｉＮ膜１２、さらにＣＶＤ法に
よりブランケットＷ膜１４を順次成膜した後、これらを
エッチバックし、コンタクト・ホール１０内部にのみブ
ランケットＷ膜１４を埋め込む形でプラグを形成した。
【００４３】さらに、ウェハの全面に密着層としてのＴ
ｉ膜１５、および上層配線としてのＡｌ−１％Ｓｉ膜１
６を順次スパッタリング法により堆積させ、これら両膜
を一括してパターニングし、図９に示されるようなＭＯ
Ｓトランジスタを完成させた。上述のようにして作製さ
れたＭＯＳトランジスタは、リーク電流の少ない高速動
作特性を示した。
ｉ膜１５、および上層配線としてのＡｌ−１％Ｓｉ膜１
６を順次スパッタリング法により堆積させ、これら両膜
を一括してパターニングし、図９に示されるようなＭＯ
Ｓトランジスタを完成させた。上述のようにして作製さ
れたＭＯＳトランジスタは、リーク電流の少ない高速動
作特性を示した。
【００４４】実施例４ 本実施例は、ＳＯＩ基板上に形成された薄膜ＭＯＳトラ
ンジスタのソース・ドレイン領域の表層をシリサイド化
した例である。本実施例のプロセスを、図１０ないし図
１４を参照しながら説明する。
ンジスタのソース・ドレイン領域の表層をシリサイド化
した例である。本実施例のプロセスを、図１０ないし図
１４を参照しながら説明する。
【００４５】本実施例で用いたＳＯＩ基板の構成を、図
１０に示す。この基板は、深さ約０．５μｍのシャロー
・トレンチ２２が形成された第１のＳｉ（１００）基板
２１の全面に、たとえば熱ＣＶＤ法によりほぼコンフォ
ーマルな酸化シリコン膜２３、さらに減圧ＣＶＤ法によ
りほぼ平坦なポリシリコン層２４を順次成膜し、該ポリ
シリコン層２４を図示されないレジスト平坦化膜と共に
途中までエッチバックした後、その平坦面を第２のＳｉ
（１００）基板２５と貼り合わせたものである。
１０に示す。この基板は、深さ約０．５μｍのシャロー
・トレンチ２２が形成された第１のＳｉ（１００）基板
２１の全面に、たとえば熱ＣＶＤ法によりほぼコンフォ
ーマルな酸化シリコン膜２３、さらに減圧ＣＶＤ法によ
りほぼ平坦なポリシリコン層２４を順次成膜し、該ポリ
シリコン層２４を図示されないレジスト平坦化膜と共に
途中までエッチバックした後、その平坦面を第２のＳｉ
（１００）基板２５と貼り合わせたものである。
【００４６】次に上記基板の表裏を反転させ、図１１に
示されるように、上記第１のＳｉ（１００）基板２１を
裏面側から研磨し、硬度の大きい酸化シリコン膜２３が
露出した時点で研磨を終了した。この酸化シリコン膜２
３の露出面は、シャロー・トレンチ２２の底面に相当す
る。このようにして形成された島状の第１のＳｉ（１０
０）基板２１の上に、通常のＭＯＳトランジスタ・プロ
セスにしたがってゲート酸化膜２６、タングステン・ポ
リサイド膜からなる厚さ約０．３μｍ、線幅約０．２５
μｍのゲート電極２７、サイドウォール２８を順次形成
すると共に、該基板中にイオン注入を行ってソース・ド
レイ領域を形成した。図１１は、一例として第１のＳｉ
（１００）基板２１としてｐ型基板を用い、イオン注入
によりｎ型不純物を導入したＬＤＤ構造を示している。
示されるように、上記第１のＳｉ（１００）基板２１を
裏面側から研磨し、硬度の大きい酸化シリコン膜２３が
露出した時点で研磨を終了した。この酸化シリコン膜２
３の露出面は、シャロー・トレンチ２２の底面に相当す
る。このようにして形成された島状の第１のＳｉ（１０
０）基板２１の上に、通常のＭＯＳトランジスタ・プロ
セスにしたがってゲート酸化膜２６、タングステン・ポ
リサイド膜からなる厚さ約０．３μｍ、線幅約０．２５
μｍのゲート電極２７、サイドウォール２８を順次形成
すると共に、該基板中にイオン注入を行ってソース・ド
レイ領域を形成した。図１１は、一例として第１のＳｉ
（１００）基板２１としてｐ型基板を用い、イオン注入
によりｎ型不純物を導入したＬＤＤ構造を示している。
【００４７】次に、図１２に示されるように、ＥＣＲ−
ＣＶＤ法により厚さ約５ｎｍのＴｉ膜２９を基板の全面
に堆積させ、続いて１回め熱処理を行ってゲート電極２
７と島状の第１のＳｉ（１００）基板２１の表面にそれ
ぞれチタン・シリサイド層３０G ，３０SDを形成した。
さらに、Ｔｉ膜２９の未反応領域を除去した後、２回め
熱処理を行ってチタン・シリサイド層３０G ，３０SDを
安定化させた。なお、これら２回の熱処理時間は、いず
れも実施例１で行った熱処理時間の半分、すなわち３０
秒間とした。
ＣＶＤ法により厚さ約５ｎｍのＴｉ膜２９を基板の全面
に堆積させ、続いて１回め熱処理を行ってゲート電極２
７と島状の第１のＳｉ（１００）基板２１の表面にそれ
ぞれチタン・シリサイド層３０G ，３０SDを形成した。
さらに、Ｔｉ膜２９の未反応領域を除去した後、２回め
熱処理を行ってチタン・シリサイド層３０G ，３０SDを
安定化させた。なお、これら２回の熱処理時間は、いず
れも実施例１で行った熱処理時間の半分、すなわち３０
秒間とした。
【００４８】その後のコンタクト形成は、常法にしたが
って行った。すなわち、基板の全面に層間絶縁膜３１を
堆積させ、この層間絶縁膜３１にソース・ドレイン領域
に臨むコンタクト・ホール３２を開口し、続いて全面堆
積とエッチバックの組み合わせにより該コンタクト・ホ
ール３２をＴｉ膜３２、ＴｉＮ膜３４（以上、バリヤメ
タル３５）、ブランケットＷ膜３６とで埋め込み、さら
に全面堆積させたＴｉ膜３７とＡｌ−１％Ｓｉ膜３８の
一括パターニングにより上層配線を形成した。
って行った。すなわち、基板の全面に層間絶縁膜３１を
堆積させ、この層間絶縁膜３１にソース・ドレイン領域
に臨むコンタクト・ホール３２を開口し、続いて全面堆
積とエッチバックの組み合わせにより該コンタクト・ホ
ール３２をＴｉ膜３２、ＴｉＮ膜３４（以上、バリヤメ
タル３５）、ブランケットＷ膜３６とで埋め込み、さら
に全面堆積させたＴｉ膜３７とＡｌ−１％Ｓｉ膜３８の
一括パターニングにより上層配線を形成した。
【００４９】このようにして完成された薄膜ＭＯＳトラ
ンジスタは、リーク電流の少ない高速動作特性を示し
た。
ンジスタは、リーク電流の少ない高速動作特性を示し
た。
【００５０】実施例５ 本実施例は、Ｔｉ膜とＴｉＮ膜の成膜とを連続して行
い、シリサイド化を行うまでの間のＴｉ膜の酸化を防止
した例である。適用したプロセスは、実施例１と同様、
ＭＯＳトランジスタのソース・ドレイン領域のシリサイ
ド化である。本実施例を、図２、および図１５ないし図
１８を参照しながら説明する。
い、シリサイド化を行うまでの間のＴｉ膜の酸化を防止
した例である。適用したプロセスは、実施例１と同様、
ＭＯＳトランジスタのソース・ドレイン領域のシリサイ
ド化である。本実施例を、図２、および図１５ないし図
１８を参照しながら説明する。
【００５１】まず、図２に示されるように、ウェハの全
面に実施例１と同じ条件でＴｉ膜７を成膜した後、同じ
ＥＣＲ−ＣＶＤ装置内で下記のように成膜条件を変更
し、連続的にＴｉＮ膜を成膜した。 ＴｉＣｌ4 流量 ２０ ＳＣＣＭ Ｎ2 流量 ６ ＳＣＣＭ Ｈ2 流量 ２６ ＳＣＣＭ ガス圧 ０．１３ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ Ｇ
Ｈｚ） 成膜温度 ４２０ ℃ この工程により、図１５に示されるように、ウェハの最
上面は厚さ２〜５ｎｍの均一なＴｉＮ膜１７に被覆され
た。
面に実施例１と同じ条件でＴｉ膜７を成膜した後、同じ
ＥＣＲ−ＣＶＤ装置内で下記のように成膜条件を変更
し、連続的にＴｉＮ膜を成膜した。 ＴｉＣｌ4 流量 ２０ ＳＣＣＭ Ｎ2 流量 ６ ＳＣＣＭ Ｈ2 流量 ２６ ＳＣＣＭ ガス圧 ０．１３ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５ Ｇ
Ｈｚ） 成膜温度 ４２０ ℃ この工程により、図１５に示されるように、ウェハの最
上面は厚さ２〜５ｎｍの均一なＴｉＮ膜１７に被覆され
た。
【００５２】次に、実施例１と同じ条件による１回め熱
処理を行い、図１６に示されるようにソース・ドレイン
領域６とゲート電極４の表層にそれぞれチタン・シリサ
イド層１８SD，１８G を形成した。このときのシリサイ
ド化反応は、極めて均一かつ円滑に進行した。これは、
ＥＣＲ−ＣＶＤ装置から大気中へウェハを搬出してＲＴ
Ａ装置に搬入するまでの間、ＴｉＮ膜１７がＴｉ膜７を
大気から遮断し、その酸化を防止したからである。
処理を行い、図１６に示されるようにソース・ドレイン
領域６とゲート電極４の表層にそれぞれチタン・シリサ
イド層１８SD，１８G を形成した。このときのシリサイ
ド化反応は、極めて均一かつ円滑に進行した。これは、
ＥＣＲ−ＣＶＤ装置から大気中へウェハを搬出してＲＴ
Ａ装置に搬入するまでの間、ＴｉＮ膜１７がＴｉ膜７を
大気から遮断し、その酸化を防止したからである。
【００５３】次に、上記ウェハを塩酸−過酸化水素混合
液もしくはアンモニア−過酸化水素混合液に浸漬してＴ
ｉ膜７の未反応領域を分解除去した。このとき、ＴｉＮ
膜１７のうち上記Ｔｉ膜７に接触する領域が同時に浮上
する形で除去された。この結果、ＴｉＮ膜１７は図１７
に示されるように、チタン・シリサイド層１８SD，１８
G と接触する領域においてのみ残存した。
液もしくはアンモニア−過酸化水素混合液に浸漬してＴ
ｉ膜７の未反応領域を分解除去した。このとき、ＴｉＮ
膜１７のうち上記Ｔｉ膜７に接触する領域が同時に浮上
する形で除去された。この結果、ＴｉＮ膜１７は図１７
に示されるように、チタン・シリサイド層１８SD，１８
G と接触する領域においてのみ残存した。
【００５４】この後のコンタクト形成は、常法にしたが
って行った。ここでは、ウェハの全面を層間絶縁膜９で
被覆してコンタクト・ホール１０を開口した後、図１８
に示されように該コンタクト・ホール１０をＴｉＮ膜１
９からなるプラグで埋め込み、さらにＴｉ膜１５とＡｌ
−１％Ｓｉ膜１６からなる上層配線を形成した。
って行った。ここでは、ウェハの全面を層間絶縁膜９で
被覆してコンタクト・ホール１０を開口した後、図１８
に示されように該コンタクト・ホール１０をＴｉＮ膜１
９からなるプラグで埋め込み、さらにＴｉ膜１５とＡｌ
−１％Ｓｉ膜１６からなる上層配線を形成した。
【００５５】実施例６ 本実施例では、実施例５のＴｉ膜７の代わりにＥＣＲ−
ＣＶＤ法によりＮｉ膜を成膜し、さらに連続的にＴｉＮ
膜を成膜した。すなわち、予めゲート電極４、ソース・
ドレイン領域６等の形成された図１に示されるウェハを
用い、一例として下記の条件でＥＣＲ−ＣＶＤを行っ
た。
ＣＶＤ法によりＮｉ膜を成膜し、さらに連続的にＴｉＮ
膜を成膜した。すなわち、予めゲート電極４、ソース・
ドレイン領域６等の形成された図１に示されるウェハを
用い、一例として下記の条件でＥＣＲ−ＣＶＤを行っ
た。
【００５６】 Ｎｉ（Ｃ5 Ｈ5 ）2 流量 ５〜２０ ＳＣＣＭ Ｈ2 流量 ２０〜５０ ＳＣＣＭ ガス圧 ０．１３ Ｐａ マイクロ波パワー ２．８ ｋＷ（２．４５
ＧＨｚ） 成膜温度 ４２０ ℃ この工程により、図１５に示されるように厚さ約５ｎｍ
のＮｉ膜４０が均一に形成された。
ＧＨｚ） 成膜温度 ４２０ ℃ この工程により、図１５に示されるように厚さ約５ｎｍ
のＮｉ膜４０が均一に形成された。
【００５７】また、この後直ちに実施例５と同じ条件に
てＴｉＮ膜１７を積層したので、Ｎｉ膜４０は酸化され
ることなく安定に維持された。
てＴｉＮ膜１７を積層したので、Ｎｉ膜４０は酸化され
ることなく安定に維持された。
【００５８】次に、１回め熱処理を行い、ニッケル・シ
リサイド層４１SD，４１G をそれぞれソース・ドレイン
領域６上およびゲート電極４上に形成した。さらに、Ｎ
ｉ膜４０の未反応領域を塩酸−過酸化水素混合液を用い
て分解除去した後、２回め熱処理を行って該ニッケル・
シリサイド層４１SD，４１G の組成をＮｉＳｉに安定化
させた。
リサイド層４１SD，４１G をそれぞれソース・ドレイン
領域６上およびゲート電極４上に形成した。さらに、Ｎ
ｉ膜４０の未反応領域を塩酸−過酸化水素混合液を用い
て分解除去した後、２回め熱処理を行って該ニッケル・
シリサイド層４１SD，４１G の組成をＮｉＳｉに安定化
させた。
【００５９】この後のコンタクト形成は常法にしたがっ
て行い、ＭＯＳトランジスタを完成した。このトランジ
スタは、コンタクト部がニッケル・シリサイド層４
１SD，４１G で低抵抗化されているため、チタン・シリ
サイド層を有するトランジスタよりもさらに優れた高速
動作を示した。
て行い、ＭＯＳトランジスタを完成した。このトランジ
スタは、コンタクト部がニッケル・シリサイド層４
１SD，４１G で低抵抗化されているため、チタン・シリ
サイド層を有するトランジスタよりもさらに優れた高速
動作を示した。
【００６０】実施例７ 本実施例では、Ｎｉ膜を熱ＣＶＤ法により成膜し、さら
に連続的にＴｉＮ膜を成膜した。本実施例のプロセス
は、次に挙げるＮｉ膜４０およびＴｉＮ膜１７の成膜条
件以外は、実施例６のプロセスと同じである。 〔Ｎｉ膜４０の成膜条件〕 Ｎｉ（Ｃ5 Ｈ5 ）2 流量 ５〜２０ ＳＣＣＭ Ｈ2 流量 ２０〜５０ ＳＣＣＭ ガス圧 ０．１３ Ｐａ 成膜温度 ４００〜５００ ℃ 〔ＴｉＮ膜１７の成膜条件〕 ＴｉＣｌ4 流量 ８０ ＳＣＣＭ ＮＨ3 流量 ３００ ＳＣＣＭ ガス圧 ０．１３ Ｐａ 成膜温度 ６５０ ℃
に連続的にＴｉＮ膜を成膜した。本実施例のプロセス
は、次に挙げるＮｉ膜４０およびＴｉＮ膜１７の成膜条
件以外は、実施例６のプロセスと同じである。 〔Ｎｉ膜４０の成膜条件〕 Ｎｉ（Ｃ5 Ｈ5 ）2 流量 ５〜２０ ＳＣＣＭ Ｈ2 流量 ２０〜５０ ＳＣＣＭ ガス圧 ０．１３ Ｐａ 成膜温度 ４００〜５００ ℃ 〔ＴｉＮ膜１７の成膜条件〕 ＴｉＣｌ4 流量 ８０ ＳＣＣＭ ＮＨ3 流量 ３００ ＳＣＣＭ ガス圧 ０．１３ Ｐａ 成膜温度 ６５０ ℃
【００６１】なお、上記Ｎｉ膜４０は、上記Ｎｉ（Ｃ5
Ｈ5 ）2 ／Ｈ2 混合ガスの代わりにＮｉ（ＣＯ）4 を流
量１０〜５０ＳＣＣＭ程度にて用いて成膜しても良い。
本実施例によっても、実施例６と同様に高速動作トラン
ジスタを製造することができた。
Ｈ5 ）2 ／Ｈ2 混合ガスの代わりにＮｉ（ＣＯ）4 を流
量１０〜５０ＳＣＣＭ程度にて用いて成膜しても良い。
本実施例によっても、実施例６と同様に高速動作トラン
ジスタを製造することができた。
【００６２】実施例８ 本実施例では、実施例３で述べたようにソース・ドレイ
ン領域上でコンタクト・ホール形成を先に行った後、Ｎ
ｉ膜／ＴｉＮ膜の連続成膜を経て該コンタクト・ホール
の底面のみをシリサイド化した。本実施例のプロセスは
実施例３にほぼ倣っているが、Ｔｉ膜７に代えてＮｉ膜
４０を成膜した点、その後直ちにＴｉＮ膜１７の成膜を
行った点、またコンタクト・ホールの埋め込みをＴｉＮ
膜１９を用いて行った点が異なっている。上記Ｎｉ膜４
０の成膜条件は実施例６または実施例７で、また酸化防
止膜としてのＴｉＮ膜１７の成膜条件は実施例５でそれ
ぞれ上述したとおりである。
ン領域上でコンタクト・ホール形成を先に行った後、Ｎ
ｉ膜／ＴｉＮ膜の連続成膜を経て該コンタクト・ホール
の底面のみをシリサイド化した。本実施例のプロセスは
実施例３にほぼ倣っているが、Ｔｉ膜７に代えてＮｉ膜
４０を成膜した点、その後直ちにＴｉＮ膜１７の成膜を
行った点、またコンタクト・ホールの埋め込みをＴｉＮ
膜１９を用いて行った点が異なっている。上記Ｎｉ膜４
０の成膜条件は実施例６または実施例７で、また酸化防
止膜としてのＴｉＮ膜１７の成膜条件は実施例５でそれ
ぞれ上述したとおりである。
【００６３】したがって、プロセスの詳細な説明は省略
するが、本実施例にて作製されたＭＯＳトランジスタの
構成を、図１９に示す。このＭＯＳトランジスタにおい
て、コンタクト・ホール１０の底面においてのみニッケ
ル・シリサイド層２０CHが形成されており、その上に酸
化防止膜として形成されたＴｉＮ膜１７が残存してい
る。コンタクト・ホール１０はＴｉＮ膜１９からなるプ
ラグで埋め込まれている。
するが、本実施例にて作製されたＭＯＳトランジスタの
構成を、図１９に示す。このＭＯＳトランジスタにおい
て、コンタクト・ホール１０の底面においてのみニッケ
ル・シリサイド層２０CHが形成されており、その上に酸
化防止膜として形成されたＴｉＮ膜１７が残存してい
る。コンタクト・ホール１０はＴｉＮ膜１９からなるプ
ラグで埋め込まれている。
【００６４】以上、本発明を８例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の各実施例においてシリ
サイド形成用のＴｉ膜とＮｉ膜とは、互いに入れ換えて
も構わない。また、本発明を適用して製造されるデバイ
スも上述のバルク型や薄膜型のＭＯＳトランジスタに限
られず、バイポーラ・トランジスタやＣＣＤであっても
良い。
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の各実施例においてシリ
サイド形成用のＴｉ膜とＮｉ膜とは、互いに入れ換えて
も構わない。また、本発明を適用して製造されるデバイ
スも上述のバルク型や薄膜型のＭＯＳトランジスタに限
られず、バイポーラ・トランジスタやＣＣＤであっても
良い。
【００６５】この他、バリヤメタルの構成、コンタクト
・ホールを埋め込むプラグ材料、上層配線の構成や材
料、ＣＶＤ条件、熱処理条件、高融点金属膜の未反応領
域の除去条件等も、適宜変更可能である。
・ホールを埋め込むプラグ材料、上層配線の構成や材
料、ＣＶＤ条件、熱処理条件、高融点金属膜の未反応領
域の除去条件等も、適宜変更可能である。
【００６６】
【発明の効果】以上の説明からも明らかなように、本発
明の電極形成方法によれば、高融点金属シリサイド層を
形成するための高融点金属膜を極めて薄くかつ均一に形
成することができるので、接合に悪影響を与えることな
くそのシート抵抗を低減させることができる。したがっ
て、本発明は浅い接合に適用されるサリサイド・プロセ
スの信頼性と制御性の向上を通じ、半導体集積回路の微
細化、高集積化、高信頼化に大きく貢献するものであ
る。
明の電極形成方法によれば、高融点金属シリサイド層を
形成するための高融点金属膜を極めて薄くかつ均一に形
成することができるので、接合に悪影響を与えることな
くそのシート抵抗を低減させることができる。したがっ
て、本発明は浅い接合に適用されるサリサイド・プロセ
スの信頼性と制御性の向上を通じ、半導体集積回路の微
細化、高集積化、高信頼化に大きく貢献するものであ
る。
【図１】本発明を適用したＭＯＳトランジスタの作製工
程において、Ｓｉ（１００）基板上にゲート電極、ソー
ス・ドレイン領域等が形成されたウェハを示す模式的断
面図である。
程において、Ｓｉ（１００）基板上にゲート電極、ソー
ス・ドレイン領域等が形成されたウェハを示す模式的断
面図である。
【図２】図１のウェハの全面にＴｉ膜が成膜された状態
を示す模式的断面図である。
を示す模式的断面図である。
【図３】図２のウェハの熱処理を行い、ソース・ドレイ
ン領域とゲート電極の表層をそれぞれシリサイド化した
状態を示す模式的断面図である。
ン領域とゲート電極の表層をそれぞれシリサイド化した
状態を示す模式的断面図である。
【図４】図３のＴｉ膜の未反応領域を除去した状態を示
す模式的断面図である。
す模式的断面図である。
【図５】図４のソース・ドレイン領域にコンタクトを形
成した状態を示す模式的断面図である。
成した状態を示す模式的断面図である。
【図６】本発明を適用したＭＯＳトランジスタの他の作
製工程において、Ｓｉ（１００）基板上にゲート電極、
ソース・ドレイン領域、コンタクト・ホール等が形成さ
れたウェハを示す模式的断面図である。
製工程において、Ｓｉ（１００）基板上にゲート電極、
ソース・ドレイン領域、コンタクト・ホール等が形成さ
れたウェハを示す模式的断面図である。
【図７】図６のウェハの全面にＴｉ膜が成膜された状態
を示す模式的断面図である。
を示す模式的断面図である。
【図８】図７のウェハの熱処理を行い、コンタクト・ホ
ールの底面においてのみソース・ドレイン領域の表層を
シリサイド化した状態を示す模式的断面図である。
ールの底面においてのみソース・ドレイン領域の表層を
シリサイド化した状態を示す模式的断面図である。
【図９】図８のソース・ドレイン領域にコンタクトを形
成した状態を示す模式的断面図である。
成した状態を示す模式的断面図である。
【図１０】本発明を適用した薄膜ＭＯＳトランジスタの
作製に用いられるＳＯＩ基板の構成を示す模式的断面図
である。
作製に用いられるＳＯＩ基板の構成を示す模式的断面図
である。
【図１１】図１０のＳＯＩ基板上にゲート電極およびソ
ース・ドレイン領域が形成された状態を示す模式的断面
図である。
ース・ドレイン領域が形成された状態を示す模式的断面
図である。
【図１２】図１１のウェハの全面にＴｉ膜が成膜された
状態を示す模式的断面図である。
状態を示す模式的断面図である。
【図１３】図１２のウェハの熱処理を行い、ソース・ド
レイン領域とゲート電極の表層をそれぞれシリサイド化
し、Ｔｉ膜の未反応領域を除去した状態を示す模式的断
面図である。
レイン領域とゲート電極の表層をそれぞれシリサイド化
し、Ｔｉ膜の未反応領域を除去した状態を示す模式的断
面図である。
【図１４】図１３のソース・ドレイン領域にコンタクト
を形成した状態を示す模式的断面図である。
を形成した状態を示す模式的断面図である。
【図１５】本発明を適用した他のＭＯＳトランジスタの
作製工程において、ゲート電極およびソース・ドレイン
領域の形成されたＳｉ（１００）基板上にＴｉ膜または
Ｎｉ膜とＴｉＮ膜とが連続成膜された状態を示す模式的
断面図である。
作製工程において、ゲート電極およびソース・ドレイン
領域の形成されたＳｉ（１００）基板上にＴｉ膜または
Ｎｉ膜とＴｉＮ膜とが連続成膜された状態を示す模式的
断面図である。
【図１６】図１５のウェハの熱処理を行い、ソース・ド
レイン領域とゲート電極の表層をそれぞれシリサイド化
した状態を示す模式的断面図である。
レイン領域とゲート電極の表層をそれぞれシリサイド化
した状態を示す模式的断面図である。
【図１７】図１６のＴｉ膜またはＮｉ膜の未反応領域と
ＴｉＮ膜の一部とが除去された状態を示す模式的断面図
である。
ＴｉＮ膜の一部とが除去された状態を示す模式的断面図
である。
【図１８】図１７のソース・ドレイン領域にコンタクト
を形成した状態を示す模式的断面図である。
を形成した状態を示す模式的断面図である。
【図１９】Ｎｉ膜とＴｉＮ膜との連続成膜によりコンタ
クト・ホールの内部でのみシリサイド化を行って形成さ
れた、さらに他のＭＯＳトランジスタの構成を示す模式
的断面図である。
クト・ホールの内部でのみシリサイド化を行って形成さ
れた、さらに他のＭＯＳトランジスタの構成を示す模式
的断面図である。
１ Ｓｉ（１００）基板 ４，２７ ゲート電極 ６ ソース・ドレイン領域 ７，２９ （シリサイド形成用の）Ｔｉ膜 ８SD，３０SD （ソース・ドレイン領域上の）チタン・
シリサイド層 ８G ，３０G （ゲート電極上の）チタン・シリサイド層 ９ 層間絶縁膜 １０，３２ コンタクト・ホール １７ （酸化防止用の）ＴｉＮ膜 １８CH （コンタクト・ホール底面の）チタン・シリサ
イド層 ２０CH （コンタクト・ホール底面の）ニッケル・シリ
サイド層 ２１ 第１のＳｉ（１００）基板 ２５ 第２のＳｉ（１００）基板 ４０ Ｎｉ膜 ４１SD （ソース・ドレイン領域上の）ニッケル・シリ
サイド層 ４１G （ゲート電極上の）ニッケル・シリサイド層
シリサイド層 ８G ，３０G （ゲート電極上の）チタン・シリサイド層 ９ 層間絶縁膜 １０，３２ コンタクト・ホール １７ （酸化防止用の）ＴｉＮ膜 １８CH （コンタクト・ホール底面の）チタン・シリサ
イド層 ２０CH （コンタクト・ホール底面の）ニッケル・シリ
サイド層 ２１ 第１のＳｉ（１００）基板 ２５ 第２のＳｉ（１００）基板 ４０ Ｎｉ膜 ４１SD （ソース・ドレイン領域上の）ニッケル・シリ
サイド層 ４１G （ゲート電極上の）ニッケル・シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ 29/78 21/336 29/786 Ｈ０１Ｌ 29/78 ３０１ Ｌ 9056−4Ｍ ３１１ Ｐ
Claims (11)
- 【請求項１】 Ｓｉ系材料層の表出部を含む基板の表面
にアモルファス状の高融点金属膜を成膜する工程と、 熱処理を行い、前記Ｓｉ系材料層の表出部の表層を前記
高融点金属膜と反応させることにより自己整合的にシリ
サイド層に変化させる工程と、 前記高融点金属膜の未反応領域を除去する工程とを有す
ることを特徴とする電極形成方法。 - 【請求項２】 Ｓｉ系材料層の表出部を含む基板の表面
に加熱条件下でアモルファス状の高融点金属膜を成膜す
ると同時に、該Ｓｉ系材料層の表出部の表層を前記高融
点金属膜と反応させて自己整合的にシリサイド層に変化
させる工程と、 前記高融点金属膜の未反応領域を除去する工程とを有す
ることを特徴とする電極形成方法。 - 【請求項３】 Ｓｉ系材料層の表出部を含む基板の表面
に高融点金属膜と高融点金属窒化物膜とを順次積層する
工程と、 熱処理を行い、前記Ｓｉ系材料層の表出部の表層を前記
高融点金属膜と反応させることにより自己整合的にシリ
サイド層に変化させる工程と、 前記高融点金属膜の未反応領域をその直上領域の高融点
金属窒化物膜と共に除去する工程とを有することを特徴
とする電極形成方法。 - 【請求項４】 前記高融点金属膜をＣＶＤ法により成膜
することを特徴とする請求項１ないし請求項３のいずれ
か１項に記載の電極形成方法。 - 【請求項５】 前記高融点金属膜はＴｉ膜またはＮｉ膜
であることを特徴とする請求項１ないし請求項４のいず
れか１項に記載の電極形成方法。 - 【請求項６】 前記Ｔｉ膜は、ＴｉＣｌ4 とＨ2 との流
量比を０．４以上とする条件でＥＣＲ−ＣＶＤ法により
成膜されることを特徴とする請求項５記載の電極形成方
法。 - 【請求項７】 前記Ｎｉ膜は、有機ニッケル化合物の水
素還元、もしくはニッケル・カルボニル化合物の熱分解
により成膜されることを特徴とする請求項５または請求
項６に記載の電極形成方法。 - 【請求項８】 前記高融点金属窒化物膜をＣＶＤ法によ
り成膜することを特徴とする請求項３ないし請求項７の
いずれか１項に記載の電極形成方法。 - 【請求項９】 前記Ｓｉ系材料層は、絶縁膜上に島状に
表出されていることを特徴とする請求項１ないし請求項
８のいずれか１項に記載の電極形成方法。 - 【請求項１０】 前記Ｓｉ系材料層の表出部には、予め
拡散層が形成されていることを特徴とする請求項１ない
し請求項９のいずれか１項に記載の電極形成方法。 - 【請求項１１】 前記拡散層は、ＭＯＳトランジスタの
ソース・ドレイン領域であることを特徴とする請求項１
０記載の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4541594A JPH07254574A (ja) | 1994-03-16 | 1994-03-16 | 電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4541594A JPH07254574A (ja) | 1994-03-16 | 1994-03-16 | 電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254574A true JPH07254574A (ja) | 1995-10-03 |
Family
ID=12718637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4541594A Pending JPH07254574A (ja) | 1994-03-16 | 1994-03-16 | 電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254574A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176010A (ja) * | 2000-09-22 | 2002-06-21 | Samsung Electronics Co Ltd | 半導体装置及びそのメタルシリサイド層形成方法 |
| US6459139B2 (en) | 1999-12-03 | 2002-10-01 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same |
| US6583052B2 (en) | 2001-09-05 | 2003-06-24 | Hynix Semiconductor Inc. | Method of fabricating a semiconductor device having reduced contact resistance |
| KR100529451B1 (ko) * | 2003-12-29 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
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| JP2011086934A (ja) * | 2009-10-14 | 2011-04-28 | Samsung Electronics Co Ltd | 金属シリサイド層を含む半導体素子及びその半導体素子の製造方法 |
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| JP2012151483A (ja) * | 2004-11-26 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
| JP2015515122A (ja) * | 2012-02-22 | 2015-05-21 | ソイテック | 結晶半導体材料の薄層を設ける方法、ならびに関連する構造体およびデバイス |
-
1994
- 1994-03-16 JP JP4541594A patent/JPH07254574A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011086934A (ja) * | 2009-10-14 | 2011-04-28 | Samsung Electronics Co Ltd | 金属シリサイド層を含む半導体素子及びその半導体素子の製造方法 |
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| US9245967B2 (en) | 2009-10-14 | 2016-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal silicide layer and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011113 |