JP2002176010A - 半導体装置及びそのメタルシリサイド層形成方法 - Google Patents
半導体装置及びそのメタルシリサイド層形成方法Info
- Publication number
- JP2002176010A JP2002176010A JP2001285606A JP2001285606A JP2002176010A JP 2002176010 A JP2002176010 A JP 2002176010A JP 2001285606 A JP2001285606 A JP 2001285606A JP 2001285606 A JP2001285606 A JP 2001285606A JP 2002176010 A JP2002176010 A JP 2002176010A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal silicide
- semiconductor device
- phase
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 206
- 239000002184 metal Substances 0.000 title claims abstract description 206
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 195
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 194
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims description 108
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 239000010703 silicon Substances 0.000 claims description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 229910017052 cobalt Inorganic materials 0.000 claims description 27
- 239000010941 cobalt Substances 0.000 claims description 27
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 27
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 18
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 18
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 15
- 239000012212 insulator Substances 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 2
- 239000010409 thin film Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 241
- 230000008569 process Effects 0.000 description 42
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 19
- 239000010408 film Substances 0.000 description 19
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000001552 radio frequency sputter deposition Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
タルシリサイド層の形成方法を提供する。 【解決手段】半導体装置はメタルシリサイド−半導体コ
ンタクト構造を有する。基板、開口部を有する絶縁層、
第1相及び第2相のメタルシリサイド層及びその上に形
成された導電層を含む半導体装置が提供される。第2相
は第1相と異なる化学量的組成比を有する第1相のメタ
ルシリサイド層と反応させ、高い相安定度および低い抵
抗を有する第2相のメタルシリサイド層を形成する。
Description
製造方法に関するものであり、より詳細には高い相(p
hase)安定度の低抵抗メタルシリサイド層を有する
半導体装置及び前記メタルシリサイド層の形成方法に関
するものである。
ザインルール、例えばトランジスターのチャネル長さ、
アクティブ間隔、配線幅(width)、配線間隔及び
トランジスターのコンタクトサイズなどが縮小されてい
る。特に、コンタクトの場合は、低抵抗コンタクトを得
るためにシリサイデーション(silicidatio
n)工程により、メタルシリサイドを形成しているが、
コンタクトのサイズが減少されるにつれて、シリサイド
層の厚さ均一性及び段差塗布性(step coverage)などが
弱くなる。
方法は、コンタクトホールやビアホールの底にアルゴン
(Ar)スパッタリングや電子ビームを利用した真空蒸
着(evaporation)方法によってメタルシリ
サイド層を形成するものである。しかし、この方法は、
化学気相蒸着(chemical vapor dep
osition;CVD)方式と比較して段差塗布性が
劣っており、シリサイド層の厚さ均一性を制御し難しい
という短所がある。
シリサイド層を形成する場合は、高温で蒸着されるソー
スガスによって、真空レベルに依存してシリコンエッチ
ングが発生しうる。さらに、等方性蒸着特性によりコン
タクトホールやビアホール内の側壁に不要なメタル蒸着
が起りうる。これにより、コンタクトホールの底のシリ
コンがコンタクトホール内の側壁に蒸着されたメタルと
反応してシリコンの過剰な消耗が起り、これによりバル
ク空乏及びボイド(void)が形成され、コンタクト
抵抗不良が発生し易い。また、化学気相蒸着方法でシリ
サイド層を形成する場合も、コンタクトホールのアスペ
クト比に依存して段差塗布性問題が発生しうる。
9号にはアルゴン注入によりシリコン基板の表面に損傷
を加えた後、別途の熱処理なしに欠陥増進されたコバル
トシリサイド層(defect enhanced c
obalt silicide layer)を形成す
る方法が開示されている。しかし、この方法によると、
人為的に誘発させる損傷の量や程度を制御する上で限界
があるために、シリコン基板の表面に残存する欠陥がリ
ーク電流のソースとして作用する。また、浅い接合(s
hallow junction)を形成するためにこ
の方法を使用する場合、アルゴン損傷のために抵抗増加
によって薄いシリサイド層の抵抗減少効果が相殺されう
る。
トランジスターのショートチャネル効果(short−
channel effect)及びパンチスルー(p
unchthrough)に対するマージン確保のため
に、ソース/ドレーン領域の接合深さ(junctio
n depth)を浅く形成し、同時にソース/ドレー
ン領域の寄生抵抗、例えば面抵抗(sheet res
istance)及びコンタクト抵抗を減少させなけれ
ばならない。この点に鑑みて、ゲート及びソース/ドレ
ーン領域の表面に選択的にシリサイドを形成することに
より、ゲートの非抵抗及びソース/ドレーン領域の面抵
抗とコンタクト抵抗を減少させることができるサリサイ
ド(self−aligned silicide;s
alicide)工程が開発された。
によると、スパッタリング方法によりメタル層を蒸着し
た後、1度熱処理を実施して第1相のメタルシリサイド
層を形成する。続いて、未反応のメタル層をウェットエ
ッチングにより選択的に除去した後、2度熱処理を実施
して、抵抗や相安定度の点で前記第1相のメタルシリサ
イド層より安定的な第2相のメタルシリサイド層を形成
する。しかし、この方法によると400Å以下の薄いシ
リサイド層を均一に形成し難しいだけでなく、400Å
以上の厚いシリサイド層を形成する場合も、厚さ均一性
及び表面粗さ(roughness)の均一性が低下す
る。しかも、接合部との距離不規則性が激しくて接合保
存の点で問題になる。例えば、100Å以上のコバルト
層を蒸着した後、上述したサリサイド工程を実施する
と、約300〜400Åのコバルトダイシリサイド(C
oSi2)層の厚さばらつきが 150Å以上となる。ま
た、2度の熱処理段階を実施するために、高い熱バジェ
ット(heat budget)によりメタルシリサイ
ド層の凝集や側面の過剰な成長などの問題が発生する。
シアルシリサイドを形成する工程が開発されたが、この
方法は単結晶状態のシリコンシード(seed)を必要
とするために、多結晶シリコン層上には適用することが
不可能である。また、再現性を得るためにプロセスチャ
ンバの真空レベルを1−10torr以下に維持しなけ
ればならず、蒸着速度やスループットが相当に低いの
で、量産に適用し難しい。
ルシリサイド薄膜を用いて半導体層に対してオーミック
コンタクトを形成することにより、低コンタクト抵抗を
実現した半導体装置を提供するものである。
の間の界面に形成された自然メタルシリサイドを用いて
高い相安定度を有する低抵抗のメタルシリサイドを形成
する方法を提供するものである。
コンとの間の界面に形成された自然メタルシリサイドを
用いてサリサイド工程を実現する半導体装置のメタルシ
リサイド層形成方法を提供するものである。
るための本発明は、基板と、基板上に形成された、開口
部を有する絶縁層と、絶縁層の開口部内に形成され、第
1相の自然メタルシリサイドを用いて、第1相と異なる
化学量的組成比を有するように形成された第2相の自然
メタルシリサイド層と、第2相のメタルシリサイド層上
に形成された導電層とを具備し、メタルシリサイド層
は、基板と導電層との間に形成され、100Å以下の厚
さを有することを特徴とするメタルシリサイドコンタク
ト構造を有する半導体装置を提供する。
は、基板を提供する段階と、基板上に開口部を有する絶
縁層を形成する段階と、絶縁層の開口部内にメタルを蒸
着して、基板と蒸着されたメタル間の界面に形成された
第1相の自然メタルシリサイド層を含む第1層を形成す
る段階と、第1相の自然メタルシリサイド層を残し、第
1層を選択的に除去する段階と、第1相の自然メタルシ
リサイド層及び絶縁層上に導電物質から成った第2層を
形成する段階と、第1相の自然メタルシリサイド層と基
板を反応させ、自然メタルシリサイド層を第1相と異な
る化学量的組成比を有する第2相のメタルシリサイド層
に変化させる段階とを具備することを特徴とする半導体
装置のメタルシリサイド層形成方法を提供する。
発明は、その上にゲート酸化膜、シリコンを含む導電性
物質と成り、その側面にゲート側壁スペーサを有するゲ
ート積層物が形成されている基板を提供する段階と、基
板と、ゲート積層物及びゲート側壁スペーサ上にメタル
を蒸着して、シリコンと蒸着されたメタルとの間の界面
に形成された第1相の自然メタルシリサイド層を含む第
1層を形成する段階と、第1相の自然メタルシリサイド
層を残し、第1層を選択的に除去する段階と、結果物上
に第1キャッピング層を蒸着する段階と、第1相の自然
メタルシリサイド層とシリコンを反応させ、自然メタル
シリサイド層を100Å以下の厚さを有し、第1相と異
なる化学量的組成比を有する第2相のメタルシリサイド
層に変化させる段階とを具備することを特徴とする半導
体装置のメタルシリサイド層形成方法を提供する。
の界面に形成された自然メタルシリサイドを用いて、自
然メタルシリサイドを熱処理などの方法によりシリコン
と反応させることにより、高い相安定度と低い抵抗を有
するメタルシリサイド層を形成する。従って、薄いメタ
ルシリサイド層を均一に形成することができ、段差の部
分を薄いメタルシリサイド層により均一に塗布すること
ができる。かつ、サリサイド工程に本発明を適用する場
合、既存の一番目熱処理段階が省略され熱バジェットが
減少するので、浅い接合及び工程の単純化を実現するこ
とができる。
ましい実施形態をより詳細に説明する。
置の断面図である。
リコンゲルマニウム(SiGe)、シリコン−オン−イ
ンシュレータ(SOI)又はシリコンゲルマニウム−オ
ン−インシュレータ(SGOI)から成った半導体基板
10上に絶縁層12が形成される。絶縁層12は半導体
領域、例えば、半導体基板10の所定領域を露出させる
開口部14を有する。半導体領域は、図示したように、
半導体基板10でもよいし、半導体基板10上に形成さ
れた結晶状や非晶質状形態のシリコン層又はシリコンゲ
ルマニウム層でもよい。
は、メタルとシリコンの界面に形成された第1相の自然
シリサイドを用いて、第1相と異なる化学量的組成比を
有する第2相の薄いメタルシリサイド層16が形成され
る。第2相のメタルシリサイド層16上には導電層18
が形成され、メタルシリサイド−半導体コンタクト構造
と成る。メタルシリサイド層16は100Å以下の厚さ
及び3〜20Ω/sq程度の抵抗を有する。導電層18
は結晶状又は非晶質状のシリコン又はシリコンゲルマニ
ウムで形成され、望ましくはドーピングされた多結晶シ
リコンで形成される。
を含む半導体層と半導体層のコンタクト構造において、
半導体層間の界面にメタルシリサイド層を形成して、上
・下部の半導体層に対するオーミックコンタクトを形成
する。従来のコンタクト構造では、下部半導体層の表面
に存在する自然酸化膜により界面特性が劣化して、コン
タクト抵抗が2000〜3〜10000Ω程度と大きい
だけでなく、その変化量も非常に激しくなる。これに対
して、本発明の一実施形態によると、メタルシリサイド
層の形成によりその上・下部の半導体層に対するオーミ
ックコンタクトを実現できるだけでなく、下部半導体層
の表面に形成されている自然酸化膜がシリサイドに置換
されるので界面特性が優れられる。従って、メタルシリ
サイド−半導体コンタクト構造のコンタクト抵抗が約1
000Ω以下に低下し、均一なコンタクト抵抗を得るこ
とができる。
体装置のメタルシリサイド層形成方法について添付した
図面を参照して詳細に説明する。
1実施形態によるメタルシリサイド層形成方法を説明す
るための半導体装置の断面図である。
リコンゲルマニウム(SiGe)、シリコン−オン−イ
ンシュレータ(SOI)又はシリコンゲルマニウム−オ
ン−インシュレータ(SGOI)で形成された半導体基
板100を通常の素子分離工程により活性領域とフィー
ルド領域に区分した後、半導体基板100上にゲート酸
化膜102及びゲート構造物(gate stack)
106を形成する。具体的に、熱酸化法によりゲート酸
化膜102を成長させた後、その上に通常のドーピング
工程、例えば、拡散工程、イオン注入工程又はインサイ
チュドーピング工程により高濃度の不純物によりドーピ
ングされた多結晶シリコン層104を蒸着する。多結晶
シリコン層104上にシリコン窒化膜から成ったマスク
層105を蒸着した後、フォトリソグラフィにより、マ
スク層105及び多結晶シリコン層104をパターニン
グして、ゲート積層物106を形成する。マスク層10
5は後続のセルフ−アラインコンタクト工程を実施する
ときに、ショルダーマージン(shoulder ma
rgin)を増加させる役割を有する。
リコン窒化膜から成ったゲート側壁スペーサ108を形
成した後、通常のイオン注入工程により半導体基板10
0の活性領域にソース/ドレーン領域107を形成す
る。
った絶縁層110を蒸着した後、シリコン酸化膜とシリ
コン窒化膜との間に選択比を有する異方性エッチング工
程により絶縁層110を部分的にエッチングして、半導
体領域、即ち、ソース/ドレーン領域107を露出させ
る開口部111を形成する。
化膜及びその他の汚染物を除去するためにウェット洗浄
を実施した後、RFスパッタ設備で洗浄のためのRFプ
ラズマエッチングを実施し、インサイチュ(in−si
tu)で開口部111及び絶縁層110上に耐火メタ
ル、例えばコバルト(Co)、チタン(Ti)、タング
ステン(W)、ニッケル(Ni)、白金(Pt)、ハフ
ニウム(Hf)及びパラジウム(Pd)の群から選択さ
れたいずれか一つにより成った第1層112を50Å以
上の厚さに蒸着する。その結果、第1層112とシリコ
ン領域(即ち、ソース/ドレーン領域107)との界面
でメタルとシリコンとのシリサイデーション反応が起っ
て、第1相の自然メタルシリサイド層114が約25〜
35Åの厚さで形成される。また、自然メタルシリサイ
ド層114が成長する間に、メタルとシリコンとの間の
界面の汚染物が新しく形成されたシリサイドによって除
去され、メタルシリサイドとシリコンとの間の界面がシ
リコン領域の初期表面の下に埋まる。その結果、完全な
メタルシリサイド−シリコンコンタクトが形成される。
00Åの厚さに蒸着する場合、約30Åの相当に均一な
自然コバルトモノシリサイド(CoSi)がコバルト層
とシリコン基板との間の界面に安定的に形成される。
シリサイド層114との間に選択比を有するケミカルを
用いたウェットエッチング工程により、第1相の自然メ
タルシリサイド層114は残し、第1層112のみを選
択的に除去する。望ましくは、ウェットエッチング工程
では、H2O2を使用せずに約65℃で30分間のパン
ストリップ(pan strip)が実施されるか、又
は、約145℃で20分間の硫酸ストリップが実施され
る。
イド層114及び絶縁層110上の開口部111を通じ
てソース/ドレーン領域107と電気的に接続される結
晶状や非晶質状形態のシリコン又はゲルマニウムから成
った第2層116として、望ましくはドーピングされた
多結晶シリコン層を蒸着する。続いて、約850℃で3
0秒の間、急速熱処理(RTP)により第1相のメタル
シリサイド層114をシリコンと反応させ、第1相と異
なる化学量的組成比を有する第2相のメタルシリサイド
層115に変化させる。例えば、約30Åのコバルトモ
ノシリサイド(CoSi)に熱処理をすると、体積膨張
により約100Å以下の薄い厚さと20Ω/sqの面抵
抗(Rs)を有するコバルトダイシリサイド(CoSi
2)が形成される。 本実施形態では、熱処理を実施する
前に第2層116を蒸着するので、蒸着するときに熱バ
ジェットにより第1相のメタルシリサイド層114があ
る程度相転移(transition)される。この
時、第1相のメタルシリサイド層114を相転移させる
ためのシリコンソースがその下部の半導体基板100だ
けでなく、その上部の第2層116からも供給されるた
めに、ソース/ドレーンの浅い接合形成を増進させるこ
とができる。また、熱処理以外にも、メタルシリサイド
とシリコンを反応させることができるあらゆる方法も使
用することができる。
された結果物に対して化学機械的研磨(chemica
l mechanical polishing;CM
P)工程を実施することにより、第2層116を絶縁層
110の表面まで除去して、開口部111の内部にのみ
第2層116を残す。その結果、第2層(多結晶シリコ
ン)116−メタルシリサイド層115−半導体基板
(即ち、ソース/ドレーン領域107)から成ったコン
タクト構造が形成され、メタルシリサイド層115はそ
の上・下部の半導体層に対するオーミックコンタクトに
低いコンタクト抵抗を提供する。第2層116は図示し
たようにプラグ形成で形成されてもよいし、通常のフォ
トリソグラフィにより所定のパターンによりパターニン
グされてもよい。第2層116はその上に形成されるコ
ンタクトホールのアスペクト比を減少させる役割を有す
る。
メタルとシリコンとの間の界面に、非常に均一な厚さで
形成される自然シリサイド薄膜を熱処理して、高い相安
定度の低抵抗メタルシリサイドを形成する。従って、薄
いメタルシリサイド層の形成が容易であり、その厚さの
均一性を向上させることができる。従来のスパッタリン
グや化学気相蒸着方法によりメタルシリサイドを形成す
る方法では、段差塗布性及び均一性の低下又はボイドの
発生などが問題になったが、本発明では界面シリサイド
を利用するので、このような問題は発生しない。
タルシリサイド−半導体のオーミックコンタクトを形成
して、コンタクト抵抗を減少させ、メタルシリサイドの
相転移のための熱処理前に、半導体層を蒸着することに
より浅い接合の形成に効果的である。
2実施形態による半導体装置のメタルシリサイド層形成
方法を説明するための半導体装置の断面図である。
より半導体基板200上にフィールド酸化膜201を形
成して、半導体基板200を活性領域とフィールド領域
に区分する。続いて、半導体基板200の活性領域上に
通常のMOSトランジスター製造工程によりMOSトラ
ンジスター(図示せず)を形成した後、トランジスター
及び半導体基板200上に第1絶縁層(図示せず)を蒸
着し、これをフォトリソグラフィによりエッチングして
活性領域を露出させる。
シリコン又はシリコンゲルマニウム層として、例えば、
ドーピングされた多結晶シリコンを蒸着し、これをパタ
ーニングして前記活性領域に接触するパッド層202を
形成する。パッド層202はセルフ−アラインコンタク
ト工程で形成することもできる。
00上に第2絶縁層204を蒸着した後、第2絶縁層2
04上に通常のビットライン製造工程によりビットライ
ン積層物206を形成する。ビットライン積層物206
はドーピングされた多結晶シリコン層の単一層で形成さ
れてもよいし、ドーピングされた多結晶シリコン層及び
メタルシリサイド層のポリサイド構造で形成されてもよ
い。また、ビットライン積層物206はその上面に形成
された絶縁物質から成ったビットラインキャッピング層
をさらに具備することができる。
2絶縁層204上に第3絶縁層208を蒸着した後、リ
フロー、エッチバック又は化学機械的研磨(CMP)工
程によって第3絶縁層208の表面を平坦化させる。フ
ォトリソグラフィにより第3絶縁層208を部分的にエ
ッチングして、半導体領域、即ちパッド層202を露出
させる開口部210を形成する。この時、開口部210
はセルフ−アラインコンタクト工程で形成することがで
きる。
絶縁層208上に耐火メタル、例えばコバルト(C
o)、チタン(Ti)、タングステン(W)、ニッケル
(Ni)、白金(Pt)、ハフニウム(Hf)及びパラ
ジウム(Pd)の群から選択されたいずれか一つと成っ
た第1層212を50Å以上の厚さに蒸着する。その結
果、開口部210の底の露出したパッド層202と第1
層212との間の界面でメタルとシリコンとのシリサイ
デーション反応が起って、第1相の自然メタルシリサイ
ド層214が約25〜35Åの厚さで形成される。例え
ば、コバルトを蒸着する場合、開口部210の底に自然
コバルトモノシリサイド(CoSi)層が約30Å厚さ
で形成される。
シリサイド層214との間に選択比を有するケミカルを
用いたウェットエッチング工程により、第1相の自然メ
タルシリサイド層214は残し、第1層212のみを選
択的に除去する。望ましくは、ウェットエッチング工程
では、H2O2を使用せずに約65℃で30分間のパン
ストリップ(pan strip)が実施されるか、約
145℃で20分間の硫酸ストリップが実施される。
イド層214及び第3絶縁層208上に、例えば、ドー
ピングされた多結晶シリコン層のような第2層216を
蒸着する。第2層216は、開口部111を通じてパッ
ド層202と電気的に接続され、結晶状又は非晶質状の
シリコン又はゲルマニウムから成る。この時、蒸着する
ときの熱バジェットにより、第1相のメタルシリサイド
層214がある程度相転移される。
応させるために、例えば、約850℃で30秒間、急速
熱処理(RTP)により第1相のメタルシリサイド層2
14をシリコンと反応させ、第1相と異なる化学量的組
成比を有する第2相のメタルシリサイド層215に変化
させる。例えば、約30Åのコバルトモノシリサイド
(CoSi)に熱処理を加えると、体積膨張により約1
00Å以下の薄い厚さと20Ω/sqの面抵抗(Rs)
を有するコバルトダイシリサイド(CoSi2)が形成
される。
より第2層216を第3絶縁層208の表面まで除去し
て、開口部210の内部のみ第2層216を残す。その
結果、第2層(多結晶シリコン層)216−メタルシリ
サイド層215−パッド層202から成ったコンタクト
構造が形成される。このコンタクト構造はメタルシリサ
イド層215によりオーミックコンタクト特性を有す
る。第2層216は、図示したようにプラグ形成で形成
されてもよいし、通常のフォトリソグラフィによりスト
レージ電極のパターンによりパターニングされてもよ
い。
従来の半導体−半導体コンタクト構造を有する半導体−
メタルシリサイド−半導体のオーミックコンタクト構造
に変化させることにより、界面特性を向上させコンタク
ト抵抗を減少させることができる。
の第3実施形態による半導体装置のメタルシリサイド層
形成方法を説明するための半導体装置の断面図である。
シリコンゲルマニウム(SiGe)、シリコン−オン−
インシュレータ(SOI)又はシリコンゲルマニウム−
オン−インシュレータ(SGOI)から成った半導体基
板300上に素子構造物(図示せず)を形成する。素子
構造物はトランジスター、ビットライン及びキャパシタ
などを含む。
縁層302を蒸着した後、フォトリソグラフィにより絶
縁層302をエッチングして、半導体領域、例えば半導
体基板300の所定領域を露出させるコンタクトホール
303を形成する。コンタクトホール303を通じて露
出される半導体領域は、図示したように、半導体基板3
00でもよいし、半導体基板300上に形成された結晶
状又は非晶質状のシリコン層又はシリコンゲルマニウム
層でもよい。
層302上に耐火メタ、例えばコバルト(Co)、チタ
ン(Ti)、タングステン(W)、ニッケル(Ni)、
白金(Pt)、ハフニウム(Hf)及びパラジウム(P
d)の群から選択されたいずれか一つにより成った第1
層304を50Å以上の厚さに蒸着する。その結果、コ
ンタクトホール303の底でメタルとシリコンとのシリ
サイデーション反応が起って、第1相の自然メタルシリ
サイド層306が約25〜35Åの厚さで形成される。
ルシリサイド層306との間に選択比を有するケミカル
を用いたウェットエッチング工程により、第1相の自然
メタルシリサイド層306は残し、第1層304のみを
選択的に除去する。望ましくは、ウェットエッチング工
程では、H2O2を使用せずに約65℃で30分間のパ
ンストリップ(pan strip)が実施されるか、
約145℃で20分間の硫酸ストリップが実施される。
サイド層307及び絶縁層302上にチタンナイトライ
ド(TiN)から成った第2層308を蒸着した後、メ
タルシリサイドとシリコンを反応させるために、例え
ば、約850℃で30秒の間、急速熱処理(RTP)を
実施して、第1相のメタルシリサイド層306を第1相
と異なる化学量的組成比を有する第2相のメタルシリサ
イド層307に変化させる。第2層308は、チタンナ
イトライド(TiN)以外のメタル又はメタル性物質で
形成することができる。第2層308は拡散障壁(di
ffusionbarrier)機能を有する。
ール303を埋立てるようにメタルから成った第3層3
10を蒸着する。その結果、第3層310−メタルシリ
サイド層307−半導体基板300から成ったオーミッ
クコンタクト構造が形成される。
メタル層とシリコン領域との界面に生成される自然シリ
サイド薄膜を用いて、高い相安定度の低抵抗メタルシリ
サイドを形成する。従って、シリコン基板上にメタルシ
リサイドが直接接触され、オーミックコンタクトが形成
されるので、コンタクト抵抗を減少させることができ
る。
の第4実施形態による半導体装置のメタルシリサイド層
形成方法を説明するための断面図である。
シリコンゲルマニウム(SiGe)、シリコン−オン−
インシュレータ(SOI)又はシリコンゲルマニウム−
オン−インシュレータ(SGOI)で形成された半導体
基板400を通常の素子分離工程により活性領域とフィ
ールド領域に区分した後、半導体基板400上に熱酸化
法によるゲート酸化膜402を成長させる。続いて、ゲ
ート酸化膜402上に半導体物質、例えば、結晶状や非
晶質状形態のシリコン層又はシリコンゲルマニウム層を
蒸着し、これをフォトリソグラフィによりパターニング
してゲート構造物404を形成する。望ましくは、ゲー
ト構造物404は通常のドーピング工程、例えば、拡散
工程、イオン注入工程又はインサイチュドーピング工程
により、高濃度の不純物によりドーピングされた多結晶
シリコンで形成される。また、必要により、ソース/ド
レーン領域のみメタルシリサイド層を形成する場合、ゲ
ート構造物404はその上面にキャッピング絶縁層(図
示せず)が積層される。
リコン酸化膜から成ったゲート側壁スペーサ406を形
成した後、通常のイオン注入工程により半導体基板40
0の活性領域にソース/ドレーン領域408を形成す
る。また、ゲート側壁スペーサ406を形成する前に、
通常のイオン注入工程によりゲート構造物404に整列
される低濃度のソース/ドレーン領域405を形成する
こともできる。
め、汚染物やシリコン領域の表面に生成された自然酸化
膜を除去するための通常の洗浄工程を実施した後、半導
体基板400をRFスパッタチャンバに移送させる。基
板の移送中に再生成されうる自然酸化膜を除去するため
に、RFプラズマエッチングを実施した後、インサイチ
ュでゲート構造物404、ゲート側壁スペーサ406及
び半導体基板400上に、例えば、コバルト層410を
約100Åの厚さに蒸着する。この時、コバルト(C
o)の代わりに、チタン(Ti)、タングステン
(W)、ニッケル(Ni)、白金(Pt)、ハフニウム
(Hf)またはパラジウム(Pd)を使用することもで
きる。
ているシリコン領域とコバルト層410との界面でコバ
ルトとシリコンのシリサイデーション反応が起って、ゲ
ート構造物404の上部表面及びソース/ドレーン領域
408の上部表面に第1相のコバルトシリサイド層、即
ち、コバルトモノシリサイド(CoSi)層412が約
30Åの厚さで相当に均一で形成される。この時、コバ
ルト以外の耐火メタルを使用する場合は、自然シリサイ
ド層がモノシリサイド形態で形成されないこともある。
ドとの間に選択比を有するケミカルを用いたウェットエ
ッチング工程により、コバルトモノシリサイド(CoS
i)層412は残し、コバルト層410のみを選択的に
除去する。望ましくは、ウェットエッチング工程では、
H2O2を使用せずに約65℃で30分間のパンストリ
ップ(pan strip)が実施されるか、約145
℃で20分間の硫酸ストリップが実施される。
イド(CoSi)層412を含む半導体基板400上に
第1キャッピング層414を蒸着する。第1キャッピン
グ層414は、メタル性物質、即ち、チタンナイトライ
ド(TiN)、チタンタングステン(TiW)、タンタ
ルナイトライド(TaN)及びタングステンナイトライ
ド(WN)の群から選択されたいずれか一つで形成す
る。また、第1キャッピング層414はSiN又はSi
ONのような絶縁物質で形成することもできる。第1キ
ャッピング層414は後続熱処理をするとき、コバルト
の拡散を防止し、シリサイデーション反応速度を制御す
る役割を有する。
シリコンを反応させるために、例えば、約850℃で3
0秒の間、急速熱処理(RTP)を実施して、コバルト
モノシリサイド(CoSi)層412を約100Å以下
の薄い厚さと20Ω/sqの面抵抗(Rs)を有するコ
バルトダイシリサイド(CoSi2)層415に相転移
させる。この時、コバルト以外の耐火メタルを使用する
場合、最終的に相転移されたシリサイド層はダイシリサ
イド形態以外の異なる相を有しうる。 続いて、第1キャ
ッピング層414を除去した後、結果物の全面にコバル
トダイシリサイド(CoSi2)層415に対してエッ
チング選択比を有する絶縁物質を蒸着して、第2キャッ
ピング層416を形成する。その後、図示しなかった
が、第2キャッピング層416を部分的にエッチングし
て、ソース/ドレーン領域408を露出させるコンタク
トホールを形成する。
メタルとシリコン間の界面で発生する自然シリサイデー
ション反応を用いて、非常に均一で薄いメタルシリサイ
ド層を形成することができる。また、従来のサリサイド
工程では、2回の熱処理を利用して安定された相のメタ
ルシリサイド層を形成するが、本実施形態では従来工程
で実施する一番目の熱処理段階を省略し、1回の熱処理
のみで高い相安定度の低抵抗メタルシリサイド層を形成
するので、熱バジェットが低減される。これは浅い接合
の形成に相当に効果的であり、また、工程が単純化され
工程再現性が高いので量産に有利である。
細に説明したが、本発明はこれに限定されず、本発明が
属する技術分野において通常の知識を有するものであれ
ば本発明の思想と精神を逸脱することなく、該実施形態
を修正または変更できるであろう。
相の自然メタルシリサイド層とシリコン間の反応を利用
して、高い相安定度を有する低抵抗のメタルシリサイド
層を形成する。従って、薄いメタルシリサイド層を均一
に形成することができ、自然メタルシリサイド層を利用
して段差の部分を均一に塗布することができる。
場合、既存の一番目の熱処理段階が省略されるので、熱
バジェットが減少され浅い接合及び工程の単純化を実現
することができる。
である。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
Claims (43)
- 【請求項1】基板と、 前記基板上に形成された、開口部を有する絶縁層と、 前記絶縁層の前記開口部内に形成されたメタルシリサイ
ド層と、 前記メタルシリサイド層上に形成された導電層とを具備
し、 前記メタルシリサイド層は、前記基板と前記導電層との
間に形成され、100Å以下の厚さを有することを特徴
とするメタルシリサイドコンタクト構造を有する半導体
装置。 - 【請求項2】前記導電層は、半導体層であることを特徴
とする請求項1に記載のメタルシリサイドコンタクト構
造を有する半導体装置。 - 【請求項3】前記メタルシリサイド層は、第1相の自然
メタルシリサイド及び前記第1相と異なる化学量的組成
比を有する第2相のメタルシリサイドを用いて形成され
ていることを特徴とする請求項1に記載のメタルシリサ
イドコンタクト構造を有する半導体装置。 - 【請求項4】前記基板は、シリコン、シリコンゲルマニ
ウム、シリコン−オン−インシュレータ(SOI)及び
シリコンゲルマニウム−オン−インシュレータ(SGO
I)の群から選択されたいずれか一つであることを特徴
とする請求項1に記載のメタルシリサイドコンタクト構
造を有する半導体装置。 - 【請求項5】前記基板上に形成された結晶状又は非晶質
状のシリコン層又はシリコンゲルマニウム層をさらに具
備することを特徴とする請求項1に記載のメタルシリサ
イドコンタクト構造を有する半導体装置。 - 【請求項6】前記導電層は、結晶状又は非晶質状のシリ
コン層又はシリコンゲルマニウム層であることを特徴と
する請求項1に記載のメタルシリサイドコンタクト構造
を有する半導体装置。 - 【請求項7】前記導電層は、ドーピングされた多結晶シ
リコンからなることを特徴とする請求項1に記載のメタ
ルシリサイドコンタクト構造を有する半導体装置。 - 【請求項8】前記メタルシリサイド層は、3〜20Ω/
sq程度の抵抗を有することを特徴とする請求項1に記
載のメタルシリサイドコンタクト構造を有する半導体装
置。 - 【請求項9】前記基板上に形成されたゲート酸化膜をさ
らに具備することを特徴とする請求項1に記載のメタル
シリサイドコンタクト構造を有する半導体装置。 - 【請求項10】前記ゲート酸化膜上に形成されたゲート
積層物をさらに具備することを特徴とする請求項9に記
載のメタルシリサイドコンタクト構造を有する半導体装
置。 - 【請求項11】 前記ゲート積層物の側面上に形成された
ゲート側壁スペーサをさらに具備することを特徴とする
請求項10に記載のメタルシリサイドコンタクト構造を
有する半導体装置。 - 【請求項12】前記絶縁層内の前記開口部により露出さ
れ基板上に形成されたソース/ドレーン領域をさらに具
備することを特徴とする請求項9に記載のメタルシリサ
イドコンタクト構造を有する半導体装置。 - 【請求項13】前記基板上に形成されたフィールド酸化
膜と、 前記フィールド酸化膜と前記メタルシリサイド層との間
に形成されたパッド層をさらに具備することを特徴とす
る請求項1に記載のメタルシリサイドコンタクト構造を
有する半導体装置。 - 【請求項14】前記フィールド酸化膜及び前記パッド層
上に形成された第2絶縁層と、 前記第2絶縁層上に形成されたビットライン積層物と、 前記ビットライン積層物及び前記第2絶縁層上に形成さ
れた第3絶縁層をさらに具備することを特徴とする請求
項13に記載のメタルシリサイドコンタクト構造を有す
る半導体装置。 - 【請求項15】前記導電層は、チタンナイトライド(T
iN)からなることを特徴とする請求項1に記載のメタ
ルシリサイドコンタクト構造を有する半導体装置。 - 【請求項16】前記導電層は、メタル性物質からなるこ
とを特徴とする請求項1に記載のメタルシリサイドコン
タクト構造を有する半導体装置。 - 【請求項17】前記導電層上に形成されたメタル層をさ
らに具備することを特徴とする請求項15に記載のメタ
ルシリサイドコンタクト構造を有する半導体装置。 - 【請求項18】基板と、 前記基板上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート積層物と、 前記基板及び前記ゲート積層物上に形成されたメタルシ
リサイド層と、 前記メタルシリサイド層上に形成されたキャッピング層
とを具備し、 前記メタルシリサイド層は100Å以下の厚さを有する
ことを特徴とするメタルシリサイドコンタクト構造を有
する半導体装置。 - 【請求項19】前記基板上に形成されたソース/ドレー
ン領域と、 前記基板上に形成されたメタルシリサイド層と前記ゲー
ト酸化膜との間の基板上に形成された低濃度のソース/
ドレーン領域と、 前記ゲート積層物の側面上に形成されたゲート側壁スペ
ーサをさらに具備することを特徴とする請求項18に記
載のメタルシリサイドコンタクト構造を有する半導体装
置。 - 【請求項20】基板を提供する段階と、 前記基板上に開口部を有する絶縁層を形成する段階と、 前記絶縁層の開口部内にメタルを蒸着して、前記基板と
前記蒸着されたメタルとの界面に形成された第1相の自
然メタルシリサイド層を含む第1層を形成する段階と、 前記第1相の自然メタルシリサイド層を残し、前記第1
層を選択的に除去する段階と、 前記第1相上の自然メタルシリサイド層及び前記絶縁層
上に導電物質からなる第2層を形成する段階と、 前記第1相の自然メタルシリサイド層と前記基板を反応
させ、前記自然メタルシリサイド層を100Å以下の厚
さを有し、前記第1相と異なる化学量的組成比を有する
第2相のメタルシリサイド層に変化させる段階とを具備
することを特徴とする半導体装置のメタルシリサイド層
形成方法。 - 【請求項21】前記基板は、シリコン、シリコンゲルマ
ニウム、シリコン−オン−インシュレータ(SOI)及
びシリコンゲルマニウム−オン−インシュレータ(SG
OI)の群から選択されたいずれか一つで形成されてい
ることを特徴とする請求項20に記載の半導体装置のメ
タルシリサイド層形成方法。 - 【請求項22】前記基板上に結晶状又は非晶質状のシリ
コン層又はシリコンゲルマニウム層を形成する段階をさ
らに具備することを特徴とする請求項20に記載の半導
体装置のメタルシリサイド層形成方法。 - 【請求項23】前記第2層は、結晶状又は非晶質状のシ
リコン層又はシリコンゲルマニウムで形成されているこ
とを特徴とする請求項20に記載の半導体装置のメタル
シリサイド層形成方法。 - 【請求項24】前記第2層は、メタル又はメタル性物質
で形成されていることを特徴とする請求項20に記載の
半導体装置のメタルシリサイド層形成方法。 - 【請求項25】前記第2層は、半導体層であることを特
徴とする請求項20に記載の半導体装置のメタルシリサ
イド層形成方法。 - 【請求項26】前記第2層は、ドーピングされた多結晶
シリコンで形成されていることを特徴とする請求項20
に記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項27】前記第2層は、チタンナイトライド(T
iN)で形成されていることを特徴とする請求項20に
記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項28】前記第1層は、コバルト(Co)、チタ
ン(Ti)、タングステン(W)、ニッケル(Ni)、
白金(Pt)、ハフニウム(Hf)及びパラジウム(P
d)の群から選択されたいずれか一つで形成されている
ことを特徴とする請求項20に記載の半導体装置のメタ
ルシリサイド層形成方法。 - 【請求項29】前記第1層は、50Å以上の厚さで形成
されていることを特徴とする請求項20に記載の半導体
装置のメタルシリサイド層形成方法。 - 【請求項30】前記第1相のメタルシリサイド層を前記
第2相のメタルシリサイド層に変化させる段階を熱処理
により実施することを特徴とする請求項20に記載の半
導体装置のメタルシリサイド層形成方法。 - 【請求項31】その上にゲート酸化膜、側面を有するゲ
ート積層物及び前記側面上に形成されたゲート側壁スペ
ーサが形成されている基板を提供する段階と、 前記基板、シリコンを含む導電性物質からなる前記ゲー
ト積層物及びゲート側壁スペーサ上にメタルを蒸着し
て、前記シリコンと前記蒸着されたメタルとの間の界面
に形成された第1相の自然メタルシリサイド層を含む第
1層を形成する段階と、 前記第1相の自然メタルシリサイド層を残し、前記第1
層を選択的に除去する段階と、 前記結果物上に第1キャッピング層を蒸着する段階と、 前記第1相の自然メタルシリサイド層と前記シリコンを
反応させ、前記自然メタルシリサイド層を100Å以下
の厚さを有し、前記第1相と異なる化学量的組成比を有
する第2相のメタルシリサイド層に変化させる段階とを
具備することを特徴とする半導体装置のメタルシリサイ
ド層形成方法。 - 【請求項32】前記基板は、シリコン、シリコンゲルマ
ニウム、シリコン−オン−インシュレータ(SOI)及
びシリコンゲルマニウム−オン−インシュレータ(SG
OI)の群から選択されたいずれか一つにより形成され
ていることを特徴とする請求項31に記載の半導体装置
のメタルシリサイド層形成方法。 - 【請求項33】前記ゲート積層物は、結晶状又は非晶質
状のシリコン層又はシリコンゲルマニウムで形成されて
いることを特徴とする請求項31に記載の半導体装置の
メタルシリサイド層形成方法。 - 【請求項34】前記ゲート積層物は、その上面に形成さ
れたキャッピング絶縁層をさらに具備することを特徴と
する請求項31に記載の半導体装置のメタルシリサイド
層形成方法。 - 【請求項35】前記第1キャッピング層は、メタル性物
質で形成されていることを特徴とする請求項31に記載
の半導体装置のメタルシリサイド層形成方法。 - 【請求項36】前記第1キャッピング層は、チタンナイ
トライド(TiN)、チタンタングステン(TiW)、
タンタルナイトライド(TaN)及びタングステンナイ
トライド(WN)の群から選択されたいずれか一つで形
成されていることを特徴とする請求項31に記載の半導
体装置のメタルシリサイド層形成方法。 - 【請求項37】前記第1キャッピング層は、絶縁物質で
形成されていることを特徴とする請求項31に記載の半
導体装置のメタルシリサイド層形成方法。 - 【請求項38】前記第1キャッピング層は、SiN又は
SiONで形成されていることを特徴とする請求項31
に記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項39】前記第1相のメタルシリサイド層を前記
第2相のメタルシリサイド層に変化させる段階は、熱処
理により実施することを特徴とする請求項31に記載の
半導体装置のメタルシリサイド層形成方法。 - 【請求項40】前記第1キャッピング層を除去する段階
と、 前記結果物上に第2キャッピング層を蒸着する段階とを
さらに具備することを特徴とする請求項31に記載の半
導体装置のメタルシリサイド層形成方法。 - 【請求項41】前記第2キャッピング層は、前記第2相
のメタルシリサイド層に対してエッチング選択比を有す
る絶縁物質で形成されていることを特徴とする請求項4
0に記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項42】前記第1層は、コバルト(Co)、チタ
ン(Ti)、タングステン(W)、ニッケル(Ni)、
白金(Pt)、ハフニウム(Hf)及びパラジウム(P
d)の群から選択いずれか一つで形成されていることを
特徴とする請求項31に記載の半導体装置のメタルシリ
サイド層形成方法。 - 【請求項43】前記第1層は、100Å程度の厚さに蒸
着されていることを特徴とする請求項31に記載の半導
体装置のメタルシリサイド層形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000-55769 | 2000-09-22 | ||
KR1020000055769A KR100343653B1 (ko) | 2000-09-22 | 2000-09-22 | 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002176010A true JP2002176010A (ja) | 2002-06-21 |
JP4748408B2 JP4748408B2 (ja) | 2011-08-17 |
Family
ID=19689964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001285606A Expired - Fee Related JP4748408B2 (ja) | 2000-09-22 | 2001-09-19 | 半導体装置のメタルシリサイド層形成方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6740587B2 (ja) |
JP (1) | JP4748408B2 (ja) |
KR (1) | KR100343653B1 (ja) |
TW (1) | TW513754B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039225A (ja) * | 2003-06-12 | 2005-02-10 | Asm Internatl Nv | 半導体デバイス中でのシリサイドフィルムの形成方法 |
JP2008311666A (ja) * | 2007-06-18 | 2008-12-25 | Samsung Electronics Co Ltd | 可変抵抗不揮発性メモリセル及びそれの製造方法 |
US7566651B2 (en) | 2007-03-28 | 2009-07-28 | International Business Machines Corporation | Low contact resistance metal contact |
JP2014212156A (ja) * | 2013-04-17 | 2014-11-13 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
JP2015070192A (ja) * | 2013-09-30 | 2015-04-13 | サンケン電気株式会社 | 半導体装置の製造方法、半導体装置 |
JP2018043425A (ja) * | 2016-09-15 | 2018-03-22 | ローム株式会社 | サーマルプリントヘッド |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030090987A (ko) * | 2002-05-24 | 2003-12-01 | 주식회사 하이닉스반도체 | 실리사이드층 형성 방법 및 이를 이용한 반도체 소자의제조 방법 |
KR100539278B1 (ko) | 2003-09-22 | 2005-12-27 | 삼성전자주식회사 | 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법. |
KR100578221B1 (ko) * | 2004-05-06 | 2006-05-12 | 주식회사 하이닉스반도체 | 확산방지막을 구비하는 반도체소자의 제조 방법 |
US7498641B2 (en) * | 2004-05-28 | 2009-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Partial replacement silicide gate |
US20060240666A1 (en) * | 2005-04-20 | 2006-10-26 | Chao-Ching Hsieh | Method of forming silicide |
JP4755894B2 (ja) * | 2005-12-16 | 2011-08-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
US20080303060A1 (en) * | 2007-06-06 | 2008-12-11 | Jin-Ping Han | Semiconductor devices and methods of manufacturing thereof |
KR20100091805A (ko) | 2009-02-11 | 2010-08-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
US8546016B2 (en) * | 2011-01-07 | 2013-10-01 | Micron Technology, Inc. | Solutions for cleaning semiconductor structures and related methods |
CN102184946B (zh) * | 2011-03-17 | 2017-04-12 | 复旦大学 | 金属半导体化合物薄膜和dram存储单元及其制备方法 |
US9343318B2 (en) * | 2012-02-07 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Salicide formation using a cap layer |
TWI585859B (zh) * | 2012-10-04 | 2017-06-01 | 聯華電子股份有限公司 | 金屬矽化物層的形成方法 |
US8598033B1 (en) * | 2012-10-07 | 2013-12-03 | United Microelectronics Corp. | Method for forming a salicide layer |
CN104280614B (zh) * | 2013-07-09 | 2017-02-08 | 中国科学院微电子研究所 | 测量mos器件侧墙厚度相关参数的结构和方法 |
KR102211638B1 (ko) * | 2017-06-09 | 2021-02-04 | 삼성전자주식회사 | 반도체 장치 |
US10199267B2 (en) * | 2017-06-30 | 2019-02-05 | Lam Research Corporation | Tungsten nitride barrier layer deposition |
US10381315B2 (en) * | 2017-11-16 | 2019-08-13 | Samsung Electronics Co., Ltd. | Method and system for providing a reverse-engineering resistant hardware embedded security module |
US11309217B2 (en) * | 2018-03-01 | 2022-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact plug and method of formation |
CN113555323A (zh) * | 2021-08-19 | 2021-10-26 | 福建省晋华集成电路有限公司 | 动态随机存取存储器及其制作方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07254574A (ja) * | 1994-03-16 | 1995-10-03 | Sony Corp | 電極形成方法 |
JPH08255770A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 半導体装置の製造方法 |
JPH08316146A (ja) * | 1995-05-12 | 1996-11-29 | Sony Corp | 非晶質薄膜の製造方法及びこれを用いた半導体装置の製造方法 |
JPH09213790A (ja) * | 1996-01-30 | 1997-08-15 | Nittetsu Semiconductor Kk | 配線バリア層の形成方法 |
JPH09321247A (ja) * | 1996-05-31 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH10144917A (ja) * | 1996-11-08 | 1998-05-29 | Denso Corp | Misトランジスタの製造方法 |
JPH1197387A (ja) * | 1997-09-17 | 1999-04-09 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH11233454A (ja) * | 1997-12-04 | 1999-08-27 | Samsung Electronics Co Ltd | 半導体装置のコンタクト形成方法 |
JPH11251294A (ja) * | 1998-02-27 | 1999-09-17 | Sony Corp | 半導体装置の製造方法 |
JP2000058828A (ja) * | 1998-08-06 | 2000-02-25 | United Microelectronics Corp | 自己整合されたケイ化物およびそれを形成する方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01298765A (ja) * | 1988-05-27 | 1989-12-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5010037A (en) * | 1988-10-14 | 1991-04-23 | California Institute Of Technology | Pinhole-free growth of epitaxial CoSi2 film on Si(111) |
US5344793A (en) | 1993-03-05 | 1994-09-06 | Siemens Aktiengesellschaft | Formation of silicided junctions in deep sub-micron MOSFETs by defect enhanced CoSi2 formation |
JPH0955425A (ja) * | 1995-08-10 | 1997-02-25 | Mitsubishi Electric Corp | 多層Al配線構造を有する半導体装置およびその製造方法 |
US6028002A (en) * | 1996-05-15 | 2000-02-22 | Micron Technology, Inc. | Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients |
US5830775A (en) * | 1996-11-26 | 1998-11-03 | Sharp Microelectronics Technology, Inc. | Raised silicided source/drain electrode formation with reduced substrate silicon consumption |
JP2877108B2 (ja) * | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US20020019127A1 (en) * | 1997-02-14 | 2002-02-14 | Micron Technology, Inc. | Interconnect structure and method of making |
US6316357B1 (en) * | 1997-10-08 | 2001-11-13 | Industrial Technology Research Institute | Method for forming metal silicide by laser irradiation |
US6133109A (en) * | 1997-12-29 | 2000-10-17 | Samsung Electronics Co., Ltd. | Method for manufacturing a DRAM cell capacitor |
KR100327123B1 (ko) * | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
US6136705A (en) * | 1998-10-22 | 2000-10-24 | National Semiconductor Corporation | Self-aligned dual thickness cobalt silicide layer formation process |
US6165903A (en) * | 1998-11-04 | 2000-12-26 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow junctions in a semiconductor wafer with deposited silicon layer to reduce silicon consumption during salicidation |
US6238986B1 (en) * | 1998-11-06 | 2001-05-29 | Advanced Micro Devices, Inc. | Formation of junctions by diffusion from a doped film at silicidation |
KR100271948B1 (ko) * | 1998-12-01 | 2000-11-15 | 윤종용 | 반도체 장치의 셀프-얼라인 실리사이드 형성방법 |
US5970370A (en) * | 1998-12-08 | 1999-10-19 | Advanced Micro Devices | Manufacturing capping layer for the fabrication of cobalt salicide structures |
US6303503B1 (en) * | 1999-10-13 | 2001-10-16 | National Semiconductor Corporation | Process for the formation of cobalt salicide layers employing a sputter etch surface preparation step |
US6096647A (en) * | 1999-10-25 | 2000-08-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form CoSi2 on shallow junction by Si implantation |
US6265271B1 (en) * | 2000-01-24 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Integration of the borderless contact salicide process |
US20020031909A1 (en) * | 2000-05-11 | 2002-03-14 | Cyril Cabral | Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets |
US6383922B1 (en) * | 2001-06-04 | 2002-05-07 | Chartered Semiconductor Manufacturing Ltd. | Thermal stability improvement of CoSi2 film by stuffing in titanium |
-
2000
- 2000-09-22 KR KR1020000055769A patent/KR100343653B1/ko active IP Right Grant
-
2001
- 2001-06-22 TW TW090115284A patent/TW513754B/zh not_active IP Right Cessation
- 2001-09-12 US US09/949,853 patent/US6740587B2/en not_active Expired - Lifetime
- 2001-09-19 JP JP2001285606A patent/JP4748408B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-14 US US10/823,544 patent/US20040198007A1/en not_active Abandoned
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07254574A (ja) * | 1994-03-16 | 1995-10-03 | Sony Corp | 電極形成方法 |
JPH08255770A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 半導体装置の製造方法 |
JPH08316146A (ja) * | 1995-05-12 | 1996-11-29 | Sony Corp | 非晶質薄膜の製造方法及びこれを用いた半導体装置の製造方法 |
JPH09213790A (ja) * | 1996-01-30 | 1997-08-15 | Nittetsu Semiconductor Kk | 配線バリア層の形成方法 |
JPH09321247A (ja) * | 1996-05-31 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH10144917A (ja) * | 1996-11-08 | 1998-05-29 | Denso Corp | Misトランジスタの製造方法 |
JPH1197387A (ja) * | 1997-09-17 | 1999-04-09 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH11233454A (ja) * | 1997-12-04 | 1999-08-27 | Samsung Electronics Co Ltd | 半導体装置のコンタクト形成方法 |
JPH11251294A (ja) * | 1998-02-27 | 1999-09-17 | Sony Corp | 半導体装置の製造方法 |
JP2000058828A (ja) * | 1998-08-06 | 2000-02-25 | United Microelectronics Corp | 自己整合されたケイ化物およびそれを形成する方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005039225A (ja) * | 2003-06-12 | 2005-02-10 | Asm Internatl Nv | 半導体デバイス中でのシリサイドフィルムの形成方法 |
JP4562429B2 (ja) * | 2003-06-12 | 2010-10-13 | エーエスエム インターナショナル エヌ.ヴェー. | 半導体デバイス中でのシリサイドフィルムの形成方法 |
US7566651B2 (en) | 2007-03-28 | 2009-07-28 | International Business Machines Corporation | Low contact resistance metal contact |
US7749890B2 (en) | 2007-03-28 | 2010-07-06 | International Business Machines Corporation | Low contact resistance metal contact |
JP2008311666A (ja) * | 2007-06-18 | 2008-12-25 | Samsung Electronics Co Ltd | 可変抵抗不揮発性メモリセル及びそれの製造方法 |
JP2014212156A (ja) * | 2013-04-17 | 2014-11-13 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
JP2015070192A (ja) * | 2013-09-30 | 2015-04-13 | サンケン電気株式会社 | 半導体装置の製造方法、半導体装置 |
JP2018043425A (ja) * | 2016-09-15 | 2018-03-22 | ローム株式会社 | サーマルプリントヘッド |
Also Published As
Publication number | Publication date |
---|---|
KR100343653B1 (ko) | 2002-07-11 |
US20020036353A1 (en) | 2002-03-28 |
KR20020023496A (ko) | 2002-03-29 |
JP4748408B2 (ja) | 2011-08-17 |
US6740587B2 (en) | 2004-05-25 |
US20040198007A1 (en) | 2004-10-07 |
TW513754B (en) | 2002-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4748408B2 (ja) | 半導体装置のメタルシリサイド層形成方法 | |
US6777275B1 (en) | Single anneal for dopant activation and silicide formation | |
US6316811B1 (en) | Selective CVD TiSi2 deposition with TiSi2 liner | |
US6562718B1 (en) | Process for forming fully silicided gates | |
US20040206980A1 (en) | Schottky barrier transistor and method of manufacturing the same | |
JP2008022027A (ja) | 半導体装置のセルフアラインシリサイドの形成方法 | |
JP2006516174A (ja) | 半導体プロセスにシリサイドコンタクトを使用する方法 | |
US6380057B1 (en) | Enhancement of nickel silicide formation by use of nickel pre-amorphizing implant | |
JP2630292B2 (ja) | 半導体装置の製造方法 | |
US7238601B2 (en) | Semiconductor device having conductive spacers in sidewall regions and method for forming | |
US6765269B2 (en) | Conformal surface silicide strap on spacer and method of making same | |
US6221760B1 (en) | Semiconductor device having a silicide structure | |
US6251778B1 (en) | Method for using CMP process in a salicide process | |
US6387767B1 (en) | Nitrogen-rich silicon nitride sidewall spacer deposition | |
US6632740B1 (en) | Two-step process for nickel deposition | |
US6110811A (en) | Selective CVD TiSi2 deposition with TiSi2 liner | |
US6372673B1 (en) | Silicon-starved nitride spacer deposition | |
US6689687B1 (en) | Two-step process for nickel deposition | |
US6683357B2 (en) | Semiconductor constructions | |
US20050239287A1 (en) | Silicide formation using a metal-organic chemical vapor deposited capping layer | |
JP2940492B2 (ja) | 半導体装置およびその製造方法 | |
JP3623682B2 (ja) | 半導体装置の製造方法 | |
JP3033521B2 (ja) | 半導体装置及びその製造方法 | |
US6884473B2 (en) | Method for fabricating metal silicide | |
JP2000133802A (ja) | 半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040726 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080207 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080812 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081112 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081211 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100423 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100512 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110223 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110506 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4748408 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |