JP2002176010A - 半導体装置及びそのメタルシリサイド層形成方法 - Google Patents
半導体装置及びそのメタルシリサイド層形成方法Info
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Abstract
(57)【要約】
【課題】メタルシリサイド層を有する半導体装置及びメ
タルシリサイド層の形成方法を提供する。 【解決手段】半導体装置はメタルシリサイド−半導体コ
ンタクト構造を有する。基板、開口部を有する絶縁層、
第１相及び第２相のメタルシリサイド層及びその上に形
成された導電層を含む半導体装置が提供される。第２相
は第１相と異なる化学量的組成比を有する第１相のメタ
ルシリサイド層と反応させ、高い相安定度および低い抵
抗を有する第２相のメタルシリサイド層を形成する。
タルシリサイド層の形成方法を提供する。 【解決手段】半導体装置はメタルシリサイド−半導体コ
ンタクト構造を有する。基板、開口部を有する絶縁層、
第１相及び第２相のメタルシリサイド層及びその上に形
成された導電層を含む半導体装置が提供される。第２相
は第１相と異なる化学量的組成比を有する第１相のメタ
ルシリサイド層と反応させ、高い相安定度および低い抵
抗を有する第２相のメタルシリサイド層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、より詳細には高い相（ｐ
ｈａｓｅ）安定度の低抵抗メタルシリサイド層を有する
半導体装置及び前記メタルシリサイド層の形成方法に関
するものである。
製造方法に関するものであり、より詳細には高い相（ｐ
ｈａｓｅ）安定度の低抵抗メタルシリサイド層を有する
半導体装置及び前記メタルシリサイド層の形成方法に関
するものである。
【０００２】
【従来の技術】半導体装置の高集積化に伴って素子のデ
ザインルール、例えばトランジスターのチャネル長さ、
アクティブ間隔、配線幅（ｗｉｄｔｈ）、配線間隔及び
トランジスターのコンタクトサイズなどが縮小されてい
る。特に、コンタクトの場合は、低抵抗コンタクトを得
るためにシリサイデーション（ｓｉｌｉｃｉｄａｔｉｏ
ｎ）工程により、メタルシリサイドを形成しているが、
コンタクトのサイズが減少されるにつれて、シリサイド
層の厚さ均一性及び段差塗布性(step coverage)などが
弱くなる。
ザインルール、例えばトランジスターのチャネル長さ、
アクティブ間隔、配線幅（ｗｉｄｔｈ）、配線間隔及び
トランジスターのコンタクトサイズなどが縮小されてい
る。特に、コンタクトの場合は、低抵抗コンタクトを得
るためにシリサイデーション（ｓｉｌｉｃｉｄａｔｉｏ
ｎ）工程により、メタルシリサイドを形成しているが、
コンタクトのサイズが減少されるにつれて、シリサイド
層の厚さ均一性及び段差塗布性(step coverage)などが
弱くなる。
【０００３】最近、広く使用されているシリサイド形成
方法は、コンタクトホールやビアホールの底にアルゴン
（Ａｒ）スパッタリングや電子ビームを利用した真空蒸
着（ｅｖａｐｏｒａｔｉｏｎ）方法によってメタルシリ
サイド層を形成するものである。しかし、この方法は、
化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ；ＣＶＤ）方式と比較して段差塗布性が
劣っており、シリサイド層の厚さ均一性を制御し難しい
という短所がある。
方法は、コンタクトホールやビアホールの底にアルゴン
（Ａｒ）スパッタリングや電子ビームを利用した真空蒸
着（ｅｖａｐｏｒａｔｉｏｎ）方法によってメタルシリ
サイド層を形成するものである。しかし、この方法は、
化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ；ＣＶＤ）方式と比較して段差塗布性が
劣っており、シリサイド層の厚さ均一性を制御し難しい
という短所がある。
【０００４】化学気相蒸着（ＣＶＤ）方法によりメタル
シリサイド層を形成する場合は、高温で蒸着されるソー
スガスによって、真空レベルに依存してシリコンエッチ
ングが発生しうる。さらに、等方性蒸着特性によりコン
タクトホールやビアホール内の側壁に不要なメタル蒸着
が起りうる。これにより、コンタクトホールの底のシリ
コンがコンタクトホール内の側壁に蒸着されたメタルと
反応してシリコンの過剰な消耗が起り、これによりバル
ク空乏及びボイド（ｖｏｉｄ）が形成され、コンタクト
抵抗不良が発生し易い。また、化学気相蒸着方法でシリ
サイド層を形成する場合も、コンタクトホールのアスペ
クト比に依存して段差塗布性問題が発生しうる。
シリサイド層を形成する場合は、高温で蒸着されるソー
スガスによって、真空レベルに依存してシリコンエッチ
ングが発生しうる。さらに、等方性蒸着特性によりコン
タクトホールやビアホール内の側壁に不要なメタル蒸着
が起りうる。これにより、コンタクトホールの底のシリ
コンがコンタクトホール内の側壁に蒸着されたメタルと
反応してシリコンの過剰な消耗が起り、これによりバル
ク空乏及びボイド（ｖｏｉｄ）が形成され、コンタクト
抵抗不良が発生し易い。また、化学気相蒸着方法でシリ
サイド層を形成する場合も、コンタクトホールのアスペ
クト比に依存して段差塗布性問題が発生しうる。
【０００５】その他、米国特許公報第５，７８０，９２
９号にはアルゴン注入によりシリコン基板の表面に損傷
を加えた後、別途の熱処理なしに欠陥増進されたコバル
トシリサイド層（ｄｅｆｅｃｔ ｅｎｈａｎｃｅｄ ｃ
ｏｂａｌｔ ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）を形成す
る方法が開示されている。しかし、この方法によると、
人為的に誘発させる損傷の量や程度を制御する上で限界
があるために、シリコン基板の表面に残存する欠陥がリ
ーク電流のソースとして作用する。また、浅い接合（ｓ
ｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を形成するためにこ
の方法を使用する場合、アルゴン損傷のために抵抗増加
によって薄いシリサイド層の抵抗減少効果が相殺されう
る。
９号にはアルゴン注入によりシリコン基板の表面に損傷
を加えた後、別途の熱処理なしに欠陥増進されたコバル
トシリサイド層（ｄｅｆｅｃｔ ｅｎｈａｎｃｅｄ ｃ
ｏｂａｌｔ ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）を形成す
る方法が開示されている。しかし、この方法によると、
人為的に誘発させる損傷の量や程度を制御する上で限界
があるために、シリコン基板の表面に残存する欠陥がリ
ーク電流のソースとして作用する。また、浅い接合（ｓ
ｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を形成するためにこ
の方法を使用する場合、アルゴン損傷のために抵抗増加
によって薄いシリサイド層の抵抗減少効果が相殺されう
る。
【０００６】一方、素子のデザインルールの縮小による
トランジスターのショートチャネル効果（ｓｈｏｒｔ−
ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）及びパンチスルー（ｐ
ｕｎｃｈｔｈｒｏｕｇｈ）に対するマージン確保のため
に、ソース／ドレーン領域の接合深さ（ｊｕｎｃｔｉｏ
ｎ ｄｅｐｔｈ）を浅く形成し、同時にソース／ドレー
ン領域の寄生抵抗、例えば面抵抗（ｓｈｅｅｔ ｒｅｓ
ｉｓｔａｎｃｅ）及びコンタクト抵抗を減少させなけれ
ばならない。この点に鑑みて、ゲート及びソース／ドレ
ーン領域の表面に選択的にシリサイドを形成することに
より、ゲートの非抵抗及びソース／ドレーン領域の面抵
抗とコンタクト抵抗を減少させることができるサリサイ
ド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ；ｓ
ａｌｉｃｉｄｅ）工程が開発された。
トランジスターのショートチャネル効果（ｓｈｏｒｔ−
ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）及びパンチスルー（ｐ
ｕｎｃｈｔｈｒｏｕｇｈ）に対するマージン確保のため
に、ソース／ドレーン領域の接合深さ（ｊｕｎｃｔｉｏ
ｎ ｄｅｐｔｈ）を浅く形成し、同時にソース／ドレー
ン領域の寄生抵抗、例えば面抵抗（ｓｈｅｅｔ ｒｅｓ
ｉｓｔａｎｃｅ）及びコンタクト抵抗を減少させなけれ
ばならない。この点に鑑みて、ゲート及びソース／ドレ
ーン領域の表面に選択的にシリサイドを形成することに
より、ゲートの非抵抗及びソース／ドレーン領域の面抵
抗とコンタクト抵抗を減少させることができるサリサイ
ド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ；ｓ
ａｌｉｃｉｄｅ）工程が開発された。
【０００７】最近、広く使用されているサリサイド工程
によると、スパッタリング方法によりメタル層を蒸着し
た後、１度熱処理を実施して第１相のメタルシリサイド
層を形成する。続いて、未反応のメタル層をウェットエ
ッチングにより選択的に除去した後、２度熱処理を実施
して、抵抗や相安定度の点で前記第１相のメタルシリサ
イド層より安定的な第２相のメタルシリサイド層を形成
する。しかし、この方法によると４００Å以下の薄いシ
リサイド層を均一に形成し難しいだけでなく、４００Å
以上の厚いシリサイド層を形成する場合も、厚さ均一性
及び表面粗さ（ｒｏｕｇｈｎｅｓｓ）の均一性が低下す
る。しかも、接合部との距離不規則性が激しくて接合保
存の点で問題になる。例えば、１００Å以上のコバルト
層を蒸着した後、上述したサリサイド工程を実施する
と、約３００〜４００Åのコバルトダイシリサイド（Ｃ
ｏＳｉ２）層の厚さばらつきが １５０Å以上となる。ま
た、２度の熱処理段階を実施するために、高い熱バジェ
ット（ｈｅａｔ ｂｕｄｇｅｔ）によりメタルシリサイ
ド層の凝集や側面の過剰な成長などの問題が発生する。
によると、スパッタリング方法によりメタル層を蒸着し
た後、１度熱処理を実施して第１相のメタルシリサイド
層を形成する。続いて、未反応のメタル層をウェットエ
ッチングにより選択的に除去した後、２度熱処理を実施
して、抵抗や相安定度の点で前記第１相のメタルシリサ
イド層より安定的な第２相のメタルシリサイド層を形成
する。しかし、この方法によると４００Å以下の薄いシ
リサイド層を均一に形成し難しいだけでなく、４００Å
以上の厚いシリサイド層を形成する場合も、厚さ均一性
及び表面粗さ（ｒｏｕｇｈｎｅｓｓ）の均一性が低下す
る。しかも、接合部との距離不規則性が激しくて接合保
存の点で問題になる。例えば、１００Å以上のコバルト
層を蒸着した後、上述したサリサイド工程を実施する
と、約３００〜４００Åのコバルトダイシリサイド（Ｃ
ｏＳｉ２）層の厚さばらつきが １５０Å以上となる。ま
た、２度の熱処理段階を実施するために、高い熱バジェ
ット（ｈｅａｔ ｂｕｄｇｅｔ）によりメタルシリサイ
ド層の凝集や側面の過剰な成長などの問題が発生する。
【０００８】上述した問題を解決するために、エピタキ
シアルシリサイドを形成する工程が開発されたが、この
方法は単結晶状態のシリコンシード（ｓｅｅｄ）を必要
とするために、多結晶シリコン層上には適用することが
不可能である。また、再現性を得るためにプロセスチャ
ンバの真空レベルを１−１０ｔｏｒｒ以下に維持しなけ
ればならず、蒸着速度やスループットが相当に低いの
で、量産に適用し難しい。
シアルシリサイドを形成する工程が開発されたが、この
方法は単結晶状態のシリコンシード（ｓｅｅｄ）を必要
とするために、多結晶シリコン層上には適用することが
不可能である。また、再現性を得るためにプロセスチャ
ンバの真空レベルを１−１０ｔｏｒｒ以下に維持しなけ
ればならず、蒸着速度やスループットが相当に低いの
で、量産に適用し難しい。
【０００９】
【発明が解決しようとする課題】本発明の目的は、メタ
ルシリサイド薄膜を用いて半導体層に対してオーミック
コンタクトを形成することにより、低コンタクト抵抗を
実現した半導体装置を提供するものである。
ルシリサイド薄膜を用いて半導体層に対してオーミック
コンタクトを形成することにより、低コンタクト抵抗を
実現した半導体装置を提供するものである。
【００１０】本発明の別の目的は、メタルとシリコンと
の間の界面に形成された自然メタルシリサイドを用いて
高い相安定度を有する低抵抗のメタルシリサイドを形成
する方法を提供するものである。
の間の界面に形成された自然メタルシリサイドを用いて
高い相安定度を有する低抵抗のメタルシリサイドを形成
する方法を提供するものである。
【００１１】本発明のさらに別の目的は、メタルとシリ
コンとの間の界面に形成された自然メタルシリサイドを
用いてサリサイド工程を実現する半導体装置のメタルシ
リサイド層形成方法を提供するものである。
コンとの間の界面に形成された自然メタルシリサイドを
用いてサリサイド工程を実現する半導体装置のメタルシ
リサイド層形成方法を提供するものである。
【００１２】
【課題を解決するための手段】前記の第１目的を達成す
るための本発明は、基板と、基板上に形成された、開口
部を有する絶縁層と、絶縁層の開口部内に形成され、第
1相の自然メタルシリサイドを用いて、第１相と異なる
化学量的組成比を有するように形成された第２相の自然
メタルシリサイド層と、第２相のメタルシリサイド層上
に形成された導電層とを具備し、メタルシリサイド層
は、基板と導電層との間に形成され、１００Å以下の厚
さを有することを特徴とするメタルシリサイドコンタク
ト構造を有する半導体装置を提供する。
るための本発明は、基板と、基板上に形成された、開口
部を有する絶縁層と、絶縁層の開口部内に形成され、第
1相の自然メタルシリサイドを用いて、第１相と異なる
化学量的組成比を有するように形成された第２相の自然
メタルシリサイド層と、第２相のメタルシリサイド層上
に形成された導電層とを具備し、メタルシリサイド層
は、基板と導電層との間に形成され、１００Å以下の厚
さを有することを特徴とするメタルシリサイドコンタク
ト構造を有する半導体装置を提供する。
【００１３】前記の第２目的を達成するための本発明
は、基板を提供する段階と、基板上に開口部を有する絶
縁層を形成する段階と、絶縁層の開口部内にメタルを蒸
着して、基板と蒸着されたメタル間の界面に形成された
第１相の自然メタルシリサイド層を含む第１層を形成す
る段階と、第１相の自然メタルシリサイド層を残し、第
１層を選択的に除去する段階と、第１相の自然メタルシ
リサイド層及び絶縁層上に導電物質から成った第２層を
形成する段階と、第１相の自然メタルシリサイド層と基
板を反応させ、自然メタルシリサイド層を第１相と異な
る化学量的組成比を有する第２相のメタルシリサイド層
に変化させる段階とを具備することを特徴とする半導体
装置のメタルシリサイド層形成方法を提供する。
は、基板を提供する段階と、基板上に開口部を有する絶
縁層を形成する段階と、絶縁層の開口部内にメタルを蒸
着して、基板と蒸着されたメタル間の界面に形成された
第１相の自然メタルシリサイド層を含む第１層を形成す
る段階と、第１相の自然メタルシリサイド層を残し、第
１層を選択的に除去する段階と、第１相の自然メタルシ
リサイド層及び絶縁層上に導電物質から成った第２層を
形成する段階と、第１相の自然メタルシリサイド層と基
板を反応させ、自然メタルシリサイド層を第１相と異な
る化学量的組成比を有する第２相のメタルシリサイド層
に変化させる段階とを具備することを特徴とする半導体
装置のメタルシリサイド層形成方法を提供する。
【００１４】前記のさらに別の目的を達成するための本
発明は、その上にゲート酸化膜、シリコンを含む導電性
物質と成り、その側面にゲート側壁スペーサを有するゲ
ート積層物が形成されている基板を提供する段階と、基
板と、ゲート積層物及びゲート側壁スペーサ上にメタル
を蒸着して、シリコンと蒸着されたメタルとの間の界面
に形成された第１相の自然メタルシリサイド層を含む第
１層を形成する段階と、第１相の自然メタルシリサイド
層を残し、第１層を選択的に除去する段階と、結果物上
に第１キャッピング層を蒸着する段階と、第１相の自然
メタルシリサイド層とシリコンを反応させ、自然メタル
シリサイド層を１００Å以下の厚さを有し、第１相と異
なる化学量的組成比を有する第２相のメタルシリサイド
層に変化させる段階とを具備することを特徴とする半導
体装置のメタルシリサイド層形成方法を提供する。
発明は、その上にゲート酸化膜、シリコンを含む導電性
物質と成り、その側面にゲート側壁スペーサを有するゲ
ート積層物が形成されている基板を提供する段階と、基
板と、ゲート積層物及びゲート側壁スペーサ上にメタル
を蒸着して、シリコンと蒸着されたメタルとの間の界面
に形成された第１相の自然メタルシリサイド層を含む第
１層を形成する段階と、第１相の自然メタルシリサイド
層を残し、第１層を選択的に除去する段階と、結果物上
に第１キャッピング層を蒸着する段階と、第１相の自然
メタルシリサイド層とシリコンを反応させ、自然メタル
シリサイド層を１００Å以下の厚さを有し、第１相と異
なる化学量的組成比を有する第２相のメタルシリサイド
層に変化させる段階とを具備することを特徴とする半導
体装置のメタルシリサイド層形成方法を提供する。
【００１５】本発明によると、メタルとシリコンとの間
の界面に形成された自然メタルシリサイドを用いて、自
然メタルシリサイドを熱処理などの方法によりシリコン
と反応させることにより、高い相安定度と低い抵抗を有
するメタルシリサイド層を形成する。従って、薄いメタ
ルシリサイド層を均一に形成することができ、段差の部
分を薄いメタルシリサイド層により均一に塗布すること
ができる。かつ、サリサイド工程に本発明を適用する場
合、既存の一番目熱処理段階が省略され熱バジェットが
減少するので、浅い接合及び工程の単純化を実現するこ
とができる。
の界面に形成された自然メタルシリサイドを用いて、自
然メタルシリサイドを熱処理などの方法によりシリコン
と反応させることにより、高い相安定度と低い抵抗を有
するメタルシリサイド層を形成する。従って、薄いメタ
ルシリサイド層を均一に形成することができ、段差の部
分を薄いメタルシリサイド層により均一に塗布すること
ができる。かつ、サリサイド工程に本発明を適用する場
合、既存の一番目熱処理段階が省略され熱バジェットが
減少するので、浅い接合及び工程の単純化を実現するこ
とができる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施形態をより詳細に説明する。
ましい実施形態をより詳細に説明する。
【００１７】図１は本発明の一実施形態による半導体装
置の断面図である。
置の断面図である。
【００１８】図１を参照すれば、シリコン（Ｓｉ）、シ
リコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−イ
ンシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オ
ン−インシュレータ（ＳＧＯＩ）から成った半導体基板
１０上に絶縁層１２が形成される。絶縁層１２は半導体
領域、例えば、半導体基板１０の所定領域を露出させる
開口部１４を有する。半導体領域は、図示したように、
半導体基板１０でもよいし、半導体基板１０上に形成さ
れた結晶状や非晶質状形態のシリコン層又はシリコンゲ
ルマニウム層でもよい。
リコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−イ
ンシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オ
ン−インシュレータ（ＳＧＯＩ）から成った半導体基板
１０上に絶縁層１２が形成される。絶縁層１２は半導体
領域、例えば、半導体基板１０の所定領域を露出させる
開口部１４を有する。半導体領域は、図示したように、
半導体基板１０でもよいし、半導体基板１０上に形成さ
れた結晶状や非晶質状形態のシリコン層又はシリコンゲ
ルマニウム層でもよい。
【００１９】開口部１４の底の露出した半導体領域上に
は、メタルとシリコンの界面に形成された第１相の自然
シリサイドを用いて、第１相と異なる化学量的組成比を
有する第２相の薄いメタルシリサイド層１６が形成され
る。第２相のメタルシリサイド層１６上には導電層１８
が形成され、メタルシリサイド−半導体コンタクト構造
と成る。メタルシリサイド層１６は１００Å以下の厚さ
及び３〜２０Ω／ｓｑ程度の抵抗を有する。導電層１８
は結晶状又は非晶質状のシリコン又はシリコンゲルマニ
ウムで形成され、望ましくはドーピングされた多結晶シ
リコンで形成される。
は、メタルとシリコンの界面に形成された第１相の自然
シリサイドを用いて、第１相と異なる化学量的組成比を
有する第２相の薄いメタルシリサイド層１６が形成され
る。第２相のメタルシリサイド層１６上には導電層１８
が形成され、メタルシリサイド−半導体コンタクト構造
と成る。メタルシリサイド層１６は１００Å以下の厚さ
及び３〜２０Ω／ｓｑ程度の抵抗を有する。導電層１８
は結晶状又は非晶質状のシリコン又はシリコンゲルマニ
ウムで形成され、望ましくはドーピングされた多結晶シ
リコンで形成される。
【００２０】本発明の一実施形態によると、半導体基板
を含む半導体層と半導体層のコンタクト構造において、
半導体層間の界面にメタルシリサイド層を形成して、上
・下部の半導体層に対するオーミックコンタクトを形成
する。従来のコンタクト構造では、下部半導体層の表面
に存在する自然酸化膜により界面特性が劣化して、コン
タクト抵抗が２０００〜３〜１００００Ω程度と大きい
だけでなく、その変化量も非常に激しくなる。これに対
して、本発明の一実施形態によると、メタルシリサイド
層の形成によりその上・下部の半導体層に対するオーミ
ックコンタクトを実現できるだけでなく、下部半導体層
の表面に形成されている自然酸化膜がシリサイドに置換
されるので界面特性が優れられる。従って、メタルシリ
サイド−半導体コンタクト構造のコンタクト抵抗が約１
０００Ω以下に低下し、均一なコンタクト抵抗を得るこ
とができる。
を含む半導体層と半導体層のコンタクト構造において、
半導体層間の界面にメタルシリサイド層を形成して、上
・下部の半導体層に対するオーミックコンタクトを形成
する。従来のコンタクト構造では、下部半導体層の表面
に存在する自然酸化膜により界面特性が劣化して、コン
タクト抵抗が２０００〜３〜１００００Ω程度と大きい
だけでなく、その変化量も非常に激しくなる。これに対
して、本発明の一実施形態によると、メタルシリサイド
層の形成によりその上・下部の半導体層に対するオーミ
ックコンタクトを実現できるだけでなく、下部半導体層
の表面に形成されている自然酸化膜がシリサイドに置換
されるので界面特性が優れられる。従って、メタルシリ
サイド−半導体コンタクト構造のコンタクト抵抗が約１
０００Ω以下に低下し、均一なコンタクト抵抗を得るこ
とができる。
【００２１】以下、本発明の様々な実施形態による半導
体装置のメタルシリサイド層形成方法について添付した
図面を参照して詳細に説明する。
体装置のメタルシリサイド層形成方法について添付した
図面を参照して詳細に説明する。
【００２２】（実施形態１）図２乃至図５は本発明の第
１実施形態によるメタルシリサイド層形成方法を説明す
るための半導体装置の断面図である。
１実施形態によるメタルシリサイド層形成方法を説明す
るための半導体装置の断面図である。
【００２３】図２を参照すると、シリコン（Ｓｉ）、シ
リコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−イ
ンシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オ
ン−インシュレータ（ＳＧＯＩ）で形成された半導体基
板１００を通常の素子分離工程により活性領域とフィー
ルド領域に区分した後、半導体基板１００上にゲート酸
化膜１０２及びゲート構造物（ｇａｔｅ ｓｔａｃｋ）
１０６を形成する。具体的に、熱酸化法によりゲート酸
化膜１０２を成長させた後、その上に通常のドーピング
工程、例えば、拡散工程、イオン注入工程又はインサイ
チュドーピング工程により高濃度の不純物によりドーピ
ングされた多結晶シリコン層１０４を蒸着する。多結晶
シリコン層１０４上にシリコン窒化膜から成ったマスク
層１０５を蒸着した後、フォトリソグラフィにより、マ
スク層１０５及び多結晶シリコン層１０４をパターニン
グして、ゲート積層物１０６を形成する。マスク層１０
５は後続のセルフ−アラインコンタクト工程を実施する
ときに、ショルダーマージン（ｓｈｏｕｌｄｅｒ ｍａ
ｒｇｉｎ）を増加させる役割を有する。
リコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−イ
ンシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オ
ン−インシュレータ（ＳＧＯＩ）で形成された半導体基
板１００を通常の素子分離工程により活性領域とフィー
ルド領域に区分した後、半導体基板１００上にゲート酸
化膜１０２及びゲート構造物（ｇａｔｅ ｓｔａｃｋ）
１０６を形成する。具体的に、熱酸化法によりゲート酸
化膜１０２を成長させた後、その上に通常のドーピング
工程、例えば、拡散工程、イオン注入工程又はインサイ
チュドーピング工程により高濃度の不純物によりドーピ
ングされた多結晶シリコン層１０４を蒸着する。多結晶
シリコン層１０４上にシリコン窒化膜から成ったマスク
層１０５を蒸着した後、フォトリソグラフィにより、マ
スク層１０５及び多結晶シリコン層１０４をパターニン
グして、ゲート積層物１０６を形成する。マスク層１０
５は後続のセルフ−アラインコンタクト工程を実施する
ときに、ショルダーマージン（ｓｈｏｕｌｄｅｒ ｍａ
ｒｇｉｎ）を増加させる役割を有する。
【００２４】続いて、ゲート積層物１０６の両側面にシ
リコン窒化膜から成ったゲート側壁スペーサ１０８を形
成した後、通常のイオン注入工程により半導体基板１０
０の活性領域にソース／ドレーン領域１０７を形成す
る。
リコン窒化膜から成ったゲート側壁スペーサ１０８を形
成した後、通常のイオン注入工程により半導体基板１０
０の活性領域にソース／ドレーン領域１０７を形成す
る。
【００２５】前記結果物の全面にシリコン酸化膜から成
った絶縁層１１０を蒸着した後、シリコン酸化膜とシリ
コン窒化膜との間に選択比を有する異方性エッチング工
程により絶縁層１１０を部分的にエッチングして、半導
体領域、即ち、ソース／ドレーン領域１０７を露出させ
る開口部１１１を形成する。
った絶縁層１１０を蒸着した後、シリコン酸化膜とシリ
コン窒化膜との間に選択比を有する異方性エッチング工
程により絶縁層１１０を部分的にエッチングして、半導
体領域、即ち、ソース／ドレーン領域１０７を露出させ
る開口部１１１を形成する。
【００２６】図３を参照すれば、シリコン表面の自然酸
化膜及びその他の汚染物を除去するためにウェット洗浄
を実施した後、ＲＦスパッタ設備で洗浄のためのＲＦプ
ラズマエッチングを実施し、インサイチュ（ｉｎ−ｓｉ
ｔｕ）で開口部１１１及び絶縁層１１０上に耐火メタ
ル、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、タング
ステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフ
ニウム（Ｈｆ）及びパラジウム（Ｐｄ）の群から選択さ
れたいずれか一つにより成った第１層１１２を５０Å以
上の厚さに蒸着する。その結果、第１層１１２とシリコ
ン領域（即ち、ソース／ドレーン領域１０７）との界面
でメタルとシリコンとのシリサイデーション反応が起っ
て、第１相の自然メタルシリサイド層１１４が約２５〜
３５Åの厚さで形成される。また、自然メタルシリサイ
ド層１１４が成長する間に、メタルとシリコンとの間の
界面の汚染物が新しく形成されたシリサイドによって除
去され、メタルシリサイドとシリコンとの間の界面がシ
リコン領域の初期表面の下に埋まる。その結果、完全な
メタルシリサイド−シリコンコンタクトが形成される。
化膜及びその他の汚染物を除去するためにウェット洗浄
を実施した後、ＲＦスパッタ設備で洗浄のためのＲＦプ
ラズマエッチングを実施し、インサイチュ（ｉｎ−ｓｉ
ｔｕ）で開口部１１１及び絶縁層１１０上に耐火メタ
ル、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、タング
ステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフ
ニウム（Ｈｆ）及びパラジウム（Ｐｄ）の群から選択さ
れたいずれか一つにより成った第１層１１２を５０Å以
上の厚さに蒸着する。その結果、第１層１１２とシリコ
ン領域（即ち、ソース／ドレーン領域１０７）との界面
でメタルとシリコンとのシリサイデーション反応が起っ
て、第１相の自然メタルシリサイド層１１４が約２５〜
３５Åの厚さで形成される。また、自然メタルシリサイ
ド層１１４が成長する間に、メタルとシリコンとの間の
界面の汚染物が新しく形成されたシリサイドによって除
去され、メタルシリサイドとシリコンとの間の界面がシ
リコン領域の初期表面の下に埋まる。その結果、完全な
メタルシリサイド−シリコンコンタクトが形成される。
【００２７】例えば、コバルトをシリコン基板上に約１
００Åの厚さに蒸着する場合、約３０Åの相当に均一な
自然コバルトモノシリサイド（ＣｏＳｉ）がコバルト層
とシリコン基板との間の界面に安定的に形成される。
００Åの厚さに蒸着する場合、約３０Åの相当に均一な
自然コバルトモノシリサイド（ＣｏＳｉ）がコバルト層
とシリコン基板との間の界面に安定的に形成される。
【００２８】図４を参照すれば、第１層１１２とメタル
シリサイド層１１４との間に選択比を有するケミカルを
用いたウェットエッチング工程により、第１相の自然メ
タルシリサイド層１１４は残し、第１層１１２のみを選
択的に除去する。望ましくは、ウェットエッチング工程
では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパン
ストリップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、又
は、約１４５℃で２０分間の硫酸ストリップが実施され
る。
シリサイド層１１４との間に選択比を有するケミカルを
用いたウェットエッチング工程により、第１相の自然メ
タルシリサイド層１１４は残し、第１層１１２のみを選
択的に除去する。望ましくは、ウェットエッチング工程
では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパン
ストリップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、又
は、約１４５℃で２０分間の硫酸ストリップが実施され
る。
【００２９】図５を参照すれば、第１相のメタルシリサ
イド層１１４及び絶縁層１１０上の開口部１１１を通じ
てソース／ドレーン領域１０７と電気的に接続される結
晶状や非晶質状形態のシリコン又はゲルマニウムから成
った第２層１１６として、望ましくはドーピングされた
多結晶シリコン層を蒸着する。続いて、約８５０℃で３
０秒の間、急速熱処理（ＲＴＰ）により第１相のメタル
シリサイド層１１４をシリコンと反応させ、第１相と異
なる化学量的組成比を有する第２相のメタルシリサイド
層１１５に変化させる。例えば、約３０Åのコバルトモ
ノシリサイド（ＣｏＳｉ）に熱処理をすると、体積膨張
により約１００Å以下の薄い厚さと２０Ω／ｓｑの面抵
抗（Ｒｓ）を有するコバルトダイシリサイド（ＣｏＳｉ
２）が形成される。 本実施形態では、熱処理を実施する
前に第２層１１６を蒸着するので、蒸着するときに熱バ
ジェットにより第１相のメタルシリサイド層１１４があ
る程度相転移（ｔｒａｎｓｉｔｉｏｎ）される。この
時、第１相のメタルシリサイド層１１４を相転移させる
ためのシリコンソースがその下部の半導体基板１００だ
けでなく、その上部の第２層１１６からも供給されるた
めに、ソース／ドレーンの浅い接合形成を増進させるこ
とができる。また、熱処理以外にも、メタルシリサイド
とシリコンを反応させることができるあらゆる方法も使
用することができる。
イド層１１４及び絶縁層１１０上の開口部１１１を通じ
てソース／ドレーン領域１０７と電気的に接続される結
晶状や非晶質状形態のシリコン又はゲルマニウムから成
った第２層１１６として、望ましくはドーピングされた
多結晶シリコン層を蒸着する。続いて、約８５０℃で３
０秒の間、急速熱処理（ＲＴＰ）により第１相のメタル
シリサイド層１１４をシリコンと反応させ、第１相と異
なる化学量的組成比を有する第２相のメタルシリサイド
層１１５に変化させる。例えば、約３０Åのコバルトモ
ノシリサイド（ＣｏＳｉ）に熱処理をすると、体積膨張
により約１００Å以下の薄い厚さと２０Ω／ｓｑの面抵
抗（Ｒｓ）を有するコバルトダイシリサイド（ＣｏＳｉ
２）が形成される。 本実施形態では、熱処理を実施する
前に第２層１１６を蒸着するので、蒸着するときに熱バ
ジェットにより第１相のメタルシリサイド層１１４があ
る程度相転移（ｔｒａｎｓｉｔｉｏｎ）される。この
時、第１相のメタルシリサイド層１１４を相転移させる
ためのシリコンソースがその下部の半導体基板１００だ
けでなく、その上部の第２層１１６からも供給されるた
めに、ソース／ドレーンの浅い接合形成を増進させるこ
とができる。また、熱処理以外にも、メタルシリサイド
とシリコンを反応させることができるあらゆる方法も使
用することができる。
【００３０】第２相のメタルシリサイド層１１５が形成
された結果物に対して化学機械的研磨（ｃｈｅｍｉｃａ
ｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭ
Ｐ）工程を実施することにより、第２層１１６を絶縁層
１１０の表面まで除去して、開口部１１１の内部にのみ
第２層１１６を残す。その結果、第２層（多結晶シリコ
ン）１１６−メタルシリサイド層１１５−半導体基板
（即ち、ソース／ドレーン領域１０７）から成ったコン
タクト構造が形成され、メタルシリサイド層１１５はそ
の上・下部の半導体層に対するオーミックコンタクトに
低いコンタクト抵抗を提供する。第２層１１６は図示し
たようにプラグ形成で形成されてもよいし、通常のフォ
トリソグラフィにより所定のパターンによりパターニン
グされてもよい。第２層１１６はその上に形成されるコ
ンタクトホールのアスペクト比を減少させる役割を有す
る。
された結果物に対して化学機械的研磨（ｃｈｅｍｉｃａ
ｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭ
Ｐ）工程を実施することにより、第２層１１６を絶縁層
１１０の表面まで除去して、開口部１１１の内部にのみ
第２層１１６を残す。その結果、第２層（多結晶シリコ
ン）１１６−メタルシリサイド層１１５−半導体基板
（即ち、ソース／ドレーン領域１０７）から成ったコン
タクト構造が形成され、メタルシリサイド層１１５はそ
の上・下部の半導体層に対するオーミックコンタクトに
低いコンタクト抵抗を提供する。第２層１１６は図示し
たようにプラグ形成で形成されてもよいし、通常のフォ
トリソグラフィにより所定のパターンによりパターニン
グされてもよい。第２層１１６はその上に形成されるコ
ンタクトホールのアスペクト比を減少させる役割を有す
る。
【００３１】上述した本発明の第１実施形態によると、
メタルとシリコンとの間の界面に、非常に均一な厚さで
形成される自然シリサイド薄膜を熱処理して、高い相安
定度の低抵抗メタルシリサイドを形成する。従って、薄
いメタルシリサイド層の形成が容易であり、その厚さの
均一性を向上させることができる。従来のスパッタリン
グや化学気相蒸着方法によりメタルシリサイドを形成す
る方法では、段差塗布性及び均一性の低下又はボイドの
発生などが問題になったが、本発明では界面シリサイド
を利用するので、このような問題は発生しない。
メタルとシリコンとの間の界面に、非常に均一な厚さで
形成される自然シリサイド薄膜を熱処理して、高い相安
定度の低抵抗メタルシリサイドを形成する。従って、薄
いメタルシリサイド層の形成が容易であり、その厚さの
均一性を向上させることができる。従来のスパッタリン
グや化学気相蒸着方法によりメタルシリサイドを形成す
る方法では、段差塗布性及び均一性の低下又はボイドの
発生などが問題になったが、本発明では界面シリサイド
を利用するので、このような問題は発生しない。
【００３２】また、本発明の第１実施形態によると、メ
タルシリサイド−半導体のオーミックコンタクトを形成
して、コンタクト抵抗を減少させ、メタルシリサイドの
相転移のための熱処理前に、半導体層を蒸着することに
より浅い接合の形成に効果的である。
タルシリサイド−半導体のオーミックコンタクトを形成
して、コンタクト抵抗を減少させ、メタルシリサイドの
相転移のための熱処理前に、半導体層を蒸着することに
より浅い接合の形成に効果的である。
【００３３】（実施形態２）図６乃至図９は本発明の第
２実施形態による半導体装置のメタルシリサイド層形成
方法を説明するための半導体装置の断面図である。
２実施形態による半導体装置のメタルシリサイド層形成
方法を説明するための半導体装置の断面図である。
【００３４】図６を参照すれば、通常の素子分離工程に
より半導体基板２００上にフィールド酸化膜２０１を形
成して、半導体基板２００を活性領域とフィールド領域
に区分する。続いて、半導体基板２００の活性領域上に
通常のＭＯＳトランジスター製造工程によりＭＯＳトラ
ンジスター（図示せず）を形成した後、トランジスター
及び半導体基板２００上に第１絶縁層（図示せず）を蒸
着し、これをフォトリソグラフィによりエッチングして
活性領域を露出させる。
より半導体基板２００上にフィールド酸化膜２０１を形
成して、半導体基板２００を活性領域とフィールド領域
に区分する。続いて、半導体基板２００の活性領域上に
通常のＭＯＳトランジスター製造工程によりＭＯＳトラ
ンジスター（図示せず）を形成した後、トランジスター
及び半導体基板２００上に第１絶縁層（図示せず）を蒸
着し、これをフォトリソグラフィによりエッチングして
活性領域を露出させる。
【００３５】前記結果物の全面に結晶状又は非晶質状の
シリコン又はシリコンゲルマニウム層として、例えば、
ドーピングされた多結晶シリコンを蒸着し、これをパタ
ーニングして前記活性領域に接触するパッド層２０２を
形成する。パッド層２０２はセルフ−アラインコンタク
ト工程で形成することもできる。
シリコン又はシリコンゲルマニウム層として、例えば、
ドーピングされた多結晶シリコンを蒸着し、これをパタ
ーニングして前記活性領域に接触するパッド層２０２を
形成する。パッド層２０２はセルフ−アラインコンタク
ト工程で形成することもできる。
【００３６】続いて、パッド層２０２及び半導体基板２
００上に第２絶縁層２０４を蒸着した後、第２絶縁層２
０４上に通常のビットライン製造工程によりビットライ
ン積層物２０６を形成する。ビットライン積層物２０６
はドーピングされた多結晶シリコン層の単一層で形成さ
れてもよいし、ドーピングされた多結晶シリコン層及び
メタルシリサイド層のポリサイド構造で形成されてもよ
い。また、ビットライン積層物２０６はその上面に形成
された絶縁物質から成ったビットラインキャッピング層
をさらに具備することができる。
００上に第２絶縁層２０４を蒸着した後、第２絶縁層２
０４上に通常のビットライン製造工程によりビットライ
ン積層物２０６を形成する。ビットライン積層物２０６
はドーピングされた多結晶シリコン層の単一層で形成さ
れてもよいし、ドーピングされた多結晶シリコン層及び
メタルシリサイド層のポリサイド構造で形成されてもよ
い。また、ビットライン積層物２０６はその上面に形成
された絶縁物質から成ったビットラインキャッピング層
をさらに具備することができる。
【００３７】続いて、ビットライン積層物２０６及び第
２絶縁層２０４上に第３絶縁層２０８を蒸着した後、リ
フロー、エッチバック又は化学機械的研磨（ＣＭＰ）工
程によって第３絶縁層２０８の表面を平坦化させる。フ
ォトリソグラフィにより第３絶縁層２０８を部分的にエ
ッチングして、半導体領域、即ちパッド層２０２を露出
させる開口部２１０を形成する。この時、開口部２１０
はセルフ−アラインコンタクト工程で形成することがで
きる。
２絶縁層２０４上に第３絶縁層２０８を蒸着した後、リ
フロー、エッチバック又は化学機械的研磨（ＣＭＰ）工
程によって第３絶縁層２０８の表面を平坦化させる。フ
ォトリソグラフィにより第３絶縁層２０８を部分的にエ
ッチングして、半導体領域、即ちパッド層２０２を露出
させる開口部２１０を形成する。この時、開口部２１０
はセルフ−アラインコンタクト工程で形成することがで
きる。
【００３８】図７を参照すれば、開口部２１０及び第３
絶縁層２０８上に耐火メタル、例えばコバルト（Ｃ
ｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル
（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラ
ジウム（Ｐｄ）の群から選択されたいずれか一つと成っ
た第１層２１２を５０Å以上の厚さに蒸着する。その結
果、開口部２１０の底の露出したパッド層２０２と第１
層２１２との間の界面でメタルとシリコンとのシリサイ
デーション反応が起って、第１相の自然メタルシリサイ
ド層２１４が約２５〜３５Åの厚さで形成される。例え
ば、コバルトを蒸着する場合、開口部２１０の底に自然
コバルトモノシリサイド（ＣｏＳｉ）層が約３０Å厚さ
で形成される。
絶縁層２０８上に耐火メタル、例えばコバルト（Ｃ
ｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル
（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラ
ジウム（Ｐｄ）の群から選択されたいずれか一つと成っ
た第１層２１２を５０Å以上の厚さに蒸着する。その結
果、開口部２１０の底の露出したパッド層２０２と第１
層２１２との間の界面でメタルとシリコンとのシリサイ
デーション反応が起って、第１相の自然メタルシリサイ
ド層２１４が約２５〜３５Åの厚さで形成される。例え
ば、コバルトを蒸着する場合、開口部２１０の底に自然
コバルトモノシリサイド（ＣｏＳｉ）層が約３０Å厚さ
で形成される。
【００３９】図８を参照すれば、第１層２１２とメタル
シリサイド層２１４との間に選択比を有するケミカルを
用いたウェットエッチング工程により、第１相の自然メ
タルシリサイド層２１４は残し、第１層２１２のみを選
択的に除去する。望ましくは、ウェットエッチング工程
では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパン
ストリップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、約
１４５℃で２０分間の硫酸ストリップが実施される。
シリサイド層２１４との間に選択比を有するケミカルを
用いたウェットエッチング工程により、第１相の自然メ
タルシリサイド層２１４は残し、第１層２１２のみを選
択的に除去する。望ましくは、ウェットエッチング工程
では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパン
ストリップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、約
１４５℃で２０分間の硫酸ストリップが実施される。
【００４０】図９を参照すれば、第１相のメタルシリサ
イド層２１４及び第３絶縁層２０８上に、例えば、ドー
ピングされた多結晶シリコン層のような第２層２１６を
蒸着する。第２層２１６は、開口部１１１を通じてパッ
ド層２０２と電気的に接続され、結晶状又は非晶質状の
シリコン又はゲルマニウムから成る。この時、蒸着する
ときの熱バジェットにより、第１相のメタルシリサイド
層２１４がある程度相転移される。
イド層２１４及び第３絶縁層２０８上に、例えば、ドー
ピングされた多結晶シリコン層のような第２層２１６を
蒸着する。第２層２１６は、開口部１１１を通じてパッ
ド層２０２と電気的に接続され、結晶状又は非晶質状の
シリコン又はゲルマニウムから成る。この時、蒸着する
ときの熱バジェットにより、第１相のメタルシリサイド
層２１４がある程度相転移される。
【００４１】続いて、メタルシリサイドとシリコンを反
応させるために、例えば、約８５０℃で３０秒間、急速
熱処理（ＲＴＰ）により第１相のメタルシリサイド層２
１４をシリコンと反応させ、第１相と異なる化学量的組
成比を有する第２相のメタルシリサイド層２１５に変化
させる。例えば、約３０Åのコバルトモノシリサイド
（ＣｏＳｉ）に熱処理を加えると、体積膨張により約１
００Å以下の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）
を有するコバルトダイシリサイド（ＣｏＳｉ２）が形成
される。
応させるために、例えば、約８５０℃で３０秒間、急速
熱処理（ＲＴＰ）により第１相のメタルシリサイド層２
１４をシリコンと反応させ、第１相と異なる化学量的組
成比を有する第２相のメタルシリサイド層２１５に変化
させる。例えば、約３０Åのコバルトモノシリサイド
（ＣｏＳｉ）に熱処理を加えると、体積膨張により約１
００Å以下の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）
を有するコバルトダイシリサイド（ＣｏＳｉ２）が形成
される。
【００４２】その後、化学機械的研磨（ＣＭＰ）工程に
より第２層２１６を第３絶縁層２０８の表面まで除去し
て、開口部２１０の内部のみ第２層２１６を残す。その
結果、第２層（多結晶シリコン層）２１６−メタルシリ
サイド層２１５−パッド層２０２から成ったコンタクト
構造が形成される。このコンタクト構造はメタルシリサ
イド層２１５によりオーミックコンタクト特性を有す
る。第２層２１６は、図示したようにプラグ形成で形成
されてもよいし、通常のフォトリソグラフィによりスト
レージ電極のパターンによりパターニングされてもよ
い。
より第２層２１６を第３絶縁層２０８の表面まで除去し
て、開口部２１０の内部のみ第２層２１６を残す。その
結果、第２層（多結晶シリコン層）２１６−メタルシリ
サイド層２１５−パッド層２０２から成ったコンタクト
構造が形成される。このコンタクト構造はメタルシリサ
イド層２１５によりオーミックコンタクト特性を有す
る。第２層２１６は、図示したようにプラグ形成で形成
されてもよいし、通常のフォトリソグラフィによりスト
レージ電極のパターンによりパターニングされてもよ
い。
【００４３】上述した本発明の第２実施形態によると、
従来の半導体−半導体コンタクト構造を有する半導体−
メタルシリサイド−半導体のオーミックコンタクト構造
に変化させることにより、界面特性を向上させコンタク
ト抵抗を減少させることができる。
従来の半導体−半導体コンタクト構造を有する半導体−
メタルシリサイド−半導体のオーミックコンタクト構造
に変化させることにより、界面特性を向上させコンタク
ト抵抗を減少させることができる。
【００４４】（実施形態３）図１０乃至図１２は本発明
の第３実施形態による半導体装置のメタルシリサイド層
形成方法を説明するための半導体装置の断面図である。
の第３実施形態による半導体装置のメタルシリサイド層
形成方法を説明するための半導体装置の断面図である。
【００４５】図１０を参照すれば、シリコン（Ｓｉ）、
シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−
インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−
オン−インシュレータ（ＳＧＯＩ）から成った半導体基
板３００上に素子構造物（図示せず）を形成する。素子
構造物はトランジスター、ビットライン及びキャパシタ
などを含む。
シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−
インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−
オン−インシュレータ（ＳＧＯＩ）から成った半導体基
板３００上に素子構造物（図示せず）を形成する。素子
構造物はトランジスター、ビットライン及びキャパシタ
などを含む。
【００４６】続いて、素子構造物及び基板３００上に絶
縁層３０２を蒸着した後、フォトリソグラフィにより絶
縁層３０２をエッチングして、半導体領域、例えば半導
体基板３００の所定領域を露出させるコンタクトホール
３０３を形成する。コンタクトホール３０３を通じて露
出される半導体領域は、図示したように、半導体基板３
００でもよいし、半導体基板３００上に形成された結晶
状又は非晶質状のシリコン層又はシリコンゲルマニウム
層でもよい。
縁層３０２を蒸着した後、フォトリソグラフィにより絶
縁層３０２をエッチングして、半導体領域、例えば半導
体基板３００の所定領域を露出させるコンタクトホール
３０３を形成する。コンタクトホール３０３を通じて露
出される半導体領域は、図示したように、半導体基板３
００でもよいし、半導体基板３００上に形成された結晶
状又は非晶質状のシリコン層又はシリコンゲルマニウム
層でもよい。
【００４７】続いて、コンタクトホール３０３及び絶縁
層３０２上に耐火メタ、例えばコバルト（Ｃｏ）、チタ
ン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、
白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐ
ｄ）の群から選択されたいずれか一つにより成った第１
層３０４を５０Å以上の厚さに蒸着する。その結果、コ
ンタクトホール３０３の底でメタルとシリコンとのシリ
サイデーション反応が起って、第１相の自然メタルシリ
サイド層３０６が約２５〜３５Åの厚さで形成される。
層３０２上に耐火メタ、例えばコバルト（Ｃｏ）、チタ
ン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、
白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐ
ｄ）の群から選択されたいずれか一つにより成った第１
層３０４を５０Å以上の厚さに蒸着する。その結果、コ
ンタクトホール３０３の底でメタルとシリコンとのシリ
サイデーション反応が起って、第１相の自然メタルシリ
サイド層３０６が約２５〜３５Åの厚さで形成される。
【００４８】図１１を参照すれば、第１層３０４とメタ
ルシリサイド層３０６との間に選択比を有するケミカル
を用いたウェットエッチング工程により、第１相の自然
メタルシリサイド層３０６は残し、第１層３０４のみを
選択的に除去する。望ましくは、ウェットエッチング工
程では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパ
ンストリップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、
約１４５℃で２０分間の硫酸ストリップが実施される。
ルシリサイド層３０６との間に選択比を有するケミカル
を用いたウェットエッチング工程により、第１相の自然
メタルシリサイド層３０６は残し、第１層３０４のみを
選択的に除去する。望ましくは、ウェットエッチング工
程では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパ
ンストリップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、
約１４５℃で２０分間の硫酸ストリップが実施される。
【００４９】図１２を参照すれば、第２相のメタルシリ
サイド層３０７及び絶縁層３０２上にチタンナイトライ
ド（ＴｉＮ）から成った第２層３０８を蒸着した後、メ
タルシリサイドとシリコンを反応させるために、例え
ば、約８５０℃で３０秒の間、急速熱処理（ＲＴＰ）を
実施して、第１相のメタルシリサイド層３０６を第１相
と異なる化学量的組成比を有する第２相のメタルシリサ
イド層３０７に変化させる。第２層３０８は、チタンナ
イトライド（ＴｉＮ）以外のメタル又はメタル性物質で
形成することができる。第２層３０８は拡散障壁（ｄｉ
ｆｆｕｓｉｏｎｂａｒｒｉｅｒ）機能を有する。
サイド層３０７及び絶縁層３０２上にチタンナイトライ
ド（ＴｉＮ）から成った第２層３０８を蒸着した後、メ
タルシリサイドとシリコンを反応させるために、例え
ば、約８５０℃で３０秒の間、急速熱処理（ＲＴＰ）を
実施して、第１相のメタルシリサイド層３０６を第１相
と異なる化学量的組成比を有する第２相のメタルシリサ
イド層３０７に変化させる。第２層３０８は、チタンナ
イトライド（ＴｉＮ）以外のメタル又はメタル性物質で
形成することができる。第２層３０８は拡散障壁（ｄｉ
ｆｆｕｓｉｏｎｂａｒｒｉｅｒ）機能を有する。
【００５０】続いて、第２層３０８上に、コンタクトホ
ール３０３を埋立てるようにメタルから成った第３層３
１０を蒸着する。その結果、第３層３１０−メタルシリ
サイド層３０７−半導体基板３００から成ったオーミッ
クコンタクト構造が形成される。
ール３０３を埋立てるようにメタルから成った第３層３
１０を蒸着する。その結果、第３層３１０−メタルシリ
サイド層３０７−半導体基板３００から成ったオーミッ
クコンタクト構造が形成される。
【００５１】上述した本発明の第３実施形態によると、
メタル層とシリコン領域との界面に生成される自然シリ
サイド薄膜を用いて、高い相安定度の低抵抗メタルシリ
サイドを形成する。従って、シリコン基板上にメタルシ
リサイドが直接接触され、オーミックコンタクトが形成
されるので、コンタクト抵抗を減少させることができ
る。
メタル層とシリコン領域との界面に生成される自然シリ
サイド薄膜を用いて、高い相安定度の低抵抗メタルシリ
サイドを形成する。従って、シリコン基板上にメタルシ
リサイドが直接接触され、オーミックコンタクトが形成
されるので、コンタクト抵抗を減少させることができ
る。
【００５２】（実施形態４）図１３乃至図１６は本発明
の第４実施形態による半導体装置のメタルシリサイド層
形成方法を説明するための断面図である。
の第４実施形態による半導体装置のメタルシリサイド層
形成方法を説明するための断面図である。
【００５３】図１３を参照すると、シリコン（Ｓｉ）、
シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−
インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−
オン−インシュレータ（ＳＧＯＩ）で形成された半導体
基板４００を通常の素子分離工程により活性領域とフィ
ールド領域に区分した後、半導体基板４００上に熱酸化
法によるゲート酸化膜４０２を成長させる。続いて、ゲ
ート酸化膜４０２上に半導体物質、例えば、結晶状や非
晶質状形態のシリコン層又はシリコンゲルマニウム層を
蒸着し、これをフォトリソグラフィによりパターニング
してゲート構造物４０４を形成する。望ましくは、ゲー
ト構造物４０４は通常のドーピング工程、例えば、拡散
工程、イオン注入工程又はインサイチュドーピング工程
により、高濃度の不純物によりドーピングされた多結晶
シリコンで形成される。また、必要により、ソース／ド
レーン領域のみメタルシリサイド層を形成する場合、ゲ
ート構造物４０４はその上面にキャッピング絶縁層（図
示せず）が積層される。
シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−
インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−
オン−インシュレータ（ＳＧＯＩ）で形成された半導体
基板４００を通常の素子分離工程により活性領域とフィ
ールド領域に区分した後、半導体基板４００上に熱酸化
法によるゲート酸化膜４０２を成長させる。続いて、ゲ
ート酸化膜４０２上に半導体物質、例えば、結晶状や非
晶質状形態のシリコン層又はシリコンゲルマニウム層を
蒸着し、これをフォトリソグラフィによりパターニング
してゲート構造物４０４を形成する。望ましくは、ゲー
ト構造物４０４は通常のドーピング工程、例えば、拡散
工程、イオン注入工程又はインサイチュドーピング工程
により、高濃度の不純物によりドーピングされた多結晶
シリコンで形成される。また、必要により、ソース／ド
レーン領域のみメタルシリサイド層を形成する場合、ゲ
ート構造物４０４はその上面にキャッピング絶縁層（図
示せず）が積層される。
【００５４】続いて、ゲート積層物４０４の両側面にシ
リコン酸化膜から成ったゲート側壁スペーサ４０６を形
成した後、通常のイオン注入工程により半導体基板４０
０の活性領域にソース／ドレーン領域４０８を形成す
る。また、ゲート側壁スペーサ４０６を形成する前に、
通常のイオン注入工程によりゲート構造物４０４に整列
される低濃度のソース／ドレーン領域４０５を形成する
こともできる。
リコン酸化膜から成ったゲート側壁スペーサ４０６を形
成した後、通常のイオン注入工程により半導体基板４０
０の活性領域にソース／ドレーン領域４０８を形成す
る。また、ゲート側壁スペーサ４０６を形成する前に、
通常のイオン注入工程によりゲート構造物４０４に整列
される低濃度のソース／ドレーン領域４０５を形成する
こともできる。
【００５５】続いて、半導体基板４００上の微粒子を始
め、汚染物やシリコン領域の表面に生成された自然酸化
膜を除去するための通常の洗浄工程を実施した後、半導
体基板４００をＲＦスパッタチャンバに移送させる。基
板の移送中に再生成されうる自然酸化膜を除去するため
に、ＲＦプラズマエッチングを実施した後、インサイチ
ュでゲート構造物４０４、ゲート側壁スペーサ４０６及
び半導体基板４００上に、例えば、コバルト層４１０を
約１００Åの厚さに蒸着する。この時、コバルト（Ｃ
ｏ）の代わりに、チタン（Ｔｉ）、タングステン
（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム
（Ｈｆ）またはパラジウム（Ｐｄ）を使用することもで
きる。
め、汚染物やシリコン領域の表面に生成された自然酸化
膜を除去するための通常の洗浄工程を実施した後、半導
体基板４００をＲＦスパッタチャンバに移送させる。基
板の移送中に再生成されうる自然酸化膜を除去するため
に、ＲＦプラズマエッチングを実施した後、インサイチ
ュでゲート構造物４０４、ゲート側壁スペーサ４０６及
び半導体基板４００上に、例えば、コバルト層４１０を
約１００Åの厚さに蒸着する。この時、コバルト（Ｃ
ｏ）の代わりに、チタン（Ｔｉ）、タングステン
（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム
（Ｈｆ）またはパラジウム（Ｐｄ）を使用することもで
きる。
【００５６】コバルト層４１０の蒸着と共に、露出され
ているシリコン領域とコバルト層４１０との界面でコバ
ルトとシリコンのシリサイデーション反応が起って、ゲ
ート構造物４０４の上部表面及びソース／ドレーン領域
４０８の上部表面に第１相のコバルトシリサイド層、即
ち、コバルトモノシリサイド（ＣｏＳｉ）層４１２が約
３０Åの厚さで相当に均一で形成される。この時、コバ
ルト以外の耐火メタルを使用する場合は、自然シリサイ
ド層がモノシリサイド形態で形成されないこともある。
ているシリコン領域とコバルト層４１０との界面でコバ
ルトとシリコンのシリサイデーション反応が起って、ゲ
ート構造物４０４の上部表面及びソース／ドレーン領域
４０８の上部表面に第１相のコバルトシリサイド層、即
ち、コバルトモノシリサイド（ＣｏＳｉ）層４１２が約
３０Åの厚さで相当に均一で形成される。この時、コバ
ルト以外の耐火メタルを使用する場合は、自然シリサイ
ド層がモノシリサイド形態で形成されないこともある。
【００５７】図１４を参照すれば、コバルトとシリサイ
ドとの間に選択比を有するケミカルを用いたウェットエ
ッチング工程により、コバルトモノシリサイド（ＣｏＳ
ｉ）層４１２は残し、コバルト層４１０のみを選択的に
除去する。望ましくは、ウェットエッチング工程では、
Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパンストリ
ップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、約１４５
℃で２０分間の硫酸ストリップが実施される。
ドとの間に選択比を有するケミカルを用いたウェットエ
ッチング工程により、コバルトモノシリサイド（ＣｏＳ
ｉ）層４１２は残し、コバルト層４１０のみを選択的に
除去する。望ましくは、ウェットエッチング工程では、
Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパンストリ
ップ（ｐａｎ ｓｔｒｉｐ）が実施されるか、約１４５
℃で２０分間の硫酸ストリップが実施される。
【００５８】図１５を参照すれば、コバルトモノシリサ
イド（ＣｏＳｉ）層４１２を含む半導体基板４００上に
第１キャッピング層４１４を蒸着する。第１キャッピン
グ層４１４は、メタル性物質、即ち、チタンナイトライ
ド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタ
ルナイトライド（ＴａＮ）及びタングステンナイトライ
ド（ＷＮ）の群から選択されたいずれか一つで形成す
る。また、第１キャッピング層４１４はＳｉＮ又はＳｉ
ＯＮのような絶縁物質で形成することもできる。第１キ
ャッピング層４１４は後続熱処理をするとき、コバルト
の拡散を防止し、シリサイデーション反応速度を制御す
る役割を有する。
イド（ＣｏＳｉ）層４１２を含む半導体基板４００上に
第１キャッピング層４１４を蒸着する。第１キャッピン
グ層４１４は、メタル性物質、即ち、チタンナイトライ
ド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタ
ルナイトライド（ＴａＮ）及びタングステンナイトライ
ド（ＷＮ）の群から選択されたいずれか一つで形成す
る。また、第１キャッピング層４１４はＳｉＮ又はＳｉ
ＯＮのような絶縁物質で形成することもできる。第１キ
ャッピング層４１４は後続熱処理をするとき、コバルト
の拡散を防止し、シリサイデーション反応速度を制御す
る役割を有する。
【００５９】図１６を参照すれば、メタルシリサイドと
シリコンを反応させるために、例えば、約８５０℃で３
０秒の間、急速熱処理（ＲＴＰ）を実施して、コバルト
モノシリサイド（ＣｏＳｉ）層４１２を約１００Å以下
の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）を有するコ
バルトダイシリサイド（ＣｏＳｉ２）層４１５に相転移
させる。この時、コバルト以外の耐火メタルを使用する
場合、最終的に相転移されたシリサイド層はダイシリサ
イド形態以外の異なる相を有しうる。 続いて、第１キャ
ッピング層４１４を除去した後、結果物の全面にコバル
トダイシリサイド（ＣｏＳｉ２）層４１５に対してエッ
チング選択比を有する絶縁物質を蒸着して、第２キャッ
ピング層４１６を形成する。その後、図示しなかった
が、第２キャッピング層４１６を部分的にエッチングし
て、ソース／ドレーン領域４０８を露出させるコンタク
トホールを形成する。
シリコンを反応させるために、例えば、約８５０℃で３
０秒の間、急速熱処理（ＲＴＰ）を実施して、コバルト
モノシリサイド（ＣｏＳｉ）層４１２を約１００Å以下
の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）を有するコ
バルトダイシリサイド（ＣｏＳｉ２）層４１５に相転移
させる。この時、コバルト以外の耐火メタルを使用する
場合、最終的に相転移されたシリサイド層はダイシリサ
イド形態以外の異なる相を有しうる。 続いて、第１キャ
ッピング層４１４を除去した後、結果物の全面にコバル
トダイシリサイド（ＣｏＳｉ２）層４１５に対してエッ
チング選択比を有する絶縁物質を蒸着して、第２キャッ
ピング層４１６を形成する。その後、図示しなかった
が、第２キャッピング層４１６を部分的にエッチングし
て、ソース／ドレーン領域４０８を露出させるコンタク
トホールを形成する。
【００６０】上述した本発明の第４実施形態によると、
メタルとシリコン間の界面で発生する自然シリサイデー
ション反応を用いて、非常に均一で薄いメタルシリサイ
ド層を形成することができる。また、従来のサリサイド
工程では、２回の熱処理を利用して安定された相のメタ
ルシリサイド層を形成するが、本実施形態では従来工程
で実施する一番目の熱処理段階を省略し、１回の熱処理
のみで高い相安定度の低抵抗メタルシリサイド層を形成
するので、熱バジェットが低減される。これは浅い接合
の形成に相当に効果的であり、また、工程が単純化され
工程再現性が高いので量産に有利である。
メタルとシリコン間の界面で発生する自然シリサイデー
ション反応を用いて、非常に均一で薄いメタルシリサイ
ド層を形成することができる。また、従来のサリサイド
工程では、２回の熱処理を利用して安定された相のメタ
ルシリサイド層を形成するが、本実施形態では従来工程
で実施する一番目の熱処理段階を省略し、１回の熱処理
のみで高い相安定度の低抵抗メタルシリサイド層を形成
するので、熱バジェットが低減される。これは浅い接合
の形成に相当に効果的であり、また、工程が単純化され
工程再現性が高いので量産に有利である。
【００６１】以上、本発明を特定の実施形態を通して詳
細に説明したが、本発明はこれに限定されず、本発明が
属する技術分野において通常の知識を有するものであれ
ば本発明の思想と精神を逸脱することなく、該実施形態
を修正または変更できるであろう。
細に説明したが、本発明はこれに限定されず、本発明が
属する技術分野において通常の知識を有するものであれ
ば本発明の思想と精神を逸脱することなく、該実施形態
を修正または変更できるであろう。
【００６２】
【発明の効果】本発明によると、熱処理などによる第１
相の自然メタルシリサイド層とシリコン間の反応を利用
して、高い相安定度を有する低抵抗のメタルシリサイド
層を形成する。従って、薄いメタルシリサイド層を均一
に形成することができ、自然メタルシリサイド層を利用
して段差の部分を均一に塗布することができる。
相の自然メタルシリサイド層とシリコン間の反応を利用
して、高い相安定度を有する低抵抗のメタルシリサイド
層を形成する。従って、薄いメタルシリサイド層を均一
に形成することができ、自然メタルシリサイド層を利用
して段差の部分を均一に塗布することができる。
【００６３】また、シリサイド工程に本発明を適用する
場合、既存の一番目の熱処理段階が省略されるので、熱
バジェットが減少され浅い接合及び工程の単純化を実現
することができる。
場合、既存の一番目の熱処理段階が省略されるので、熱
バジェットが減少され浅い接合及び工程の単純化を実現
することができる。
【図１】本発明の一実施形態による半導体装置の断面図
である。
である。
【図２】本発明の第１実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図３】本発明の第１実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図４】本発明の第１実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図５】本発明の第１実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図６】本発明の第２実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図７】本発明の第２実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図８】本発明の第２実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図９】本発明の第２実施形態によるメタルシリサイド
層形成方法を説明するための半導体装置の断面図であ
る。
層形成方法を説明するための半導体装置の断面図であ
る。
【図１０】本発明の第３実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
【図１１】本発明の第３実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
【図１２】本発明の第３実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
【図１３】本発明の第４実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
【図１４】本発明の第４実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
【図１５】本発明の第４実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
【図１６】本発明の第４実施形態によるメタルシリサイ
ド層形成方法を説明するための半導体装置の断面図であ
る。
ド層形成方法を説明するための半導体装置の断面図であ
る。
１０、１００、２００、３００、４００ 半導体基板 １２、１１０ 絶縁層 １４、１１１、２１０ 開口部 １６、１１４、 メタルシリサイド層 １８ 導電層 １０２ ゲート酸化膜 １０４ 多結晶シリコン層 １０５ マスク層 １０６ ゲート積層物 １０７、４０８ ソース／ドレーン領域 １０８ ゲート側壁スペーサ １１１ 開口部 ２０２ パッド層 ２０１ フィールド酸化膜 ２０４ 第２絶縁層 ２０６ ビットライン積層物 ２０８ 第３絶縁層 ３０３ コンタクトホール ４０６ ゲート側壁スペーサ ４１０ コバルト層 ４１２ コバルトモノシリサイド（ＣｏＳｉ）層 ４１５ コバルトダイシリサイド（ＣｏＳｉ２）層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｄ 21/8242 29/78 ３０１Ｐ 27/108 27/10 ６２１Ｚ 29/78 (72)発明者 朴仁善 大韓民国京畿道水原市八達区霊通洞壁積骨 住公アパート504棟1702号 (72)発明者 尹炳文 大韓民国京畿道水原市八達区霊通洞955− １番地住公１団地152棟901号 Ｆターム(参考） 4M104 AA01 AA02 AA09 BB01 BB20 BB21 BB22 BB23 BB24 BB25 BB28 BB37 BB39 CC01 CC05 DD02 DD04 DD07 DD37 DD75 DD78 EE05 EE09 EE17 FF13 FF21 GG09 GG14 HH15 HH16 5F033 HH03 HH04 HH05 HH25 HH26 HH27 HH28 JJ03 JJ04 JJ05 JJ25 JJ26 JJ27 JJ28 JJ33 KK01 KK03 KK04 KK05 LL04 MM07 NN06 NN40 QQ08 QQ09 QQ16 QQ19 QQ37 QQ48 QQ70 QQ73 TT08 WW00 WW02 XX09 5F083 AD02 AD21 HA02 HA06 JA33 JA35 JA38 JA39 MA03 MA20 PR34 PR40 5F140 AA01 AA10 AA13 AA39 AC32 AC36 BA01 BA05 BE07 BF04 BF11 BF18 BG08 BG14 BG22 BG34 BG46 BH15 BJ04 BJ08 BJ11 BJ14 BJ18 BJ27 BK13 BK27 BK33 CB01 CC01 CC11 CE07
Claims (43)
- 【請求項１】基板と、 前記基板上に形成された、開口部を有する絶縁層と、 前記絶縁層の前記開口部内に形成されたメタルシリサイ
ド層と、 前記メタルシリサイド層上に形成された導電層とを具備
し、 前記メタルシリサイド層は、前記基板と前記導電層との
間に形成され、１００Å以下の厚さを有することを特徴
とするメタルシリサイドコンタクト構造を有する半導体
装置。 - 【請求項２】前記導電層は、半導体層であることを特徴
とする請求項１に記載のメタルシリサイドコンタクト構
造を有する半導体装置。 - 【請求項３】前記メタルシリサイド層は、第１相の自然
メタルシリサイド及び前記第１相と異なる化学量的組成
比を有する第２相のメタルシリサイドを用いて形成され
ていることを特徴とする請求項１に記載のメタルシリサ
イドコンタクト構造を有する半導体装置。 - 【請求項４】前記基板は、シリコン、シリコンゲルマニ
ウム、シリコン−オン−インシュレータ（ＳＯＩ）及び
シリコンゲルマニウム−オン−インシュレータ（ＳＧＯ
Ｉ）の群から選択されたいずれか一つであることを特徴
とする請求項１に記載のメタルシリサイドコンタクト構
造を有する半導体装置。 - 【請求項５】前記基板上に形成された結晶状又は非晶質
状のシリコン層又はシリコンゲルマニウム層をさらに具
備することを特徴とする請求項１に記載のメタルシリサ
イドコンタクト構造を有する半導体装置。 - 【請求項６】前記導電層は、結晶状又は非晶質状のシリ
コン層又はシリコンゲルマニウム層であることを特徴と
する請求項１に記載のメタルシリサイドコンタクト構造
を有する半導体装置。 - 【請求項７】前記導電層は、ドーピングされた多結晶シ
リコンからなることを特徴とする請求項１に記載のメタ
ルシリサイドコンタクト構造を有する半導体装置。 - 【請求項８】前記メタルシリサイド層は、３〜２０Ω／
ｓｑ程度の抵抗を有することを特徴とする請求項１に記
載のメタルシリサイドコンタクト構造を有する半導体装
置。 - 【請求項９】前記基板上に形成されたゲート酸化膜をさ
らに具備することを特徴とする請求項１に記載のメタル
シリサイドコンタクト構造を有する半導体装置。 - 【請求項１０】前記ゲート酸化膜上に形成されたゲート
積層物をさらに具備することを特徴とする請求項９に記
載のメタルシリサイドコンタクト構造を有する半導体装
置。 - 【請求項１１】 前記ゲート積層物の側面上に形成された
ゲート側壁スペーサをさらに具備することを特徴とする
請求項１０に記載のメタルシリサイドコンタクト構造を
有する半導体装置。 - 【請求項１２】前記絶縁層内の前記開口部により露出さ
れ基板上に形成されたソース／ドレーン領域をさらに具
備することを特徴とする請求項９に記載のメタルシリサ
イドコンタクト構造を有する半導体装置。 - 【請求項１３】前記基板上に形成されたフィールド酸化
膜と、 前記フィールド酸化膜と前記メタルシリサイド層との間
に形成されたパッド層をさらに具備することを特徴とす
る請求項１に記載のメタルシリサイドコンタクト構造を
有する半導体装置。 - 【請求項１４】前記フィールド酸化膜及び前記パッド層
上に形成された第２絶縁層と、 前記第２絶縁層上に形成されたビットライン積層物と、 前記ビットライン積層物及び前記第２絶縁層上に形成さ
れた第３絶縁層をさらに具備することを特徴とする請求
項１３に記載のメタルシリサイドコンタクト構造を有す
る半導体装置。 - 【請求項１５】前記導電層は、チタンナイトライド（Ｔ
ｉＮ）からなることを特徴とする請求項１に記載のメタ
ルシリサイドコンタクト構造を有する半導体装置。 - 【請求項１６】前記導電層は、メタル性物質からなるこ
とを特徴とする請求項１に記載のメタルシリサイドコン
タクト構造を有する半導体装置。 - 【請求項１７】前記導電層上に形成されたメタル層をさ
らに具備することを特徴とする請求項１５に記載のメタ
ルシリサイドコンタクト構造を有する半導体装置。 - 【請求項１８】基板と、 前記基板上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート積層物と、 前記基板及び前記ゲート積層物上に形成されたメタルシ
リサイド層と、 前記メタルシリサイド層上に形成されたキャッピング層
とを具備し、 前記メタルシリサイド層は１００Å以下の厚さを有する
ことを特徴とするメタルシリサイドコンタクト構造を有
する半導体装置。 - 【請求項１９】前記基板上に形成されたソース／ドレー
ン領域と、 前記基板上に形成されたメタルシリサイド層と前記ゲー
ト酸化膜との間の基板上に形成された低濃度のソース／
ドレーン領域と、 前記ゲート積層物の側面上に形成されたゲート側壁スペ
ーサをさらに具備することを特徴とする請求項１８に記
載のメタルシリサイドコンタクト構造を有する半導体装
置。 - 【請求項２０】基板を提供する段階と、 前記基板上に開口部を有する絶縁層を形成する段階と、 前記絶縁層の開口部内にメタルを蒸着して、前記基板と
前記蒸着されたメタルとの界面に形成された第１相の自
然メタルシリサイド層を含む第１層を形成する段階と、 前記第１相の自然メタルシリサイド層を残し、前記第１
層を選択的に除去する段階と、 前記第１相上の自然メタルシリサイド層及び前記絶縁層
上に導電物質からなる第２層を形成する段階と、 前記第１相の自然メタルシリサイド層と前記基板を反応
させ、前記自然メタルシリサイド層を１００Å以下の厚
さを有し、前記第１相と異なる化学量的組成比を有する
第２相のメタルシリサイド層に変化させる段階とを具備
することを特徴とする半導体装置のメタルシリサイド層
形成方法。 - 【請求項２１】前記基板は、シリコン、シリコンゲルマ
ニウム、シリコン−オン−インシュレータ（ＳＯＩ）及
びシリコンゲルマニウム−オン−インシュレータ（ＳＧ
ＯＩ）の群から選択されたいずれか一つで形成されてい
ることを特徴とする請求項２０に記載の半導体装置のメ
タルシリサイド層形成方法。 - 【請求項２２】前記基板上に結晶状又は非晶質状のシリ
コン層又はシリコンゲルマニウム層を形成する段階をさ
らに具備することを特徴とする請求項２０に記載の半導
体装置のメタルシリサイド層形成方法。 - 【請求項２３】前記第２層は、結晶状又は非晶質状のシ
リコン層又はシリコンゲルマニウムで形成されているこ
とを特徴とする請求項２０に記載の半導体装置のメタル
シリサイド層形成方法。 - 【請求項２４】前記第２層は、メタル又はメタル性物質
で形成されていることを特徴とする請求項２０に記載の
半導体装置のメタルシリサイド層形成方法。 - 【請求項２５】前記第２層は、半導体層であることを特
徴とする請求項２０に記載の半導体装置のメタルシリサ
イド層形成方法。 - 【請求項２６】前記第２層は、ドーピングされた多結晶
シリコンで形成されていることを特徴とする請求項２０
に記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項２７】前記第２層は、チタンナイトライド（Ｔ
ｉＮ）で形成されていることを特徴とする請求項２０に
記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項２８】前記第１層は、コバルト（Ｃｏ）、チタ
ン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、
白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐ
ｄ）の群から選択されたいずれか一つで形成されている
ことを特徴とする請求項２０に記載の半導体装置のメタ
ルシリサイド層形成方法。 - 【請求項２９】前記第１層は、５０Å以上の厚さで形成
されていることを特徴とする請求項２０に記載の半導体
装置のメタルシリサイド層形成方法。 - 【請求項３０】前記第１相のメタルシリサイド層を前記
第２相のメタルシリサイド層に変化させる段階を熱処理
により実施することを特徴とする請求項２０に記載の半
導体装置のメタルシリサイド層形成方法。 - 【請求項３１】その上にゲート酸化膜、側面を有するゲ
ート積層物及び前記側面上に形成されたゲート側壁スペ
ーサが形成されている基板を提供する段階と、 前記基板、シリコンを含む導電性物質からなる前記ゲー
ト積層物及びゲート側壁スペーサ上にメタルを蒸着し
て、前記シリコンと前記蒸着されたメタルとの間の界面
に形成された第１相の自然メタルシリサイド層を含む第
１層を形成する段階と、 前記第１相の自然メタルシリサイド層を残し、前記第１
層を選択的に除去する段階と、 前記結果物上に第１キャッピング層を蒸着する段階と、 前記第１相の自然メタルシリサイド層と前記シリコンを
反応させ、前記自然メタルシリサイド層を１００Å以下
の厚さを有し、前記第１相と異なる化学量的組成比を有
する第２相のメタルシリサイド層に変化させる段階とを
具備することを特徴とする半導体装置のメタルシリサイ
ド層形成方法。 - 【請求項３２】前記基板は、シリコン、シリコンゲルマ
ニウム、シリコン−オン−インシュレータ（ＳＯＩ）及
びシリコンゲルマニウム−オン−インシュレータ（ＳＧ
ＯＩ）の群から選択されたいずれか一つにより形成され
ていることを特徴とする請求項３１に記載の半導体装置
のメタルシリサイド層形成方法。 - 【請求項３３】前記ゲート積層物は、結晶状又は非晶質
状のシリコン層又はシリコンゲルマニウムで形成されて
いることを特徴とする請求項３１に記載の半導体装置の
メタルシリサイド層形成方法。 - 【請求項３４】前記ゲート積層物は、その上面に形成さ
れたキャッピング絶縁層をさらに具備することを特徴と
する請求項３１に記載の半導体装置のメタルシリサイド
層形成方法。 - 【請求項３５】前記第１キャッピング層は、メタル性物
質で形成されていることを特徴とする請求項３１に記載
の半導体装置のメタルシリサイド層形成方法。 - 【請求項３６】前記第１キャッピング層は、チタンナイ
トライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、
タンタルナイトライド（ＴａＮ）及びタングステンナイ
トライド（ＷＮ）の群から選択されたいずれか一つで形
成されていることを特徴とする請求項３１に記載の半導
体装置のメタルシリサイド層形成方法。 - 【請求項３７】前記第１キャッピング層は、絶縁物質で
形成されていることを特徴とする請求項３１に記載の半
導体装置のメタルシリサイド層形成方法。 - 【請求項３８】前記第１キャッピング層は、ＳｉＮ又は
ＳｉＯＮで形成されていることを特徴とする請求項３１
に記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項３９】前記第１相のメタルシリサイド層を前記
第２相のメタルシリサイド層に変化させる段階は、熱処
理により実施することを特徴とする請求項３１に記載の
半導体装置のメタルシリサイド層形成方法。 - 【請求項４０】前記第１キャッピング層を除去する段階
と、 前記結果物上に第２キャッピング層を蒸着する段階とを
さらに具備することを特徴とする請求項３１に記載の半
導体装置のメタルシリサイド層形成方法。 - 【請求項４１】前記第２キャッピング層は、前記第２相
のメタルシリサイド層に対してエッチング選択比を有す
る絶縁物質で形成されていることを特徴とする請求項４
０に記載の半導体装置のメタルシリサイド層形成方法。 - 【請求項４２】前記第１層は、コバルト（Ｃｏ）、チタ
ン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、
白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐ
ｄ）の群から選択いずれか一つで形成されていることを
特徴とする請求項３１に記載の半導体装置のメタルシリ
サイド層形成方法。 - 【請求項４３】前記第１層は、１００Å程度の厚さに蒸
着されていることを特徴とする請求項３１に記載の半導
体装置のメタルシリサイド層形成方法。
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|---|---|---|---|
| KR1020000055769A KR100343653B1 (ko) | 2000-09-22 | 2000-09-22 | 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법 |
| KR2000-55769 | 2000-09-22 |
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|---|---|
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ID=19689964
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|---|---|---|---|
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|---|---|
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| JP (1) | JP4748408B2 (ja) |
| KR (1) | KR100343653B1 (ja) |
| TW (1) | TW513754B (ja) |
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