JPH09321247A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴを有する半導体集積回路装置の
製造プロセスにおける熱処理工程を低減する。 【解決手段】 ＭＩＳＦＥＴを形成した後の工程で半導
体基板上に堆積するすべての導電膜を５００℃以下の温
度で堆積する。また、ＭＩＳＦＥＴを形成した後の工程
で半導体基板上に堆積するすべての絶縁膜を５００℃以
下の温度で堆積する。
製造プロセスにおける熱処理工程を低減する。 【解決手段】 ＭＩＳＦＥＴを形成した後の工程で半導
体基板上に堆積するすべての導電膜を５００℃以下の温
度で堆積する。また、ＭＩＳＦＥＴを形成した後の工程
で半導体基板上に堆積するすべての絶縁膜を５００℃以
下の温度で堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor) を有す
る半導体集積回路装置の製造に適用して有効な技術に関
するものである。
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor) を有す
る半導体集積回路装置の製造に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭに代表されるＬＳ
Ｉは、高集積化、高速化、高機能化が進むにつれて、そ
れを実現するための製造プロセスが複雑化していること
から、工程数の増加によるコスト増が深刻な問題となっ
ている。またこれに伴い、半導体基板上に絶縁膜や導電
膜を７００〜９００℃の温度で堆積する回数も増え、浅
接合の実現によるＭＩＳＦＥＴの高性能化を達成するこ
とが困難になっている。さらに、微細化に伴う配線抵抗
の増大も高速化の障害となっている。
Ｉは、高集積化、高速化、高機能化が進むにつれて、そ
れを実現するための製造プロセスが複雑化していること
から、工程数の増加によるコスト増が深刻な問題となっ
ている。またこれに伴い、半導体基板上に絶縁膜や導電
膜を７００〜９００℃の温度で堆積する回数も増え、浅
接合の実現によるＭＩＳＦＥＴの高性能化を達成するこ
とが困難になっている。さらに、微細化に伴う配線抵抗
の増大も高速化の障害となっている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ＭＩ
ＳＦＥＴを有する半導体集積回路装置の製造プロセスに
おける熱処理工程を低減することのできる技術を提供す
ることにある。
ＳＦＥＴを有する半導体集積回路装置の製造プロセスに
おける熱処理工程を低減することのできる技術を提供す
ることにある。
【０００４】本発明の他の目的は、ＭＩＳＦＥＴを有す
る半導体集積回路装置の製造プロセスを簡略化すること
のできる技術を提供することにある。
る半導体集積回路装置の製造プロセスを簡略化すること
のできる技術を提供することにある。
【０００５】本発明の他の目的は、ＭＩＳＦＥＴを有す
る半導体集積回路装置の配線抵抗を低減することのでき
る技術を提供することにある。
る半導体集積回路装置の配線抵抗を低減することのでき
る技術を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】（１）本発明の半導体集積回路装置の製造
方法は、ＭＩＳＦＥＴを形成した後の工程で半導体基板
上に堆積するすべての導電膜を５００℃以下の温度で堆
積するようにしたものである。
方法は、ＭＩＳＦＥＴを形成した後の工程で半導体基板
上に堆積するすべての導電膜を５００℃以下の温度で堆
積するようにしたものである。
【０００９】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板上に堆積するすべての導電膜をメタ
ルまたはメタル化合物で構成するようにしたものであ
る。
方法は、半導体基板上に堆積するすべての導電膜をメタ
ルまたはメタル化合物で構成するようにしたものであ
る。
【００１０】（３）本発明の半導体集積回路装置の製造
方法は、ＭＩＳＦＥＴを形成した後の工程で半導体基板
上に堆積するすべての絶縁膜を５００℃以下の温度で堆
積するようにしたものである。
方法は、ＭＩＳＦＥＴを形成した後の工程で半導体基板
上に堆積するすべての絶縁膜を５００℃以下の温度で堆
積するようにしたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）本実施の形態は、メモリ
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子
（キャパシタ）を配置するスタックド・キャパシタ(sta
cked capacitor) 構造のメモリセルを備えたＤＲＡＭの
製造方法に適用したものである。
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子
（キャパシタ）を配置するスタックド・キャパシタ(sta
cked capacitor) 構造のメモリセルを備えたＤＲＡＭの
製造方法に適用したものである。
【００１３】このＤＲＡＭを製造するには、まず図１に
示すように、比抵抗１０Ω・cm程度のｐ- 型単結晶シリ
コンからなる半導体基板１を用意し、その表面を酸化し
て薄い酸化シリコン膜４３を形成した後、ＣＶＤ法を用
いて酸化シリコン膜４３上に窒化シリコン膜４４を堆積
し、フォトレジストをマスクにしてこの窒化シリコン膜
４４をエッチングすることにより、素子分離領域の窒化
シリコン膜４４を除去する。
示すように、比抵抗１０Ω・cm程度のｐ- 型単結晶シリ
コンからなる半導体基板１を用意し、その表面を酸化し
て薄い酸化シリコン膜４３を形成した後、ＣＶＤ法を用
いて酸化シリコン膜４３上に窒化シリコン膜４４を堆積
し、フォトレジストをマスクにしてこの窒化シリコン膜
４４をエッチングすることにより、素子分離領域の窒化
シリコン膜４４を除去する。
【００１４】次に、図２に示すように、窒化シリコン膜
４４をマスクにして半導体基板１を１０００℃程度の温
度でアニールすることにより、膜厚４００nm程度のフィ
ールド酸化膜２を形成する。
４４をマスクにして半導体基板１を１０００℃程度の温
度でアニールすることにより、膜厚４００nm程度のフィ
ールド酸化膜２を形成する。
【００１５】次に、窒化シリコン膜４４を除去した後、
図３に示すように、メモリアレイを形成する領域と周辺
回路のｎチャネル型ＭＩＳＦＥＴを形成する領域の半導
体基板１にｐ型不純物（ホウ素（Ｂ））をイオン注入し
てｐ型ウエル３を形成する。また、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型
不純物（リン（Ｐ））をイオン注入してｎ型ウエル４を
形成する。続いて、ｐ型ウエル３にｐ型不純物（Ｂ）を
イオン注入してｐ型チャネルストッパ層５を形成し、ｎ
型ウエル４にｎ型不純物（Ｐ）をイオン注入してｎ型チ
ャネルストッパ層６を形成する。その後、フィールド酸
化膜２で囲まれたｐ型ウエル３、ｎ型ウエル４のそれぞ
れの活性領域の表面を８００℃程度の温度で熱酸化して
膜厚８nm程度のゲート酸化膜７を形成する。
図３に示すように、メモリアレイを形成する領域と周辺
回路のｎチャネル型ＭＩＳＦＥＴを形成する領域の半導
体基板１にｐ型不純物（ホウ素（Ｂ））をイオン注入し
てｐ型ウエル３を形成する。また、周辺回路のｐチャネ
ル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型
不純物（リン（Ｐ））をイオン注入してｎ型ウエル４を
形成する。続いて、ｐ型ウエル３にｐ型不純物（Ｂ）を
イオン注入してｐ型チャネルストッパ層５を形成し、ｎ
型ウエル４にｎ型不純物（Ｐ）をイオン注入してｎ型チ
ャネルストッパ層６を形成する。その後、フィールド酸
化膜２で囲まれたｐ型ウエル３、ｎ型ウエル４のそれぞ
れの活性領域の表面を８００℃程度の温度で熱酸化して
膜厚８nm程度のゲート酸化膜７を形成する。
【００１６】次に、図４に示すように、メモリセル選択
用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）、周
辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂお
よびｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃを形成
する。ゲート電極８Ａ（ワード線ＷＬ）とゲート電極８
Ｂ、８Ｃは、ＣＶＤ法を用いて半導体基板１上に膜厚１
５０nm程度のタングステン（Ｗ）膜を４７５℃程度の成
膜温度で堆積し、続いてこのＷ膜上にプラズマＣＶＤ法
を用いて膜厚２５０nm程度の窒化シリコン膜９を３６０
℃程度の成膜温度で堆積した後、フォトレジストをマス
クにしたエッチングでこれらの膜をパターニングして同
時に形成する。
用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）、周
辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂお
よびｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃを形成
する。ゲート電極８Ａ（ワード線ＷＬ）とゲート電極８
Ｂ、８Ｃは、ＣＶＤ法を用いて半導体基板１上に膜厚１
５０nm程度のタングステン（Ｗ）膜を４７５℃程度の成
膜温度で堆積し、続いてこのＷ膜上にプラズマＣＶＤ法
を用いて膜厚２５０nm程度の窒化シリコン膜９を３６０
℃程度の成膜温度で堆積した後、フォトレジストをマス
クにしたエッチングでこれらの膜をパターニングして同
時に形成する。
【００１７】次に、図５に示すように、ｐ型ウエル３に
ｎ型不純物（Ｐ）をイオン注入し、ｎ型ウエル４にｐ型
不純物（Ｂ）をイオン注入する。後の工程で行うアニー
ルにより、このｎ型不純物（Ｐ）でメモリセル選択用Ｍ
ＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイ
ン領域）と周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ-
型半導体領域１２とが形成され、ｐ型不純物（Ｂ）で周
辺回路のｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域
１４が形成される。
ｎ型不純物（Ｐ）をイオン注入し、ｎ型ウエル４にｐ型
不純物（Ｂ）をイオン注入する。後の工程で行うアニー
ルにより、このｎ型不純物（Ｐ）でメモリセル選択用Ｍ
ＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイ
ン領域）と周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ-
型半導体領域１２とが形成され、ｐ型不純物（Ｂ）で周
辺回路のｐチャネル型ＭＩＳＦＥＴのｐ- 型半導体領域
１４が形成される。
【００１８】次に、図６に示すように、ゲート電極８Ａ
（ワード線ＷＬ）とゲート電極８Ｂ、８Ｃのそれぞれの
側壁にサイドウォールスペーサ１０を形成した後、周辺
回路のｐ型ウエル３にｎ型不純物（Ｐ）をイオン注入
し、ｎ型ウエル４にｐ型不純物（Ｂ）をイオン注入す
る。サイドウォールスペーサ１０は、プラズマＣＶＤ法
を用いて半導体基板１上に膜厚１００nm程度の窒化シリ
コン膜を３６０℃程度の成膜温度で堆積した後、この窒
化シリコン膜を異方性エッチングで加工して形成する。
（ワード線ＷＬ）とゲート電極８Ｂ、８Ｃのそれぞれの
側壁にサイドウォールスペーサ１０を形成した後、周辺
回路のｐ型ウエル３にｎ型不純物（Ｐ）をイオン注入
し、ｎ型ウエル４にｐ型不純物（Ｂ）をイオン注入す
る。サイドウォールスペーサ１０は、プラズマＣＶＤ法
を用いて半導体基板１上に膜厚１００nm程度の窒化シリ
コン膜を３６０℃程度の成膜温度で堆積した後、この窒
化シリコン膜を異方性エッチングで加工して形成する。
【００１９】次に、図７に示すように、半導体基板１を
９００℃程度の窒素雰囲気中でアニールして前記ｎ型不
純物（Ｐ）とｐ型不純物とを拡散させることにより、メ
モリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソ
ース領域、ドレイン領域）と、周辺回路のｎチャネル型
ＭＩＳＦＥＴのｎ- 型半導体領域１２およびｎ+ 型半導
体領域１３と、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導
体領域１４およびｐ+型半導体領域１５とを形成する。
周辺回路のｎチャネル型ＭＩＳＦＥＴのソース領域、ド
レイン領域のそれぞれは、ｎ- 型半導体領域１２とｎ+
型半導体領域１３とからなるＬＤＤ(Lightly Doped Dra
in) 構造で構成され、ｐチャネル型ＭＩＳＦＥＴのソー
ス領域、ドレイン領域のそれぞれは、ｐ- 型半導体領域
１４とｐ+ 型半導体領域１５とからなるＬＤＤ構造で構
成される。
９００℃程度の窒素雰囲気中でアニールして前記ｎ型不
純物（Ｐ）とｐ型不純物とを拡散させることにより、メ
モリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソ
ース領域、ドレイン領域）と、周辺回路のｎチャネル型
ＭＩＳＦＥＴのｎ- 型半導体領域１２およびｎ+ 型半導
体領域１３と、ｐチャネル型ＭＩＳＦＥＴのｐ- 型半導
体領域１４およびｐ+型半導体領域１５とを形成する。
周辺回路のｎチャネル型ＭＩＳＦＥＴのソース領域、ド
レイン領域のそれぞれは、ｎ- 型半導体領域１２とｎ+
型半導体領域１３とからなるＬＤＤ(Lightly Doped Dra
in) 構造で構成され、ｐチャネル型ＭＩＳＦＥＴのソー
ス領域、ドレイン領域のそれぞれは、ｐ- 型半導体領域
１４とｐ+ 型半導体領域１５とからなるＬＤＤ構造で構
成される。
【００２０】次に、図８に示すように、メモリセル選択
用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴ
およびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部にプ
ラズマＣＶＤ法を用いて膜厚５００nm程度の酸化シリコ
ン膜１６を３９０℃程度の成膜温度で堆積し、続いてこ
の酸化シリコン膜１６を化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ）法で研磨してその表面を平
坦化した後、フォトレジストをマスクにして酸化シリコ
ン膜１６およびゲート酸化膜７をエッチングすることに
より、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
１１（ソース領域、ドレイン領域）の上部に接続孔１
７、１８を形成し、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔのｎ+ 型半導体領域１３（ソース領域、ドレイン領
域）の上部に接続孔１９、２０を形成し、ｐチャネル型
ＭＩＳＦＥＴのｐ+ 型半導体領域１５（ソース領域、ド
レイン領域）の上部に接続孔２１、２２を形成する。
用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴ
およびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部にプ
ラズマＣＶＤ法を用いて膜厚５００nm程度の酸化シリコ
ン膜１６を３９０℃程度の成膜温度で堆積し、続いてこ
の酸化シリコン膜１６を化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ）法で研磨してその表面を平
坦化した後、フォトレジストをマスクにして酸化シリコ
ン膜１６およびゲート酸化膜７をエッチングすることに
より、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
１１（ソース領域、ドレイン領域）の上部に接続孔１
７、１８を形成し、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔのｎ+ 型半導体領域１３（ソース領域、ドレイン領
域）の上部に接続孔１９、２０を形成し、ｐチャネル型
ＭＩＳＦＥＴのｐ+ 型半導体領域１５（ソース領域、ド
レイン領域）の上部に接続孔２１、２２を形成する。
【００２１】このとき、メモリセル選択用ＭＩＳＦＥＴ
のゲート電極８Ａ（ワード線ＷＬ）の上部に形成された
窒化シリコン膜９と側壁に形成された窒化シリコンのサ
イドウォールスペーサ１０は、僅かにエッチングされる
だけなので、接続孔１７、１８が自己整合（セルフアラ
イン）で形成される。同様に、周辺回路のｎチャネル型
ＭＩＳＦＥＴのゲート電極８Ｂ、ｐチャネル型ＭＩＳＦ
ＥＴのゲート電極８Ｃのそれぞれの上部に形成された窒
化シリコン膜９と側壁に形成された窒化シリコンのサイ
ドウォールスペーサ１０は、僅かにエッチングされるだ
けなので、接続孔１９〜２２が自己整合（セルフアライ
ン）で形成される。
のゲート電極８Ａ（ワード線ＷＬ）の上部に形成された
窒化シリコン膜９と側壁に形成された窒化シリコンのサ
イドウォールスペーサ１０は、僅かにエッチングされる
だけなので、接続孔１７、１８が自己整合（セルフアラ
イン）で形成される。同様に、周辺回路のｎチャネル型
ＭＩＳＦＥＴのゲート電極８Ｂ、ｐチャネル型ＭＩＳＦ
ＥＴのゲート電極８Ｃのそれぞれの上部に形成された窒
化シリコン膜９と側壁に形成された窒化シリコンのサイ
ドウォールスペーサ１０は、僅かにエッチングされるだ
けなので、接続孔１９〜２２が自己整合（セルフアライ
ン）で形成される。
【００２２】メモリセル選択用ＭＩＳＦＥＴ、周辺回路
のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜１６の他にも、例えばＣＶＤ法を用いて４５０℃
程度の成膜温度で堆積したオゾン（Ｏ3)−ＢＰＳＧ(Bor
on-doped Phospho Silicate Glass)膜や、ＣＶＤ法を用
いて４００℃程度の成膜温度で堆積したオゾン−ＴＥＯ
Ｓ(Tetra Ethoxy Silane) などを使用することができ
る。これらの絶縁膜は、酸化シリコン膜１６と同じく、
化学的機械研磨（ＣＭＰ）法でその表面を平坦化する。
のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳ
ＦＥＴの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜１６の他にも、例えばＣＶＤ法を用いて４５０℃
程度の成膜温度で堆積したオゾン（Ｏ3)−ＢＰＳＧ(Bor
on-doped Phospho Silicate Glass)膜や、ＣＶＤ法を用
いて４００℃程度の成膜温度で堆積したオゾン−ＴＥＯ
Ｓ(Tetra Ethoxy Silane) などを使用することができ
る。これらの絶縁膜は、酸化シリコン膜１６と同じく、
化学的機械研磨（ＣＭＰ）法でその表面を平坦化する。
【００２３】次に、図９に示すように、接続孔１７〜２
２の内部にチタンナイトライド（ＴｉＮ）とＷの積層膜
で構成されたプラグ２３を埋め込む。このプラグ２３
は、酸化シリコン膜１６の上部に基板とＷ膜との接着層
となる膜厚５０nm程度のＴｉＮ膜をスパッタリング法を
用いて堆積し、続いてＣＶＤ法を用いてこのＴｉＮ膜の
上部に膜厚３００nm程度のＷ膜を４７５℃程度の成膜温
度で堆積した後、このＷ膜とＴｉＮ膜とをエッチバック
して形成する。
２の内部にチタンナイトライド（ＴｉＮ）とＷの積層膜
で構成されたプラグ２３を埋め込む。このプラグ２３
は、酸化シリコン膜１６の上部に基板とＷ膜との接着層
となる膜厚５０nm程度のＴｉＮ膜をスパッタリング法を
用いて堆積し、続いてＣＶＤ法を用いてこのＴｉＮ膜の
上部に膜厚３００nm程度のＷ膜を４７５℃程度の成膜温
度で堆積した後、このＷ膜とＴｉＮ膜とをエッチバック
して形成する。
【００２４】このとき、プラグ２３と基板のコンタクト
抵抗を低減するために、接続孔１７〜２２の底部にＴｉ
シリサイド（ＴｉＳｉ2)層を形成してもよい。Ｔｉシリ
サイド層は、スパッタリング法を用いて酸化シリコン膜
１６の上部に膜厚５０nm程度のＴｉ膜を堆積し、８００
℃程度のアニールでこのＴｉ膜と接続孔１７〜２２の底
部の基板とを反応させた後、酸化シリコン膜１６上に残
った未反応のＴｉ膜をウェットエッチングで除去して形
成する。その後、酸化シリコン膜１６の上部に堆積した
ＴｉＮ膜とＷ膜とをエッチバックしてプラグ２３を形成
する。
抵抗を低減するために、接続孔１７〜２２の底部にＴｉ
シリサイド（ＴｉＳｉ2)層を形成してもよい。Ｔｉシリ
サイド層は、スパッタリング法を用いて酸化シリコン膜
１６の上部に膜厚５０nm程度のＴｉ膜を堆積し、８００
℃程度のアニールでこのＴｉ膜と接続孔１７〜２２の底
部の基板とを反応させた後、酸化シリコン膜１６上に残
った未反応のＴｉ膜をウェットエッチングで除去して形
成する。その後、酸化シリコン膜１６の上部に堆積した
ＴｉＮ膜とＷ膜とをエッチバックしてプラグ２３を形成
する。
【００２５】次に、図１０に示すように、酸化シリコン
膜１６の上部にビット線ＢＬ1,ＢＬ2 と周辺回路の配線
２４Ａ、２４Ｂとを形成する。ビット線ＢＬ1,ＢＬ2 と
配線２４Ａ、２４Ｂは、プラズマＣＶＤ法を用いて酸化
シリコン膜１６の上部に膜厚３００nm程度のＷ膜を４７
５℃程度の成膜温度で堆積し、続いてこのＷ膜の上部に
ＣＶＤ法を用いて膜厚２００nm程度の窒化シリコン膜２
５を３６０℃程度の成膜温度で堆積した後、フォトレジ
ストをマスクにしたエッチングでこれらの膜をパターニ
ングして同時に形成する。
膜１６の上部にビット線ＢＬ1,ＢＬ2 と周辺回路の配線
２４Ａ、２４Ｂとを形成する。ビット線ＢＬ1,ＢＬ2 と
配線２４Ａ、２４Ｂは、プラズマＣＶＤ法を用いて酸化
シリコン膜１６の上部に膜厚３００nm程度のＷ膜を４７
５℃程度の成膜温度で堆積し、続いてこのＷ膜の上部に
ＣＶＤ法を用いて膜厚２００nm程度の窒化シリコン膜２
５を３６０℃程度の成膜温度で堆積した後、フォトレジ
ストをマスクにしたエッチングでこれらの膜をパターニ
ングして同時に形成する。
【００２６】ビット線ＢＬ1 は、前記接続孔１７を通じ
てメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方（ｎ型半導体領域１１）と電気的に接続さ
れる。またビット線ＢＬ2 は、前記接続孔１９を通じて
周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのソース領
域、ドレイン領域の一方（ｎ+ 型半導体領域１３）と電
気的に接続される。
てメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方（ｎ型半導体領域１１）と電気的に接続さ
れる。またビット線ＢＬ2 は、前記接続孔１９を通じて
周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのソース領
域、ドレイン領域の一方（ｎ+ 型半導体領域１３）と電
気的に接続される。
【００２７】周辺回路の配線２４Ａの一端は、接続孔２
０を通じてｎチャネル型ＭＩＳＦＥＴのソース領域、ド
レイン領域の他方（ｎ+ 型半導体領域１３）と電気的に
接続され、他端は接続孔２１を通じてｐチャネル型ＭＩ
ＳＦＥＴのソース領域、ドレイン領域の一方（ｐ+ 型半
導体領域１５）と電気的に接続される。また配線２４Ｂ
は、接続孔２２を通じてｐチャネル型ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の他方（ｐ+ 型半導体領域１
５）と電気的に接続される。
０を通じてｎチャネル型ＭＩＳＦＥＴのソース領域、ド
レイン領域の他方（ｎ+ 型半導体領域１３）と電気的に
接続され、他端は接続孔２１を通じてｐチャネル型ＭＩ
ＳＦＥＴのソース領域、ドレイン領域の一方（ｐ+ 型半
導体領域１５）と電気的に接続される。また配線２４Ｂ
は、接続孔２２を通じてｐチャネル型ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の他方（ｐ+ 型半導体領域１
５）と電気的に接続される。
【００２８】次に、図１１に示すように、ビット線ＢＬ
1,ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの側壁にサイ
ドウォールスペーサ２６を形成する。サイドウォールス
ペーサ２６は、プラズマＣＶＤ法を用いて酸化シリコン
膜１６の上部に膜厚１００nm程度の窒化シリコン膜を３
６０℃程度の成膜温度で堆積した後、この窒化シリコン
膜を異方性エッチングで加工して形成する。
1,ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの側壁にサイ
ドウォールスペーサ２６を形成する。サイドウォールス
ペーサ２６は、プラズマＣＶＤ法を用いて酸化シリコン
膜１６の上部に膜厚１００nm程度の窒化シリコン膜を３
６０℃程度の成膜温度で堆積した後、この窒化シリコン
膜を異方性エッチングで加工して形成する。
【００２９】次に、図１２に示すように、ビット線ＢＬ
1,ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの上部にプラ
ズマＣＶＤ法を用いて膜厚５００nm程度の酸化シリコン
膜２７を３９０℃程度の成膜温度で堆積し、続いてこの
酸化シリコン膜２７を化学的機械研磨（ＣＭＰ）法で研
磨してその表面を平坦化した後、フォトレジストをマス
クにして酸化シリコン膜２７をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１
１（ソース領域、ドレイン領域）の一方の上部に形成さ
れた前記接続孔１８の上部に接続孔２８を形成する。こ
のとき、ビット線ＢＬ1 の上部に形成された窒化シリコ
ン膜２５と側壁に形成された窒化シリコンのサイドウォ
ールスペーサ２６は、僅かにエッチングされるだけなの
で、接続孔２８が自己整合（セルフアライン）で形成さ
れる。
1,ＢＬ2 と配線２４Ａ、２４Ｂのそれぞれの上部にプラ
ズマＣＶＤ法を用いて膜厚５００nm程度の酸化シリコン
膜２７を３９０℃程度の成膜温度で堆積し、続いてこの
酸化シリコン膜２７を化学的機械研磨（ＣＭＰ）法で研
磨してその表面を平坦化した後、フォトレジストをマス
クにして酸化シリコン膜２７をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１
１（ソース領域、ドレイン領域）の一方の上部に形成さ
れた前記接続孔１８の上部に接続孔２８を形成する。こ
のとき、ビット線ＢＬ1 の上部に形成された窒化シリコ
ン膜２５と側壁に形成された窒化シリコンのサイドウォ
ールスペーサ２６は、僅かにエッチングされるだけなの
で、接続孔２８が自己整合（セルフアライン）で形成さ
れる。
【００３０】ビット線ＢＬ1,ＢＬ2 および配線２４Ａ、
２４Ｂの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜２７の他にも、例えば前記のオゾン−ＢＰＳＧ膜
やオゾン−ＴＥＯＳ膜、あるいはスピンオングラス(Spi
n On Glass; ＳＯＧ）膜などを使用することができる。
オゾン−ＢＰＳＧ膜やオゾン−ＴＥＯＳ膜を使用した場
合は、酸化シリコン膜２７と同じく化学的機械研磨（Ｃ
ＭＰ）法でその表面を平坦化する。
２４Ｂの上部に堆積する絶縁膜としては、上記酸化シリ
コン膜２７の他にも、例えば前記のオゾン−ＢＰＳＧ膜
やオゾン−ＴＥＯＳ膜、あるいはスピンオングラス(Spi
n On Glass; ＳＯＧ）膜などを使用することができる。
オゾン−ＢＰＳＧ膜やオゾン−ＴＥＯＳ膜を使用した場
合は、酸化シリコン膜２７と同じく化学的機械研磨（Ｃ
ＭＰ）法でその表面を平坦化する。
【００３１】次に、図１３に示すように、接続孔２８の
内部にＷのプラグ３０を埋め込んだ後、接続孔２８の上
部に情報蓄積用容量素子の蓄積電極（下部電極）３２を
形成する。Ｗのプラグ３０は、ＣＶＤ法を用いて酸化シ
リコン膜２７の上部に膜厚３００nm程度のＷ膜を５００
℃程度の成膜温度で堆積した後、このＷ膜をエッチバッ
クして形成する。蓄積電極３２は、ＣＶＤ法を用いて酸
化シリコン膜２７の上部に膜厚５００nm程度のＷ膜を４
７５℃程度の成膜温度で堆積した後、フォトレジストを
マスクにしたエッチングでこのＷ膜をパターニングして
形成する。プラグ３０を構成するＷ膜は、接続孔２８の
内部のカバレージを確保する必要があるので、蓄積電極
３２を構成するＷ膜の成膜温度（４７５℃）よりも高い
成膜温度（５００℃）で堆積する。
内部にＷのプラグ３０を埋め込んだ後、接続孔２８の上
部に情報蓄積用容量素子の蓄積電極（下部電極）３２を
形成する。Ｗのプラグ３０は、ＣＶＤ法を用いて酸化シ
リコン膜２７の上部に膜厚３００nm程度のＷ膜を５００
℃程度の成膜温度で堆積した後、このＷ膜をエッチバッ
クして形成する。蓄積電極３２は、ＣＶＤ法を用いて酸
化シリコン膜２７の上部に膜厚５００nm程度のＷ膜を４
７５℃程度の成膜温度で堆積した後、フォトレジストを
マスクにしたエッチングでこのＷ膜をパターニングして
形成する。プラグ３０を構成するＷ膜は、接続孔２８の
内部のカバレージを確保する必要があるので、蓄積電極
３２を構成するＷ膜の成膜温度（４７５℃）よりも高い
成膜温度（５００℃）で堆積する。
【００３２】次に、図１４に示すように、蓄積電極３２
の上部に情報蓄積用容量素子の容量絶縁膜３３とプレー
ト電極（上部電極）３４とを形成する。容量絶縁膜３３
とプレート電極３４は、ＣＶＤ法を用いて蓄積電極３２
の上部に膜厚１５nm程度のＴａ2 Ｏ5 膜を４００〜４８
０℃程度の成膜温度で堆積した後、Ｔａ2 Ｏ5 膜の上部
にスパッタリング法で膜厚１５０nm程度のＴｉＮ膜を堆
積し、フォトレジストをマスクにしたエッチングでこれ
らの膜をパターニングして同時に形成する。これによ
り、蓄積電極３２と容量絶縁膜３３とプレート電極３４
とで構成されたメモリセルの情報蓄積用容量素子Ｃが形
成される。
の上部に情報蓄積用容量素子の容量絶縁膜３３とプレー
ト電極（上部電極）３４とを形成する。容量絶縁膜３３
とプレート電極３４は、ＣＶＤ法を用いて蓄積電極３２
の上部に膜厚１５nm程度のＴａ2 Ｏ5 膜を４００〜４８
０℃程度の成膜温度で堆積した後、Ｔａ2 Ｏ5 膜の上部
にスパッタリング法で膜厚１５０nm程度のＴｉＮ膜を堆
積し、フォトレジストをマスクにしたエッチングでこれ
らの膜をパターニングして同時に形成する。これによ
り、蓄積電極３２と容量絶縁膜３３とプレート電極３４
とで構成されたメモリセルの情報蓄積用容量素子Ｃが形
成される。
【００３３】次に、図１５に示すように、プラズマＣＶ
Ｄ法を用いて情報蓄積用容量素子Ｃの上部に膜厚５００
nm程度の酸化シリコン膜３５を３９０℃程度の成膜温度
で堆積した後、フォトレジストをマスクにして酸化シリ
コン膜３５をエッチングすることにより、情報蓄積用容
量素子Ｃのプレート電極３４の上部に接続孔３６を形成
する。また同時に、酸化シリコン膜３５、酸化シリコン
膜２７および窒化シリコン膜２５をエッチングすること
により、周辺回路の配線２４Ａの上部に接続孔３７を形
成し、配線２４Ｂの上部に接続孔３８を形成する。情報
蓄積用容量素子Ｃの上部に堆積する絶縁膜としては、上
記酸化シリコン膜３５の他にも、例えば２層の酸化シリ
コン膜３５の間にスピンオングラス膜を介在させた３層
の絶縁膜などを使用することができる。
Ｄ法を用いて情報蓄積用容量素子Ｃの上部に膜厚５００
nm程度の酸化シリコン膜３５を３９０℃程度の成膜温度
で堆積した後、フォトレジストをマスクにして酸化シリ
コン膜３５をエッチングすることにより、情報蓄積用容
量素子Ｃのプレート電極３４の上部に接続孔３６を形成
する。また同時に、酸化シリコン膜３５、酸化シリコン
膜２７および窒化シリコン膜２５をエッチングすること
により、周辺回路の配線２４Ａの上部に接続孔３７を形
成し、配線２４Ｂの上部に接続孔３８を形成する。情報
蓄積用容量素子Ｃの上部に堆積する絶縁膜としては、上
記酸化シリコン膜３５の他にも、例えば２層の酸化シリ
コン膜３５の間にスピンオングラス膜を介在させた３層
の絶縁膜などを使用することができる。
【００３４】次に、図１６に示すように、酸化シリコン
膜３７の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成す
る。配線３９Ａ、３９Ｂ、３９Ｃは、酸化シリコン膜３
５の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ
膜、膜厚５００nm程度のＡｌ（アルミニウム）合金膜お
よび膜厚１０nm程度のＴｉＮ膜を堆積した後、フォトレ
ジストをマスクにしたエッチングでこれらの膜をパター
ニングして同時に形成する。以上の工程により、本実施
の形態のＤＲＡＭが略完成する。
膜３７の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成す
る。配線３９Ａ、３９Ｂ、３９Ｃは、酸化シリコン膜３
５の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ
膜、膜厚５００nm程度のＡｌ（アルミニウム）合金膜お
よび膜厚１０nm程度のＴｉＮ膜を堆積した後、フォトレ
ジストをマスクにしたエッチングでこれらの膜をパター
ニングして同時に形成する。以上の工程により、本実施
の形態のＤＲＡＭが略完成する。
【００３５】本実施の形態のＤＲＡＭの製造方法によれ
ば、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの
それぞれのソース領域、ドレイン領域を形成した後の工
程で、配線用導電膜および絶縁膜を５００℃以下の温度
で堆積することにより、高温熱処理による不純物の基板
内への拡散が抑制され、ソース領域、ドレイン領域の浅
接合化が実現できるので、ＤＲＡＭの高性能化を推進す
ることができる。
ば、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの
それぞれのソース領域、ドレイン領域を形成した後の工
程で、配線用導電膜および絶縁膜を５００℃以下の温度
で堆積することにより、高温熱処理による不純物の基板
内への拡散が抑制され、ソース領域、ドレイン領域の浅
接合化が実現できるので、ＤＲＡＭの高性能化を推進す
ることができる。
【００３６】本実施の形態のＤＲＡＭの製造方法によれ
ば、すべての配線用導電膜をメタル材料（Ｗ、Ａｌ）ま
たはメタル化合物材料（ＴｉＮ）で構成することによ
り、微細化に伴う配線抵抗を低減することができるの
で、ＤＲＡＭの高速化を推進することができる。配線用
導電膜としては、本実施の形態で用いたもの以外にも、
例えばＴｉ、銅（Ｃｕ）などを使用することができる。
ば、すべての配線用導電膜をメタル材料（Ｗ、Ａｌ）ま
たはメタル化合物材料（ＴｉＮ）で構成することによ
り、微細化に伴う配線抵抗を低減することができるの
で、ＤＲＡＭの高速化を推進することができる。配線用
導電膜としては、本実施の形態で用いたもの以外にも、
例えばＴｉ、銅（Ｃｕ）などを使用することができる。
【００３７】（実施の形態２）前記実施の形態１では、
メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワー
ド線ＷＬ）、周辺回路のｎチャネル型ＭＩＳＦＥＴのゲ
ート電極８Ｂおよびｐチャネル型ＭＩＳＦＥＴのゲート
電極８Ｃのそれぞれを４７５℃程度の成膜温度で堆積し
たＷ膜で構成したが、本実施の形態では、図１７に示す
ように、ゲート電極８Ａ（ワード線ＷＬ）およびゲート
電極８Ｂ、８Ｃを多結晶シリコン膜とＴｉＮ膜とＷ膜の
積層膜で構成する。
メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワー
ド線ＷＬ）、周辺回路のｎチャネル型ＭＩＳＦＥＴのゲ
ート電極８Ｂおよびｐチャネル型ＭＩＳＦＥＴのゲート
電極８Ｃのそれぞれを４７５℃程度の成膜温度で堆積し
たＷ膜で構成したが、本実施の形態では、図１７に示す
ように、ゲート電極８Ａ（ワード線ＷＬ）およびゲート
電極８Ｂ、８Ｃを多結晶シリコン膜とＴｉＮ膜とＷ膜の
積層膜で構成する。
【００３８】この場合は、まずＣＶＤ法を用いて膜厚２
５０nm程度の多結晶シリコン膜を５４０℃程度の成膜温
度で堆積した後、多結晶シリコン膜の上部に多結晶シリ
コン膜とＷ膜との接着層となる膜厚５０nm程度のＴｉＮ
膜をスパッタリング法で堆積する。多結晶シリコン膜に
は1.５×１０20cm-3程度のｎ型不純物（Ｐ）を添加す
る。
５０nm程度の多結晶シリコン膜を５４０℃程度の成膜温
度で堆積した後、多結晶シリコン膜の上部に多結晶シリ
コン膜とＷ膜との接着層となる膜厚５０nm程度のＴｉＮ
膜をスパッタリング法で堆積する。多結晶シリコン膜に
は1.５×１０20cm-3程度のｎ型不純物（Ｐ）を添加す
る。
【００３９】次に、ＴｉＮ膜の上部にＣＶＤ法を用いて
膜厚１００nm程度のＷ膜を４７５℃程度の成膜温度で堆
積し、続いてＷ膜の上部にプラズマＣＶＤ法を用いて膜
厚２５０nm程度の窒化シリコン膜９を３６０℃程度の成
膜温度で堆積した後、フォトレジストをマスクにしたエ
ッチングで窒化シリコン膜９、Ｗ膜、ＴｉＮ膜および多
結晶シリコン膜をパターニングし、ゲート電極８Ａ（ワ
ード線ＷＬ）およびゲート電極８Ｂ、８Ｃを同時に形成
する。それ以外の工程は、前記実施の形態１と同じであ
る。
膜厚１００nm程度のＷ膜を４７５℃程度の成膜温度で堆
積し、続いてＷ膜の上部にプラズマＣＶＤ法を用いて膜
厚２５０nm程度の窒化シリコン膜９を３６０℃程度の成
膜温度で堆積した後、フォトレジストをマスクにしたエ
ッチングで窒化シリコン膜９、Ｗ膜、ＴｉＮ膜および多
結晶シリコン膜をパターニングし、ゲート電極８Ａ（ワ
ード線ＷＬ）およびゲート電極８Ｂ、８Ｃを同時に形成
する。それ以外の工程は、前記実施の形態１と同じであ
る。
【００４０】本実施の形態のＤＲＡＭの製造方法によれ
ば、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの
それぞれのソース領域、ドレイン領域を形成した後の工
程で、配線用導電膜および絶縁膜を５００℃以下の温度
で堆積することにより、ＤＲＡＭの高性能化を推進する
ことができる。
ば、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの
それぞれのソース領域、ドレイン領域を形成した後の工
程で、配線用導電膜および絶縁膜を５００℃以下の温度
で堆積することにより、ＤＲＡＭの高性能化を推進する
ことができる。
【００４１】本実施の形態のＤＲＡＭの製造方法によれ
ば、すべての配線用導電膜をメタル材料またはメタル化
合物材料を含んだ材料で構成することにより、前記実施
の形態１と同様、ＤＲＡＭの高速化を推進することがで
きる。
ば、すべての配線用導電膜をメタル材料またはメタル化
合物材料を含んだ材料で構成することにより、前記実施
の形態１と同様、ＤＲＡＭの高速化を推進することがで
きる。
【００４２】（実施の形態３）本実施の形態のＤＲＡＭ
を製造するには、まず図１８に示すように、ｐ- 型の単
結晶シリコンからなる半導体基板１の表面を熱酸化して
薄い酸化シリコン膜４３を形成した後、ＣＶＤ法を用い
て酸化シリコン膜４３上に窒化シリコン膜４４を堆積
し、フォトレジストをマスクにして窒化シリコン膜４４
をエッチングすることにより、素子分離領域の窒化シリ
コン膜４４を除去する。
を製造するには、まず図１８に示すように、ｐ- 型の単
結晶シリコンからなる半導体基板１の表面を熱酸化して
薄い酸化シリコン膜４３を形成した後、ＣＶＤ法を用い
て酸化シリコン膜４３上に窒化シリコン膜４４を堆積
し、フォトレジストをマスクにして窒化シリコン膜４４
をエッチングすることにより、素子分離領域の窒化シリ
コン膜４４を除去する。
【００４３】次に、図１９に示すように、窒化シリコン
膜４４をマスクにして素子分離領域の半導体基板１をエ
ッチングすることにより、深さ0.３５μｍ程度の浅溝５
２を形成し、次いでこの浅溝５２の内部に熱酸化法で膜
厚１０μｍ程度の酸化シリコン膜５３を形成する。
膜４４をマスクにして素子分離領域の半導体基板１をエ
ッチングすることにより、深さ0.３５μｍ程度の浅溝５
２を形成し、次いでこの浅溝５２の内部に熱酸化法で膜
厚１０μｍ程度の酸化シリコン膜５３を形成する。
【００４４】次に、図２０に示すように、浅溝５２の内
部に酸化シリコン膜５４を埋め込む。浅溝５２の内部に
酸化シリコン膜５４を埋め込むには、ＣＶＤ法を用いて
半導体基板１上に膜厚６００nm程度の酸化シリコン膜５
４を堆積した後、化学的機械研磨（ＣＭＰ）法でこの酸
化シリコン膜５４を研磨する。その後、半導体基板１上
に残った窒化シリコン膜４４をエッチングで除去する。
部に酸化シリコン膜５４を埋め込む。浅溝５２の内部に
酸化シリコン膜５４を埋め込むには、ＣＶＤ法を用いて
半導体基板１上に膜厚６００nm程度の酸化シリコン膜５
４を堆積した後、化学的機械研磨（ＣＭＰ）法でこの酸
化シリコン膜５４を研磨する。その後、半導体基板１上
に残った窒化シリコン膜４４をエッチングで除去する。
【００４５】次に、図２１に示すように、メモリアレイ
を形成する領域と周辺回路のｎチャネル型ＭＩＳＦＥＴ
を形成する領域の半導体基板１にｐ型不純物（Ｂ）をイ
オン注入してｐ型ウエル３を形成し、周辺回路のｐチャ
ネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ
型不純物（Ｐ）をイオン注入してｎ型ウエル４を形成す
る。このとき、ｎ型不純物、ｐ型不純物のそれぞれの分
布のピークが浅溝５２の深さとほぼ一致するようにイオ
ン注入を行うことにより、ｐ型ウエル３をｐ型チャネル
ストッパ層と兼用させ、ｎ型ウエル４をｎ型チャネルス
トッパ層と兼用させる。
を形成する領域と周辺回路のｎチャネル型ＭＩＳＦＥＴ
を形成する領域の半導体基板１にｐ型不純物（Ｂ）をイ
オン注入してｐ型ウエル３を形成し、周辺回路のｐチャ
ネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ
型不純物（Ｐ）をイオン注入してｎ型ウエル４を形成す
る。このとき、ｎ型不純物、ｐ型不純物のそれぞれの分
布のピークが浅溝５２の深さとほぼ一致するようにイオ
ン注入を行うことにより、ｐ型ウエル３をｐ型チャネル
ストッパ層と兼用させ、ｎ型ウエル４をｎ型チャネルス
トッパ層と兼用させる。
【００４６】次に、図２２に示すように、浅溝５２で囲
まれたｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領
域の表面を８００℃程度の温度で熱酸化して膜厚８nm程
度のゲート酸化膜７を形成する。これ以後の工程は、前
記実施の形態１と同じである。
まれたｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領
域の表面を８００℃程度の温度で熱酸化して膜厚８nm程
度のゲート酸化膜７を形成する。これ以後の工程は、前
記実施の形態１と同じである。
【００４７】本実施の形態のＤＲＡＭの製造方法によれ
ば、ｐ型ウエル３をｐ型チャネルストッパ層と兼用さ
せ、ｎ型ウエル４をｎ型チャネルストッパ層と兼用させ
ることにより、ｐ型チャネルストッパ層を形成するため
のイオン注入とｎ型ウエル４を形成するためのイオン注
入とが不要となるので、前記実施の形態１の製造方法と
比べてＤＲＡＭの製造工程を簡略化することができる。
ば、ｐ型ウエル３をｐ型チャネルストッパ層と兼用さ
せ、ｎ型ウエル４をｎ型チャネルストッパ層と兼用させ
ることにより、ｐ型チャネルストッパ層を形成するため
のイオン注入とｎ型ウエル４を形成するためのイオン注
入とが不要となるので、前記実施の形態１の製造方法と
比べてＤＲＡＭの製造工程を簡略化することができる。
【００４８】本実施の形態のＤＲＡＭの製造方法によれ
ば、半導体基板１に形成した浅溝５２で素子分離を行う
ことにより、ＤＲＡＭの微細化を促進することができ
る。また、素子分離領域と活性領域との間の段差がなく
なるため、半導体基板１上に堆積したゲート電極材料な
どの導電膜の膜厚が段差部で薄くなったりする不具合を
防止することができる。
ば、半導体基板１に形成した浅溝５２で素子分離を行う
ことにより、ＤＲＡＭの微細化を促進することができ
る。また、素子分離領域と活性領域との間の段差がなく
なるため、半導体基板１上に堆積したゲート電極材料な
どの導電膜の膜厚が段差部で薄くなったりする不具合を
防止することができる。
【００４９】（実施の形態４）本実施の形態のＤＲＡＭ
を製造するには、まず前記実施の形態１の製造方法に従
って、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
を形成した後、それらの上部に酸化シリコン膜１６を堆
積し、続いてこの酸化シリコン膜１６を化学的機械研磨
（ＣＭＰ）法で研磨してその表面を平坦化した後、図２
３に示すように、フォトレジストをマスクにして酸化シ
リコン膜１６およびゲート酸化膜７をエッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体
領域１１（ソース領域、ドレイン領域）の上部に接続孔
１７、１８を形成する。
を製造するには、まず前記実施の形態１の製造方法に従
って、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
を形成した後、それらの上部に酸化シリコン膜１６を堆
積し、続いてこの酸化シリコン膜１６を化学的機械研磨
（ＣＭＰ）法で研磨してその表面を平坦化した後、図２
３に示すように、フォトレジストをマスクにして酸化シ
リコン膜１６およびゲート酸化膜７をエッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体
領域１１（ソース領域、ドレイン領域）の上部に接続孔
１７、１８を形成する。
【００５０】次に、図２４に示すように、接続孔１７、
１８の内部に多結晶シリコンのプラグ２９を埋め込む。
このプラグ２９は、ＣＶＤ法を用いて酸化シリコン膜１
６の上部に膜厚３００nm程度の多結晶シリコン膜を５４
０℃程度の成膜温度で堆積した後、この多結晶シリコン
膜をエッチバックして形成する。この多結晶シリコン膜
にはｎ型不純物（Ｐ）を添加する。
１８の内部に多結晶シリコンのプラグ２９を埋め込む。
このプラグ２９は、ＣＶＤ法を用いて酸化シリコン膜１
６の上部に膜厚３００nm程度の多結晶シリコン膜を５４
０℃程度の成膜温度で堆積した後、この多結晶シリコン
膜をエッチバックして形成する。この多結晶シリコン膜
にはｎ型不純物（Ｐ）を添加する。
【００５１】次に、図２５に示すように、多結晶シリコ
ンのプラグ２９の表面にＴｉシリサイド層３１を形成す
る。Ｔｉシリサイド層３１は、接続孔１７、１８の内部
に多結晶シリコンのプラグ２９を埋め込んだ直後に、ス
パッタリング法を用いて酸化シリコン膜１６の上部に膜
厚５０nm程度のＴｉ膜を堆積し、８００℃程度のアニー
ルでこのＴｉ膜と多結晶シリコン（プラグ２９）とを反
応させた後、酸化シリコン膜１６の上部に残った未反応
のＴｉ膜をウェットエッチングで除去して形成する。
ンのプラグ２９の表面にＴｉシリサイド層３１を形成す
る。Ｔｉシリサイド層３１は、接続孔１７、１８の内部
に多結晶シリコンのプラグ２９を埋め込んだ直後に、ス
パッタリング法を用いて酸化シリコン膜１６の上部に膜
厚５０nm程度のＴｉ膜を堆積し、８００℃程度のアニー
ルでこのＴｉ膜と多結晶シリコン（プラグ２９）とを反
応させた後、酸化シリコン膜１６の上部に残った未反応
のＴｉ膜をウェットエッチングで除去して形成する。
【００５２】次に、図２６に示すように、プラズマＣＶ
Ｄ法を用いて酸化シリコン膜１６の上部に膜厚５０nm程
度の酸化シリコン膜４５を３６０℃程度の成膜温度で堆
積した後、フォトレジストをマスクにして酸化シリコン
膜４５、酸化シリコン膜１６およびゲート酸化膜７をエ
ッチングすることにより、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴのｎ+ 型半導体領域１３（ソース領域、ドレイ
ン領域）の上部に接続孔１９、２０を形成し、ｐチャネ
ル型ＭＩＳＦＥＴのｐ+ 型半導体領域１５（ソース領
域、ドレイン領域）の上部に接続孔２１、２２を形成す
る。またこのとき、メモリセル選択用ＭＩＳＦＥＴのｎ
型半導体領域１１（ソース領域、ドレイン領域）の一方
の上部に形成された前記接続孔１７の上部の酸化シリコ
ン膜４５を除去する。
Ｄ法を用いて酸化シリコン膜１６の上部に膜厚５０nm程
度の酸化シリコン膜４５を３６０℃程度の成膜温度で堆
積した後、フォトレジストをマスクにして酸化シリコン
膜４５、酸化シリコン膜１６およびゲート酸化膜７をエ
ッチングすることにより、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴのｎ+ 型半導体領域１３（ソース領域、ドレイ
ン領域）の上部に接続孔１９、２０を形成し、ｐチャネ
ル型ＭＩＳＦＥＴのｐ+ 型半導体領域１５（ソース領
域、ドレイン領域）の上部に接続孔２１、２２を形成す
る。またこのとき、メモリセル選択用ＭＩＳＦＥＴのｎ
型半導体領域１１（ソース領域、ドレイン領域）の一方
の上部に形成された前記接続孔１７の上部の酸化シリコ
ン膜４５を除去する。
【００５３】次に、図２７に示すように、前記実施の形
態１の方法に従って周辺回路の接続孔１９〜２２の内部
にＴｉＮとＷの積層膜で構成されたプラグ２３を埋め込
んだ後、図２８に示すように、酸化シリコン膜４５の上
部にビット線ＢＬ1,ＢＬ2 と周辺回路の配線２４Ａ、２
４Ｂを形成し、次いでビット線ＢＬ1,ＢＬ2 と配線２４
Ａ、２４Ｂのそれぞれの側壁にサイドウォールスペーサ
２６を形成する。
態１の方法に従って周辺回路の接続孔１９〜２２の内部
にＴｉＮとＷの積層膜で構成されたプラグ２３を埋め込
んだ後、図２８に示すように、酸化シリコン膜４５の上
部にビット線ＢＬ1,ＢＬ2 と周辺回路の配線２４Ａ、２
４Ｂを形成し、次いでビット線ＢＬ1,ＢＬ2 と配線２４
Ａ、２４Ｂのそれぞれの側壁にサイドウォールスペーサ
２６を形成する。
【００５４】次に、図２９に示すように、前記実施の形
態１の方法に従ってビット線ＢＬ1,BL2 と配線２４Ａ、
２４Ｂのそれぞれの上部に酸化シリコン膜２７を堆積
し、次いでその表面を化学的機械研磨（ＣＭＰ）法で研
磨して平坦化した後、フォトレジストをマスクにして酸
化シリコン膜２７をエッチングすることにより、メモリ
セル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース
領域、ドレイン領域）の一方の上部に形成された前記接
続孔１８の上部に自己整合（セルフアライン）で接続孔
２８を形成する。
態１の方法に従ってビット線ＢＬ1,BL2 と配線２４Ａ、
２４Ｂのそれぞれの上部に酸化シリコン膜２７を堆積
し、次いでその表面を化学的機械研磨（ＣＭＰ）法で研
磨して平坦化した後、フォトレジストをマスクにして酸
化シリコン膜２７をエッチングすることにより、メモリ
セル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース
領域、ドレイン領域）の一方の上部に形成された前記接
続孔１８の上部に自己整合（セルフアライン）で接続孔
２８を形成する。
【００５５】次に、図３０に示すように、接続孔２８の
底部に露出した前記Ｔｉシリサイド層３０の表面の異物
をＡｒ（アルゴン）などを用いたスパッタエッチングで
除去した後、前記実施の形態１の方法に従って接続孔２
８の内部に多結晶シリコンあるいはＷのプラグ３０を埋
め込む。このとき、多結晶シリコンのプラグ２９の表面
にＴｉシリサイド層３１が形成されていない場合には、
接続孔２８の内部にプラグ３０を埋め込む際にプラグ２
９（多結晶シリコン）の表面が酸化されるので、コンタ
クト抵抗が増加する。このとき、プラグ２９（多結晶シ
リコン）の表面の酸化膜を除去するためのウェットエッ
チングを行うと、接続孔２８の底部や側壁の絶縁膜がサ
イドエッチングされるので、接続孔１８、２８の形状不
良を引き起こす。
底部に露出した前記Ｔｉシリサイド層３０の表面の異物
をＡｒ（アルゴン）などを用いたスパッタエッチングで
除去した後、前記実施の形態１の方法に従って接続孔２
８の内部に多結晶シリコンあるいはＷのプラグ３０を埋
め込む。このとき、多結晶シリコンのプラグ２９の表面
にＴｉシリサイド層３１が形成されていない場合には、
接続孔２８の内部にプラグ３０を埋め込む際にプラグ２
９（多結晶シリコン）の表面が酸化されるので、コンタ
クト抵抗が増加する。このとき、プラグ２９（多結晶シ
リコン）の表面の酸化膜を除去するためのウェットエッ
チングを行うと、接続孔２８の底部や側壁の絶縁膜がサ
イドエッチングされるので、接続孔１８、２８の形状不
良を引き起こす。
【００５６】本実施の形態のＤＲＡＭの製造方法によれ
ば、接続孔１８の内部に埋め込まれた前記多結晶シリコ
ンのプラグ２９の表面にＴｉシリサイド層３１を形成し
てプラグ２９（多結晶シリコン）の表面の酸化を防いで
いるので、上記のような問題は生じない。すなわち、接
続孔２８の内部に埋め込むプラグ３０の材料が多結晶シ
リコンの場合は、ウェットエッチングを行わなくともコ
ンタクト抵抗を低減することができる。また、プラグ３
０の材料がＷなどのメタル材料の場合は、Ｔｉシリサイ
ド層３１の表面の異物をＡｒスパッタなどで除去するだ
けでコンタクト抵抗を低減することができる。
ば、接続孔１８の内部に埋め込まれた前記多結晶シリコ
ンのプラグ２９の表面にＴｉシリサイド層３１を形成し
てプラグ２９（多結晶シリコン）の表面の酸化を防いで
いるので、上記のような問題は生じない。すなわち、接
続孔２８の内部に埋め込むプラグ３０の材料が多結晶シ
リコンの場合は、ウェットエッチングを行わなくともコ
ンタクト抵抗を低減することができる。また、プラグ３
０の材料がＷなどのメタル材料の場合は、Ｔｉシリサイ
ド層３１の表面の異物をＡｒスパッタなどで除去するだ
けでコンタクト抵抗を低減することができる。
【００５７】プラグ２９（多結晶シリコン）の表面の酸
化を防止する対策として、接続孔１７、１８の内部に多
結晶シリコンのプラグ２９を埋め込んだ直後に、プラグ
２９の表面にＴｉなどのメタル膜を選択成長させてもよ
い。
化を防止する対策として、接続孔１７、１８の内部に多
結晶シリコンのプラグ２９を埋め込んだ直後に、プラグ
２９の表面にＴｉなどのメタル膜を選択成長させてもよ
い。
【００５８】次に、図３１に示すように、前記実施の形
態１の方法に従って接続孔２８の上部に情報蓄積用容量
素子Ｃを形成し、次いで情報蓄積用容量素子Ｃの上部に
酸化シリコン膜３５を堆積した後、フォトレジストをマ
スクにして酸化シリコン膜３５をエッチングすることに
より、情報蓄積用容量素子Ｃのプレート電極３４の上部
に接続孔３６を形成する。また同時に、酸化シリコン膜
３５および酸化シリコン膜２７をエッチングすることに
より、周辺回路の配線２４Ａの上部に接続孔３７を形成
し、配線２４Ｂの上部に接続孔３８を形成する。
態１の方法に従って接続孔２８の上部に情報蓄積用容量
素子Ｃを形成し、次いで情報蓄積用容量素子Ｃの上部に
酸化シリコン膜３５を堆積した後、フォトレジストをマ
スクにして酸化シリコン膜３５をエッチングすることに
より、情報蓄積用容量素子Ｃのプレート電極３４の上部
に接続孔３６を形成する。また同時に、酸化シリコン膜
３５および酸化シリコン膜２７をエッチングすることに
より、周辺回路の配線２４Ａの上部に接続孔３７を形成
し、配線２４Ｂの上部に接続孔３８を形成する。
【００５９】次に、図３２に示すように、接続孔３５、
３６、３７の内部にＴｉＮのプラグ５５を埋め込む。Ｔ
ｉＮのプラグ５５は、スパッタリング法およびＣＶＤ法
を用いて酸化シリコン膜３５の上部にＴｉＮ膜を堆積し
た後、このＴｉＮ膜をエッチバックして形成する。
３６、３７の内部にＴｉＮのプラグ５５を埋め込む。Ｔ
ｉＮのプラグ５５は、スパッタリング法およびＣＶＤ法
を用いて酸化シリコン膜３５の上部にＴｉＮ膜を堆積し
た後、このＴｉＮ膜をエッチバックして形成する。
【００６０】プラグ５５の材料にＴｉＮとＷの積層膜を
用いる場合は、酸化シリコン膜３５の上部にＴｉＮ膜と
Ｗ膜を堆積した後、これらの膜をエッチバックする。こ
の場合は、ＴｉＮとＷのエッチングレートに差があるの
で、酸化シリコン膜３５上のＴｉＮ膜を完全に除去しよ
うとすると、接続孔３５、３６、３７の内部に埋め込ま
れたＷの表面が大きく削られる。そのため、酸化シリコ
ン膜３５の上部にＡｌ配線を形成すると、接続孔３５、
３６、３７の上部でＡｌ配線が断線する虞れがある。他
方、酸化シリコン膜３５上のＴｉＮ膜を完全にエッチン
グせずに残した場合は、その上部にＡｌ配線を形成した
際、ＴｉＮとＡｌの界面で膜剥がれが生じる虞れがあ
る。
用いる場合は、酸化シリコン膜３５の上部にＴｉＮ膜と
Ｗ膜を堆積した後、これらの膜をエッチバックする。こ
の場合は、ＴｉＮとＷのエッチングレートに差があるの
で、酸化シリコン膜３５上のＴｉＮ膜を完全に除去しよ
うとすると、接続孔３５、３６、３７の内部に埋め込ま
れたＷの表面が大きく削られる。そのため、酸化シリコ
ン膜３５の上部にＡｌ配線を形成すると、接続孔３５、
３６、３７の上部でＡｌ配線が断線する虞れがある。他
方、酸化シリコン膜３５上のＴｉＮ膜を完全にエッチン
グせずに残した場合は、その上部にＡｌ配線を形成した
際、ＴｉＮとＡｌの界面で膜剥がれが生じる虞れがあ
る。
【００６１】本実施の形態のＤＲＡＭの製造方法によれ
ば、接続孔３５、３６、３７の内部に埋め込むプラグ材
料をＴｉＮの単層とすることにより、上記した不具合を
回避することができる。
ば、接続孔３５、３６、３７の内部に埋め込むプラグ材
料をＴｉＮの単層とすることにより、上記した不具合を
回避することができる。
【００６２】次に、図３３に示すように、酸化シリコン
膜３５の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成す
る。配線３９Ａ、３９Ｂ、３９Ｃは、酸化シリコン膜３
５の上部にスパッタリング法で膜厚５００nm程度のＡｌ
合金膜および膜厚１０nm程度のＴｉＮ膜を堆積した後、
フォトレジストをマスクにしたエッチングでこれらの膜
をパターニングして形成する。以上の工程により、本実
施の形態のＤＲＡＭが略完成する。
膜３５の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成す
る。配線３９Ａ、３９Ｂ、３９Ｃは、酸化シリコン膜３
５の上部にスパッタリング法で膜厚５００nm程度のＡｌ
合金膜および膜厚１０nm程度のＴｉＮ膜を堆積した後、
フォトレジストをマスクにしたエッチングでこれらの膜
をパターニングして形成する。以上の工程により、本実
施の形態のＤＲＡＭが略完成する。
【００６３】（実施の形態５）本実施の形態のＤＲＡＭ
は、情報蓄積用容量素子Ｃのプレート電極３４を構成す
る導電材（ＴｉＮ）を周辺回路の配線材料として用い、
プレート電極３４と周辺回路の配線を同一工程で形成す
る。
は、情報蓄積用容量素子Ｃのプレート電極３４を構成す
る導電材（ＴｉＮ）を周辺回路の配線材料として用い、
プレート電極３４と周辺回路の配線を同一工程で形成す
る。
【００６４】このＤＲＡＭを製造するには、図３４に示
すように、前記実施の形態１の製造方法に従って、ビッ
ト線ＢＬ1,ＢＬ2 と周辺回路の配線２４Ａ、２４Ｂの上
部に堆積した酸化シリコン膜２７の上部に情報蓄積用容
量素子の蓄積電極３２を形成した後、図３５に示すよう
に、蓄積電極３２の上部に堆積したＴａ2 Ｏ5 膜とＴｉ
Ｎ膜とをパターニングすることにより、情報蓄積用容量
素子Ｃの容量絶縁膜３３とプレート電極３４とを形成
し、同時に周辺回路の配線５６、５７を形成する。
すように、前記実施の形態１の製造方法に従って、ビッ
ト線ＢＬ1,ＢＬ2 と周辺回路の配線２４Ａ、２４Ｂの上
部に堆積した酸化シリコン膜２７の上部に情報蓄積用容
量素子の蓄積電極３２を形成した後、図３５に示すよう
に、蓄積電極３２の上部に堆積したＴａ2 Ｏ5 膜とＴｉ
Ｎ膜とをパターニングすることにより、情報蓄積用容量
素子Ｃの容量絶縁膜３３とプレート電極３４とを形成
し、同時に周辺回路の配線５６、５７を形成する。
【００６５】容量絶縁膜であるＴａ2 Ｏ5 膜とその上部
に堆積したＴｉＮ膜との積層膜で構成された配線５６、
５７は、接続孔を通じて下層の配線と直接には接続でき
ない。この場合、Ｔａ2 Ｏ5 膜を堆積した後に周辺回路
のＴａ2 Ｏ5 膜をエッチングで除去してからＴｉＮ膜を
堆積すれば、下層の配線と直接に接続できるが、工程が
増加する。また、Ｔａ2 Ｏ5 膜の一部をエッチングする
ので、容量絶縁膜の信頼性が低下する虞れもある。そこ
で本実施の形態では、以下の方法で配線５６、５７と下
層の配線を接続する。
に堆積したＴｉＮ膜との積層膜で構成された配線５６、
５７は、接続孔を通じて下層の配線と直接には接続でき
ない。この場合、Ｔａ2 Ｏ5 膜を堆積した後に周辺回路
のＴａ2 Ｏ5 膜をエッチングで除去してからＴｉＮ膜を
堆積すれば、下層の配線と直接に接続できるが、工程が
増加する。また、Ｔａ2 Ｏ5 膜の一部をエッチングする
ので、容量絶縁膜の信頼性が低下する虞れもある。そこ
で本実施の形態では、以下の方法で配線５６、５７と下
層の配線を接続する。
【００６６】まず図３６に示すように、情報蓄積用容量
素子Ｃおよび配線５６、５７の上部に酸化シリコン膜３
５を堆積した後、フォトレジストをマスクにして酸化シ
リコン膜３５をエッチングすることにより、情報蓄積用
容量素子Ｃのプレート電極３４の上部に接続孔３６を形
成する。また同時に、配線５６、５７が形成された領域
の酸化シリコン膜３５、酸化シリコン膜２７および窒化
シリコン膜２５をエッチングして周辺回路の配線２４Ａ
の上部に接続孔３７を形成し、配線２４Ｂの上部に接続
孔３８を形成する。このとき、接続孔３７の内部に配線
５６の一端が露出し、接続孔３８の内部に配線５７の一
端が露出する。
素子Ｃおよび配線５６、５７の上部に酸化シリコン膜３
５を堆積した後、フォトレジストをマスクにして酸化シ
リコン膜３５をエッチングすることにより、情報蓄積用
容量素子Ｃのプレート電極３４の上部に接続孔３６を形
成する。また同時に、配線５６、５７が形成された領域
の酸化シリコン膜３５、酸化シリコン膜２７および窒化
シリコン膜２５をエッチングして周辺回路の配線２４Ａ
の上部に接続孔３７を形成し、配線２４Ｂの上部に接続
孔３８を形成する。このとき、接続孔３７の内部に配線
５６の一端が露出し、接続孔３８の内部に配線５７の一
端が露出する。
【００６７】次に、図３７に示すように、接続孔３５、
３６、３７の内部にＴｉＮのプラグ５５を埋め込んだ
後、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、
３９Ｃ、３９Ｄを形成する。これにより、周辺回路の配
線５６は配線３９Ｃを介して下層の配線２４Ａと接続さ
れ、配線５７は配線３９Ｄを介して下層の配線２４Ｂと
接続される。
３６、３７の内部にＴｉＮのプラグ５５を埋め込んだ
後、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、
３９Ｃ、３９Ｄを形成する。これにより、周辺回路の配
線５６は配線３９Ｃを介して下層の配線２４Ａと接続さ
れ、配線５７は配線３９Ｄを介して下層の配線２４Ｂと
接続される。
【００６８】本実施の形態のＤＲＡＭの製造方法によれ
ば、情報蓄積用容量素子Ｃのプレート電極材料（Ｔｉ
Ｎ）を周辺回路の配線材料と共用することにより、周辺
回路の配線層を増やして配線設計の自由度を向上させる
ことができる。
ば、情報蓄積用容量素子Ｃのプレート電極材料（Ｔｉ
Ｎ）を周辺回路の配線材料と共用することにより、周辺
回路の配線層を増やして配線設計の自由度を向上させる
ことができる。
【００６９】本実施の形態のＤＲＡＭの製造方法によれ
ば、ＤＲＡＭの製造工程を増やすことなく、周辺回路の
配線層を増やすことができる。
ば、ＤＲＡＭの製造工程を増やすことなく、周辺回路の
配線層を増やすことができる。
【００７０】（実施の形態６）前記実施の形態５のＤＲ
ＡＭの製造方法では、周辺回路の配線５６、５７を形成
した領域の酸化シリコン膜３５、酸化シリコン膜２７お
よび窒化シリコン膜２５をエッチングして配線２４Ａの
上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔
３８を形成することにより、接続孔３７の内部に配線５
６の一端を露出させ、接続孔３８の内部に配線５７の一
端を露出させる（図３６参照）。このとき、絶縁膜（酸
化シリコン膜、窒化シリコン膜）に対する配線材料（Ｔ
ｉＮ）のエッチング選択比が小さいと、プレート電極３
４や配線５６、５７がエッチングされて膜厚が薄くなる
虞れがある。そこで本実施の形態では、以下の方法で配
線５６、５７と下層の配線を接続する。
ＡＭの製造方法では、周辺回路の配線５６、５７を形成
した領域の酸化シリコン膜３５、酸化シリコン膜２７お
よび窒化シリコン膜２５をエッチングして配線２４Ａの
上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔
３８を形成することにより、接続孔３７の内部に配線５
６の一端を露出させ、接続孔３８の内部に配線５７の一
端を露出させる（図３６参照）。このとき、絶縁膜（酸
化シリコン膜、窒化シリコン膜）に対する配線材料（Ｔ
ｉＮ）のエッチング選択比が小さいと、プレート電極３
４や配線５６、５７がエッチングされて膜厚が薄くなる
虞れがある。そこで本実施の形態では、以下の方法で配
線５６、５７と下層の配線を接続する。
【００７１】まず図３８に示すように、蓄積電極３２の
上部に堆積したＴａ2 Ｏ5 膜とＴｉＮ膜と第３の膜（高
選択比膜５８）をパターニングすることにより、情報蓄
積用容量素子Ｃの容量絶縁膜３３とプレート電極３４と
を形成し、同時に周辺回路の配線５６、５７を形成す
る。高選択比膜５８は、酸化シリコン膜や窒化シリコン
膜に対するエッチング選択比が大きい材料であれば、絶
縁膜であっても導電膜であってもよい。
上部に堆積したＴａ2 Ｏ5 膜とＴｉＮ膜と第３の膜（高
選択比膜５８）をパターニングすることにより、情報蓄
積用容量素子Ｃの容量絶縁膜３３とプレート電極３４と
を形成し、同時に周辺回路の配線５６、５７を形成す
る。高選択比膜５８は、酸化シリコン膜や窒化シリコン
膜に対するエッチング選択比が大きい材料であれば、絶
縁膜であっても導電膜であってもよい。
【００７２】次に、図３９に示すように、情報蓄積用容
量素子Ｃおよび配線５６、５７の上部に堆積した酸化シ
リコン膜３５をフォトレジストをマスクにしてエッチン
グすることにより、情報蓄積用容量素子Ｃのプレート電
極３４の上部に接続孔３６を形成する。また同時に、配
線５６、５７が形成された領域の酸化シリコン膜３５、
酸化シリコン膜２７および窒化シリコン膜２５をエッチ
ングして周辺回路の配線２４Ａの上部に接続孔３７を形
成し、配線２４Ｂの上部に接続孔３８を形成する。この
とき、プレート電極３４の上部と配線５６、５７の上部
は高選択比膜５８で覆われているので、プレート電極３
４や配線５６、５７がエッチングされて膜厚が薄くなる
ことはない。
量素子Ｃおよび配線５６、５７の上部に堆積した酸化シ
リコン膜３５をフォトレジストをマスクにしてエッチン
グすることにより、情報蓄積用容量素子Ｃのプレート電
極３４の上部に接続孔３６を形成する。また同時に、配
線５６、５７が形成された領域の酸化シリコン膜３５、
酸化シリコン膜２７および窒化シリコン膜２５をエッチ
ングして周辺回路の配線２４Ａの上部に接続孔３７を形
成し、配線２４Ｂの上部に接続孔３８を形成する。この
とき、プレート電極３４の上部と配線５６、５７の上部
は高選択比膜５８で覆われているので、プレート電極３
４や配線５６、５７がエッチングされて膜厚が薄くなる
ことはない。
【００７３】次に、図４０に示すように、エッチングの
最終段階でプレート電極３４の上部と配線５６、５７の
上部を覆っている高選択比膜５８をエッチングすること
により、接続孔３７の内部に配線５６の一端が露出し、
接続孔３８の内部に配線５７の一端が露出する。その後
は、前記実施の形態５の方法に従って酸化シリコン膜３
５の上部に配線３９Ａ、３９Ｂ、３９Ｃ、３９Ｄを形成
する。
最終段階でプレート電極３４の上部と配線５６、５７の
上部を覆っている高選択比膜５８をエッチングすること
により、接続孔３７の内部に配線５６の一端が露出し、
接続孔３８の内部に配線５７の一端が露出する。その後
は、前記実施の形態５の方法に従って酸化シリコン膜３
５の上部に配線３９Ａ、３９Ｂ、３９Ｃ、３９Ｄを形成
する。
【００７４】本実施の形態のＤＲＡＭの製造方法によれ
ば、接続孔（３６、３７、３８）を形成する工程でプレ
ート電極３４および配線５６、５７がエッチングされて
膜厚が薄くなる不具合を確実に防止することができる。
ば、接続孔（３６、３７、３８）を形成する工程でプレ
ート電極３４および配線５６、５７がエッチングされて
膜厚が薄くなる不具合を確実に防止することができる。
【００７５】周辺回路の配線５６、５７と下層の配線と
の接続は、次のような方法で行ってもよい。
の接続は、次のような方法で行ってもよい。
【００７６】まず、図４１に示すように、蓄積電極３２
の上部に堆積したＴａ2 Ｏ5 膜とＴｉＮ膜と高選択比膜
５８とをパターニングして情報蓄積用容量素子Ｃの容量
絶縁膜３３とプレート電極３４とを形成し、同時に周辺
回路の配線５６、５７を形成する。
の上部に堆積したＴａ2 Ｏ5 膜とＴｉＮ膜と高選択比膜
５８とをパターニングして情報蓄積用容量素子Ｃの容量
絶縁膜３３とプレート電極３４とを形成し、同時に周辺
回路の配線５６、５７を形成する。
【００７７】次に、図４２に示すように、フォトレジス
ト５９をマスクにして配線５６、５７が形成された領域
の酸化シリコン膜３５、酸化シリコン膜２７および窒化
シリコン膜２５をエッチングして周辺回路の配線２４Ａ
の上部に接続孔３７を形成し、配線２４Ｂの上部に接続
孔３８を形成する。このとき、配線５６、５７の上部を
覆う高選択比膜５８がエッチングストッパとなるので、
配線５６、５７がエッチングされて膜厚が薄くなること
はない。
ト５９をマスクにして配線５６、５７が形成された領域
の酸化シリコン膜３５、酸化シリコン膜２７および窒化
シリコン膜２５をエッチングして周辺回路の配線２４Ａ
の上部に接続孔３７を形成し、配線２４Ｂの上部に接続
孔３８を形成する。このとき、配線５６、５７の上部を
覆う高選択比膜５８がエッチングストッパとなるので、
配線５６、５７がエッチングされて膜厚が薄くなること
はない。
【００７８】次に、図４３に示すように、エッチングの
最終段階で配線５６、５７の上部を覆っている高選択比
膜５８をエッチングすることにより、接続孔３７の内部
に配線５６の一端を露出され、接続孔３８の内部に配線
５７の一端を露出させる。
最終段階で配線５６、５７の上部を覆っている高選択比
膜５８をエッチングすることにより、接続孔３７の内部
に配線５６の一端を露出され、接続孔３８の内部に配線
５７の一端を露出させる。
【００７９】その後、図４４に示すように、酸化シリコ
ン膜２７の上部に堆積した導電膜をパターニングして接
続孔３７の上部に配線６０を形成し、接続孔３８の上部
に配線６１を形成する。これにより、周辺回路の配線５
６は配線６０を介して下層の配線２４Ａと接続され、配
線５７は配線６１を介して下層の配線２４Ｂと接続され
る。
ン膜２７の上部に堆積した導電膜をパターニングして接
続孔３７の上部に配線６０を形成し、接続孔３８の上部
に配線６１を形成する。これにより、周辺回路の配線５
６は配線６０を介して下層の配線２４Ａと接続され、配
線５７は配線６１を介して下層の配線２４Ｂと接続され
る。
【００８０】周辺回路の配線５６、５７と下層の配線と
の接続は、次のような方法で行ってもよい。
の接続は、次のような方法で行ってもよい。
【００８１】まず、図４５に示すように、蓄積電極３２
の上部に堆積したＴａ2 Ｏ5 膜とＴｉＮ膜と高選択比膜
５８とをパターニングして情報蓄積用容量素子Ｃの容量
絶縁膜３３とプレート電極３４とを形成し、同時に周辺
回路の配線５６、５７を形成した後、情報蓄積用容量素
子Ｃおよび配線５６、５７の上部に堆積した酸化シリコ
ン膜３５をフォトレジストをマスクにしてエッチングす
ることにより、情報蓄積用容量素子Ｃのプレート電極３
４の上部に接続孔３６を形成し、配線５６の上部に接続
孔３７を形成する。また同時に、配線５７が形成された
領域の酸化シリコン膜３５、酸化シリコン膜２７および
窒化シリコン膜２５をエッチングして周辺回路の配線２
４Ｂの上部に接続孔３８を形成する。このとき、プレー
ト電極３４の上部と配線５６、５７の上部は高選択比膜
５８で覆われているので、プレート電極３４や配線５
６、５７がエッチングされて膜厚が薄くなることはな
い。
の上部に堆積したＴａ2 Ｏ5 膜とＴｉＮ膜と高選択比膜
５８とをパターニングして情報蓄積用容量素子Ｃの容量
絶縁膜３３とプレート電極３４とを形成し、同時に周辺
回路の配線５６、５７を形成した後、情報蓄積用容量素
子Ｃおよび配線５６、５７の上部に堆積した酸化シリコ
ン膜３５をフォトレジストをマスクにしてエッチングす
ることにより、情報蓄積用容量素子Ｃのプレート電極３
４の上部に接続孔３６を形成し、配線５６の上部に接続
孔３７を形成する。また同時に、配線５７が形成された
領域の酸化シリコン膜３５、酸化シリコン膜２７および
窒化シリコン膜２５をエッチングして周辺回路の配線２
４Ｂの上部に接続孔３８を形成する。このとき、プレー
ト電極３４の上部と配線５６、５７の上部は高選択比膜
５８で覆われているので、プレート電極３４や配線５
６、５７がエッチングされて膜厚が薄くなることはな
い。
【００８２】次に、図４６に示すように、エッチングの
最終段階で配線５６、５７の上部を覆っている高選択比
膜５８をエッチングすることにより、接続孔３７の内部
に配線５６の一部を露出され、接続孔３８の内部に配線
５７の一端を露出させる。
最終段階で配線５６、５７の上部を覆っている高選択比
膜５８をエッチングすることにより、接続孔３７の内部
に配線５６の一部を露出され、接続孔３８の内部に配線
５７の一端を露出させる。
【００８３】次に、図４７に示すように、接続孔３５、
３６、３７の内部にＴｉＮのプラグ５５を埋め込んだ
後、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、
３９Ｃを形成する。これにより、周辺回路の配線５６
は、配線３９Ｃおよび配線５７を介して下層の配線２４
Ｂと接続される。
３６、３７の内部にＴｉＮのプラグ５５を埋め込んだ
後、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、
３９Ｃを形成する。これにより、周辺回路の配線５６
は、配線３９Ｃおよび配線５７を介して下層の配線２４
Ｂと接続される。
【００８４】（実施の形態７）本実施の形態は、ＣＭＯ
Ｓ(Complementary Metal Oxide Semiconductor) ＦＥＴ
の製造方法に適用したものである。
Ｓ(Complementary Metal Oxide Semiconductor) ＦＥＴ
の製造方法に適用したものである。
【００８５】まず図４８に示すように、半導体基板１の
表面に膜厚４００nm程度のフィールド酸化膜２を形成す
る。フィールド酸化膜２は、窒化シリコン膜をマスクに
して半導体基板１を１０００℃程度の温度でアニールし
て形成する。
表面に膜厚４００nm程度のフィールド酸化膜２を形成す
る。フィールド酸化膜２は、窒化シリコン膜をマスクに
して半導体基板１を１０００℃程度の温度でアニールし
て形成する。
【００８６】続いて、ｐチャネル型ＭＩＳＦＥＴを形成
する領域の半導体基板１の表面をフォトレジスト７０で
覆い、ｎチャネル型ＭＩＳＦＥＴを形成する領域の半導
体基板１にｐ型不純物（Ｂ）をイオン注入してｐ型ウエ
ル３を形成する。
する領域の半導体基板１の表面をフォトレジスト７０で
覆い、ｎチャネル型ＭＩＳＦＥＴを形成する領域の半導
体基板１にｐ型不純物（Ｂ）をイオン注入してｐ型ウエ
ル３を形成する。
【００８７】次に、フォトレジスト７０を除去し、半導
体基板１をアニールして上記ｐ型不純物のイオン注入に
よる結晶欠陥を回復させた後、図４９に示すように、半
導体基板１の全面にｐ型不純物（Ｂ）をイオン注入し、
ｎチャネル型ＭＩＳＦＥＴのチャネル領域７２を形成す
る。このとき、ｐチャネル型ＭＩＳＦＥＴを形成する領
域の半導体基板１にもｐ型不純物（Ｂ）がイオン注入さ
れる。
体基板１をアニールして上記ｐ型不純物のイオン注入に
よる結晶欠陥を回復させた後、図４９に示すように、半
導体基板１の全面にｐ型不純物（Ｂ）をイオン注入し、
ｎチャネル型ＭＩＳＦＥＴのチャネル領域７２を形成す
る。このとき、ｐチャネル型ＭＩＳＦＥＴを形成する領
域の半導体基板１にもｐ型不純物（Ｂ）がイオン注入さ
れる。
【００８８】次に、図５０に示すように、ｐ型ウエル３
をフォトレジスト７１で覆い、ｐチャネル型ＭＩＳＦＥ
Ｔを形成する領域の半導体基板１にｎ型不純物（Ｐ）を
２回イオン注入してｎ型ウエル４を形成する。この２回
のイオン注入の一方は、デバイス特性を向上させるため
のもので、比較的低いエネルギーで不純物を注入する。
またもう一方は、素子分離とウエル抵抗の低減とを兼ね
たもので、比較的高いエネルギーで不純物を注入する。
をフォトレジスト７１で覆い、ｐチャネル型ＭＩＳＦＥ
Ｔを形成する領域の半導体基板１にｎ型不純物（Ｐ）を
２回イオン注入してｎ型ウエル４を形成する。この２回
のイオン注入の一方は、デバイス特性を向上させるため
のもので、比較的低いエネルギーで不純物を注入する。
またもう一方は、素子分離とウエル抵抗の低減とを兼ね
たもので、比較的高いエネルギーで不純物を注入する。
【００８９】次に、図５１に示すように、ｎ型ウエル４
にｎ型不純物（Ｐ）をイオン注入することにより、ｐチ
ャネル型ＭＩＳＦＥＴのチャネル領域７３を形成すると
共に、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域を
形成する工程でイオン注入されたｐ型不純物を補償す
る。
にｎ型不純物（Ｐ）をイオン注入することにより、ｐチ
ャネル型ＭＩＳＦＥＴのチャネル領域７３を形成すると
共に、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域を
形成する工程でイオン注入されたｐ型不純物を補償す
る。
【００９０】なお、上記の方法では、ｐ型ウエル３を形
成した後、フォトレジスト７０を除去し、次いで半導体
基板１をアニールしてｐ型不純物のイオン注入による結
晶結果を回復させたが、このアニールを省略し、フォト
レジスト７０を残したままｐ型ウエル３にｐ型不純物を
イオン注入することによって、ｎチャネル型ＭＩＳＦＥ
Ｔのチャネル領域７２を形成してもよい。
成した後、フォトレジスト７０を除去し、次いで半導体
基板１をアニールしてｐ型不純物のイオン注入による結
晶結果を回復させたが、このアニールを省略し、フォト
レジスト７０を残したままｐ型ウエル３にｐ型不純物を
イオン注入することによって、ｎチャネル型ＭＩＳＦＥ
Ｔのチャネル領域７２を形成してもよい。
【００９１】次に、フォトレジスト７１を除去した後、
図５２に示すように、ｐ型ウエル３、ｎ型ウエル４のそ
れぞれの活性領域の表面に熱酸化法でゲート酸化膜７を
形成し、次いでこのゲート酸化膜７の上部にｎチャネル
型ＭＩＳＦＥＴのゲート電極８Ｂおよびｐチャネル型Ｍ
ＩＳＦＥＴのゲート電極８Ｃを形成する。
図５２に示すように、ｐ型ウエル３、ｎ型ウエル４のそ
れぞれの活性領域の表面に熱酸化法でゲート酸化膜７を
形成し、次いでこのゲート酸化膜７の上部にｎチャネル
型ＭＩＳＦＥＴのゲート電極８Ｂおよびｐチャネル型Ｍ
ＩＳＦＥＴのゲート電極８Ｃを形成する。
【００９２】これ以後の工程は、図５３に示すフローに
従って行う。すなわち、ソース領域、ドレイン領域を形
成するための不純物の活性化処理は９００℃程度の温度
で行う。また、第１層目の配線とソース領域、ドレイン
領域のコンタクト抵抗を低減するために接続孔の底部に
Ｔｉシリサイドなどを形成する処理は８００℃で行い、
それ以降の配線用導電膜および絶縁膜の堆積は４５０℃
以下で行う。
従って行う。すなわち、ソース領域、ドレイン領域を形
成するための不純物の活性化処理は９００℃程度の温度
で行う。また、第１層目の配線とソース領域、ドレイン
領域のコンタクト抵抗を低減するために接続孔の底部に
Ｔｉシリサイドなどを形成する処理は８００℃で行い、
それ以降の配線用導電膜および絶縁膜の堆積は４５０℃
以下で行う。
【００９３】また、前記実施の形態３のように、浅溝で
素子分離を行う場合は、図５４に示すフローに従って行
う。すなわち、ソース領域、ドレイン領域を形成するた
めの不純物の活性化処理は９００℃程度の温度で行う。
また、第１層目の配線とソース領域、ドレイン領域のコ
ンタクト抵抗を低減するために接続孔の底部にＴｉシリ
サイドなどを形成する処理は８００℃で行い、それ以降
の配線用導電膜および絶縁膜の堆積は４５０℃以下で行
う。
素子分離を行う場合は、図５４に示すフローに従って行
う。すなわち、ソース領域、ドレイン領域を形成するた
めの不純物の活性化処理は９００℃程度の温度で行う。
また、第１層目の配線とソース領域、ドレイン領域のコ
ンタクト抵抗を低減するために接続孔の底部にＴｉシリ
サイドなどを形成する処理は８００℃で行い、それ以降
の配線用導電膜および絶縁膜の堆積は４５０℃以下で行
う。
【００９４】本実施の形態のＣＭＯＳＦＥＴの製造方法
によれば、ｐ型ウエルとｎチャネル型ＭＩＳＦＥＴのチ
ャネル領域の形成およびｎ型ウエルとｐチャネル型ＭＩ
ＳＦＥＴのチャネル領域の形成を合計２回のフォトレジ
スト工程で行うことができるので、ＣＭＯＳ・ＬＳＩの
製造工程を低減することができる。
によれば、ｐ型ウエルとｎチャネル型ＭＩＳＦＥＴのチ
ャネル領域の形成およびｎ型ウエルとｐチャネル型ＭＩ
ＳＦＥＴのチャネル領域の形成を合計２回のフォトレジ
スト工程で行うことができるので、ＣＭＯＳ・ＬＳＩの
製造工程を低減することができる。
【００９５】本実施の形態のＣＭＯＳＦＥＴの製造方法
によれば、工程を経るに従い熱処理温度の上限を下げる
ことにより、高温熱処理による不純物の基板内への拡散
が抑制され、ソース領域、ドレイン領域の浅接合化が実
現できるので、ＣＭＯＳ・ＬＳＩの高性能化を推進する
ことができる。
によれば、工程を経るに従い熱処理温度の上限を下げる
ことにより、高温熱処理による不純物の基板内への拡散
が抑制され、ソース領域、ドレイン領域の浅接合化が実
現できるので、ＣＭＯＳ・ＬＳＩの高性能化を推進する
ことができる。
【００９６】（実施の形態８）本実施の形態のＣＭＯＳ
ＦＥＴの製造方法は、まず図５５に示すように、前記実
施の形態７の製造方法に従ってｐ型ウエル３のゲート酸
化膜７にｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂを
形成し、ｎ型ウエル４のゲート酸化膜７上にｐチャネル
型ＭＩＳＦＥＴのゲート電極８Ｃを形成する。
ＦＥＴの製造方法は、まず図５５に示すように、前記実
施の形態７の製造方法に従ってｐ型ウエル３のゲート酸
化膜７にｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂを
形成し、ｎ型ウエル４のゲート酸化膜７上にｐチャネル
型ＭＩＳＦＥＴのゲート電極８Ｃを形成する。
【００９７】次に、図５６に示すように、ｎ型ウエル４
の表面をフォトレジスト７４で覆い、ｐ型ウエル３にＰ
とＡｓをイオン注入する。このとき、ＰをＡｓよりも深
く、かつ少ないドーズ量でイオン注入する。あるいはＰ
を斜め方向からイオン注入してもよい。
の表面をフォトレジスト７４で覆い、ｐ型ウエル３にＰ
とＡｓをイオン注入する。このとき、ＰをＡｓよりも深
く、かつ少ないドーズ量でイオン注入する。あるいはＰ
を斜め方向からイオン注入してもよい。
【００９８】次に、フォトレジスト７４を除去した後、
図５７に示すように、ｐ型ウエル３の表面をフォトレジ
スト７５で覆い、ｎ型ウエル４にＢをイオン注入する。
図５７に示すように、ｐ型ウエル３の表面をフォトレジ
スト７５で覆い、ｎ型ウエル４にＢをイオン注入する。
【００９９】次に、フォトレジスト７５を除去した後、
図５８に示すように、不純物活性化のアニールを行い、
ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域
とｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領
域とを形成する。ｎチャネル型ＭＩＳＦＥＴのソース領
域、ドレイン領域は、Ａｓの拡散によって形成される高
不純物濃度のｎ+ 型半導体領域７６の周囲および底部が
Ｐの拡散によって形成される低不純物濃度のｎ- 型半導
体領域７７で囲まれた２重拡散ドレイン(Double Diffus
ed Drain) 構造で構成され、ｐチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域はｐ型半導体領域７８から
なるシングルドレイン構造で構成される。
図５８に示すように、不純物活性化のアニールを行い、
ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域
とｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領
域とを形成する。ｎチャネル型ＭＩＳＦＥＴのソース領
域、ドレイン領域は、Ａｓの拡散によって形成される高
不純物濃度のｎ+ 型半導体領域７６の周囲および底部が
Ｐの拡散によって形成される低不純物濃度のｎ- 型半導
体領域７７で囲まれた２重拡散ドレイン(Double Diffus
ed Drain) 構造で構成され、ｐチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域はｐ型半導体領域７８から
なるシングルドレイン構造で構成される。
【０１００】本実施の形態のＣＭＯＳＦＥＴの製造方法
によれば、２重拡散ドレイン構造で構成されたｎチャネ
ル型ＭＩＳＦＥＴのソース領域、ドレイン領域とシング
ルドレイン構造で構成されたｐチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域を合計３回のイオン注入で
形成することができるので、ＣＭＯＳ・ＬＳＩの製造工
程を簡略化することができる。また、ｎチャネル型ＭＩ
ＳＦＥＴのソース領域、ドレイン領域を２重拡散ドレイ
ン構造で構成することにより、ドレイン領域端部の高電
界を緩和することができるので、ゲート長を微細化した
場合に問題となるｎチャネル型ＭＩＳＦＥＴのホットエ
レクトロン効果を抑制することができる。
によれば、２重拡散ドレイン構造で構成されたｎチャネ
ル型ＭＩＳＦＥＴのソース領域、ドレイン領域とシング
ルドレイン構造で構成されたｐチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域を合計３回のイオン注入で
形成することができるので、ＣＭＯＳ・ＬＳＩの製造工
程を簡略化することができる。また、ｎチャネル型ＭＩ
ＳＦＥＴのソース領域、ドレイン領域を２重拡散ドレイ
ン構造で構成することにより、ドレイン領域端部の高電
界を緩和することができるので、ゲート長を微細化した
場合に問題となるｎチャネル型ＭＩＳＦＥＴのホットエ
レクトロン効果を抑制することができる。
【０１０１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０３】本発明の製造方法によれば、ＭＩＳＦＥＴ
を形成した後の工程で半導体基板上に堆積するすべての
導電膜を５００℃以下の温度で堆積することにより、熱
処理工程を低減して浅接合のＭＩＳＦＥＴを形成するこ
とができる。
を形成した後の工程で半導体基板上に堆積するすべての
導電膜を５００℃以下の温度で堆積することにより、熱
処理工程を低減して浅接合のＭＩＳＦＥＴを形成するこ
とができる。
【０１０４】本発明の製造方法によれば、ＭＩＳＦＥＴ
を形成した後の工程で半導体基板上に堆積するすべての
絶縁膜を５００℃以下の温度で堆積することにより、熱
処理工程を低減して浅接合のＭＩＳＦＥＴを形成するこ
とができる。
を形成した後の工程で半導体基板上に堆積するすべての
絶縁膜を５００℃以下の温度で堆積することにより、熱
処理工程を低減して浅接合のＭＩＳＦＥＴを形成するこ
とができる。
【０１０５】本発明の製造方法によれば、すべての導電
膜をメタルまたはメタル化合物で構成することにより、
配線抵抗を低減することができる。
膜をメタルまたはメタル化合物で構成することにより、
配線抵抗を低減することができる。
【０１０６】本発明の製造方法によれば、ＭＩＳＦＥＴ
を有する半導体集積回路装置の製造プロセスを簡略化す
ることができる。
を有する半導体集積回路装置の製造プロセスを簡略化す
ることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
Ｐの拡散定数とアニール時間との関係を示すグラフであ
る。
装置の製造方法を示す半導体基板の要部断面図である。
Ｐの拡散定数とアニール時間との関係を示すグラフであ
る。
【図３１】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態７である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態７である半導体集積回路
装置の製造方法を示すフロー図である。
装置の製造方法を示すフロー図である。
【図５４】本発明の実施の形態７である半導体集積回路
装置の製造方法を示すフロー図である。
装置の製造方法を示すフロー図である。
【図５５】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態８である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｐ型チャネルストッパ層 ６ ｎ型チャネルストッパ層 ７ ゲート酸化膜 ８Ａ、８Ｂ、８Ｃ ゲート電極 ９ 窒化シリコン膜 １０ サイドウォールスペーサ １１ ｎ型半導体領域 １２ ｎ- 型半導体領域 １３ ｎ+ 型半導体領域 １４ ｐ- 型半導体領域 １５ ｐ+ 型半導体領域 １６ 酸化シリコン膜 １７ 接続孔 １８ 接続孔 １９ 接続孔 ２０ 接続孔 ２１ 接続孔 ２２ 接続孔 ２３ プラグ ２４Ａ、２４Ｂ 配線 ２５ 窒化シリコン膜 ２６ サイドウォールスペーサ ２７ 酸化シリコン膜 ２８ 接続孔 ２９ プラグ ３０ プラグ ３１ Ｔｉシリサイド層 ３２ 蓄積電極（下部電極） ３３ 容量絶縁膜 ３４ プレート電極（上部電極） ３５ 酸化シリコン膜 ３６ 接続孔 ３７ 接続孔 ３８ 接続孔 ３９Ａ、３９Ｂ、３９Ｃ、３９Ｄ 配線 ４３ 酸化シリコン膜 ４４ 窒化シリコン膜 ４５ 酸化シリコン膜 ５０ 酸化シリコン膜 ５１ 窒化シリコン膜 ５２ 浅溝 ５３ 酸化シリコン膜 ５４ 酸化シリコン膜 ５５ プラグ ５６ 配線 ５７ 配線 ５８ 高選択比膜 ５９ フォトレジスト ６０ 配線 ６１ 配線 ７０ フォトレジスト ７１ フォトレジスト ７２ チャネル領域 ７３ チャネル領域 ７４ フォトレジスト ７５ フォトレジスト ７６ ｎ+ 型半導体領域 ７７ ｎ- 型半導体領域 ７８ ｐ型半導体領域 Ｃ 情報蓄積用容量素子 ＢＬ1,ＢＬ2 ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/10 ６８１Ｂ (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青木 英雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (9)
- 【請求項１】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、ＭＩＳＦＥＴを形成した後の工
程で半導体基板上に堆積するすべての導電膜を５００℃
以下の温度で堆積することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記導電膜は、メタルまたはメタル化
合物からなることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、前記メタルは、タングステン、アルミ
ニウム、チタンまたは銅であり、前記メタル化合物は、
チタンナイトライドであることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項４】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、ＭＩＳＦＥＴを形成した後の工
程で半導体基板上に堆積するすべての絶縁膜を５００℃
以下の温度で堆積することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記絶縁膜は、プラズマＣＶＤ法で堆
積した酸化シリコン膜またはプラズマＣＶＤ法で堆積し
た窒化シリコン膜であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の製
造方法であって、前記絶縁膜の表面を化学的機械研磨法
で平坦化することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項７】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、半導体基板上に素子分離領域を
形成した後、前記半導体基板上の活性領域にＭＩＳＦＥ
Ｔを形成する第１工程と、前記ＭＩＳＦＥＴの上部に絶
縁膜と導電膜とを堆積して配線を形成する第２工程とを
有し、前記第２工程における熱処理温度の上限を前記第
１工程における熱処理温度の上限よりも低くすることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、前記第２工程における熱処理温度を、
工程を経るに従って下げることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項９】 請求項１記載の半導体集積回路装置の製
造方法であって、前記半導体集積回路装置は、メモリセ
ル選択用ＭＩＳＦＥＴの上部にビット線を配置し、前記
ビット線の上部に情報蓄積用容量素子を配置したメモリ
セルを備えたＤＲＡＭを有することを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP13795796A JP3563530B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置 |
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| KR1019970020685A KR100483413B1 (ko) | 1996-05-31 | 1997-05-26 | 반도체집적회로장치와그제조방법 |
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| US10/950,595 US20050042822A1 (en) | 1996-05-31 | 2004-09-28 | Semiconductor integrated circuit device and process for manufacturing the same |
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