JP3447871B2 - 配線の形成方法及び半導体素子の形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上にお
けるポリシリコン配線や金属配線等の形成方法及びかか
る配線を備えた半導体装置の製造方法に係り、特に、配
線を微細化するための方法に関する。

【０００２】

【従来の技術】多層配線の微細化レベルは配線ピッチ
（配線中心から配線中心までの距離）の微細化の程度で
表わすことができる。この配線ピッチの形成可能な最小
値は、配線の加工精度から決定され、いかに細い配線幅
と配線間隔を加工するかによって定められる。

【０００３】図１８は、一般的な配線構造を有する半導
体デバイスの一部を示す断面図である。シリコン基板１
には、あらかじめ半導体素子（図示を省略する）が形成
されている。このシリコン基板１上にＢＰＳＧ膜からな
る第１層間絶縁膜１０が堆積されており、さらにその上
に第１層目金属配線１３が形成されている。この第１層
目金属配線１３はフォトリソグラフィー工程とドライエ
ッチング工程を経て形成される。フォトリソグラフィー
工程でｉ線のステッパーを用いる場合には、配線幅Ｌと
配線間の間隙Ｗg はそれぞれ０．５μｍ程度にまで微細
加工ができ、この場合には配線ピッチＰは１．０μｍ程
度まで微細化できることになる。また、フォトリソグラ
フィーにエキシマステッパー（ＫｒＦ）を用いる場合に
は、配線幅Ｌと間隙Ｗg はそれぞれ０．３μｍ程度まで
微細化できるので、配線ピッチＰは０．６μｍ程度まで
微細化できることになる。

【０００４】一方、近年、大規模集積半導体回路の微細
化が進み、不純物拡散層やゲート配線の低抵抗化による
ＭＩＳＦＥＴの縮小化が行なわれてきている。不純物拡
散層の抵抗を下げる方法として、最近ではいわゆるサリ
サイド技術が実用化されている。これは、例えばＴｉ等
の高融点金属をシリコン基板の不純物拡散層の上に堆積
した後、シリコン基板とＴｉ膜との間におけるＳｉ，Ｔ
ｉの相互拡散により両者の界面付近をシリサイド化させ
て、不純物拡散層の抵抗値を低減する方法である。ま
た、配線とシリコンとのコンタクト面積をなるべく抑制
すべく、コンタクト孔のアスペクト比が大きくなってい
るので、選択ＣＶＤ法によりＷをコンタクト孔に埋め込
んだり、ブランケットＷを用いてコンタクト孔を埋め込
むなどの方法も導入されている。

【０００５】さらに、上記２つの技術を組み合わせた方
法として、1991年IEEE.VLSI シンポジウム 5-5P41のMa
rtin S. Wang等の”A NOVEL DOUBLE-SELF-ALIGND TiSi2
/TiNCONTACT WITH SELECTIVE CVD W PLUG FOR SUBMICRO
N DEVICE AND INTERCONNECTAPPLICATIONS ”に提案され
ている。

【０００６】以下、図１９（ａ）〜（ｆ）を参照しなが
ら、上記文献に記載された複合的なサリサイド法を説明
する。図１９（ａ）〜（ｆ）は、半導体装置の製造工程
におけるシリコン基板の断面構造の変化を示す。

【０００７】図１９（ａ）は、ＬＤＤ構造のＭＯＳトラ
ンジスタが形成された状態を示す。１はシリコン基板、
２は素子分離であるＬＯＣＯＳ膜、３はゲート酸化膜、
４ａはポリシリコン膜からなるゲート電極、５ａはサイ
ドウォール、６は不純物拡散層（ソース・ドレイン領
域）を含む活性領域を示す。図１９（ａ）に示す状態ま
での作成方法は、従来通りのＣＭＯＳデバイスの作成方
法と同じである。また、ｎチャネルＭＯＳトランジス
タ，ｐチャネルＭＯＳトランジスタの特性に合わせて、
Ａｓ，Ｐ，Ｂのドーピングと熱処理が行なわれている。
次に、図１９（ｂ）に示すように、サリサイド用のＴｉ
薄膜１００をスパッタリングで堆積し、図１９（ｃ）に
示すように、シリサイド化用のアニールを施した後、ウ
ェットエッチングで酸化膜上のＴｉを除去し、Ｎ2 の注
入を行なう。この状態でＴｉＳｉx 膜（チタンシリサイ
ド化層）１０１が活性領域６内の不純物拡散層やゲート
ポリシリコン４上のみに形成される。図１９（ｄ）に示
す工程では、第１層間絶縁膜１０を堆積した後、フォト
リソグラフィーとドライエッチング（（ＣＨＦ3 ＋Ｏ2
系ガス）により、活性領域６の上の第１層間絶縁膜１０
の所望位置にコンタクト孔１１を形成する。次に、図１
９（ｅ）に示すように、選択ＣＶＤ法によりＷ（タング
ステン）を埋め込んでコンタクト部１２（Ｗプラグ）を
堆積する。そして、図１９（ｆ）に示すように、ＴｉＮ
／ＡｌＳｉＣｕ／Ｔｉからなるスパッタ膜を堆積した
後、これをパターニングして第１層目金属配線１３を形
成する。以上の工程によって、サリサイド構造を有する
ＭＯＳトランジスタと、選択ＣＶＤ法により形成された
Ｗプラグとを有する半導体装置が得られる。

【０００８】以上のように、フォトリソグラフィー工程
の解像力の改善や半導体デバイスの構造の改善等によっ
て、半導体デバイスの微細化という要請に応えようとす
る試みが行われている。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のような図１８に示す構造においては、配線のピッチ
Ｐがステッパーの解像限界の２倍（つまり配線幅＋配線
間隔）程度しか原理上縮小できない。しかるに、ステッ
パーの解像力は、光学系の精度の向上や光源の波長の短
波長化が現在ほとんど限界に達しており、現在、ステッ
パーの解像力の向上による配線のピッチＰの縮小はあま
り見込めない状況にある。

【００１０】また、上記図１９（ａ）〜（ｆ）に示す工
程によって製造される従来のシリサイド構造を有する半
導体装置では、以下の問題があった。 （１） シリサイド膜１００を形成するには、高融点金
属と下地のシリコンとの反応が必要であるが、活性領域
６内の不純物拡散層の深さが浅い場合、高融点金属とシ
リコンとの接合を行うことが困難となる。したがって、
不純物拡散層をなるべく浅く形成することが要求される
今後のデバイスでは、有効な接合部を形成することが困
難となり、サリサイド技術は将来的なデバイスには必ず
しも適さない。 （２） シリサイド層は、コンタクト孔形成のためのエ
ッチングの際にＣＦ系ガスに対する耐性が弱く、すぐに
ピンホール等の欠陥ができてしまう。したがって、かえ
って、不純物拡散層の抵抗の増大を招く虞れがある。 （３） 高融点金属と下地のシリコンとの接合部が浅い
トランジスタでは、この接合部におけるコンタクト孔形
成のためのエッチングの際、各コンタクト孔の形成を確
実に行うためのオーバーエッチングが十分に行なえな
い。したがって、配線の信頼性の悪化を招く虞れがあ
る。 （４） シリサイド層の低抵抗化には６５０℃以上の熱
処理が必要である。したがって、トランジスタの電気的
性質の悪化を招く虞れがある。 （５） シリサイド層は、選択ＣＶＤ法によるＷプラグ
形成の際の十分なバリアメタル層にはなりにくく、接合
リークに対してのプロセスマージンが少ない。 （６） また、図１９（ｆ）に示すような構造では、Ｂ
ＰＳＧ膜で構成される第１層間絶縁膜１０の下地の平坦
度もよくない。

【００１１】本発明は斯かる点に鑑みてなされたもので
あり、下記の目的を有する。

【００１２】第１の目的は、フォトリソグラフィーの解
像限界以下の微細なピッチを有する配線を形成する方法
を提供することにある。

【００１３】第２の目的は、フォトリソグラフィーの解
像限界以下の微細なピッチを有する配線を形成しなが
ら、シリコン基板の不純物拡散層をシリサイド化する場
合のような高温の熱処理を伴わずに、上記（１）〜
（６）の問題を解消し得る半導体装置の製造方法を提供
することにある。

【００１４】

【課題を解決するための手段】本発明に係る配線の形成
方法は、半導体基板の上に、第１の導電性膜で構成され
間隙部を挟んで対峙する複数の第１の導電性配線を、上
記間隙部のうちの少なくとも１つが所定値Ｔよりも広く
なるように、また少なくとも他の１つが上記所定値Ｔよ
りも狭くなるように形成する工程と、上記第１の導電性
配線及び間隙部の上に絶縁膜を堆積することにより、上
記所定値Ｔよりも狭い間隙部の上方を埋め込み、上記所
定値Ｔよりも広い間隙部の上方に絶縁膜の溝部を形成す
る工程と、上記絶縁膜を平坦化することなく、絶縁膜の
上に第２の導電性膜を堆積する工程と、上記第２の導電
性膜を少なくとも上記絶縁膜の表面が露出する位置まで
除去し、上記絶縁膜の溝部に上記第２の導電性膜を残存
させてなる第２の導電性配線を形成する工程とを備えて
いる。

【００１５】この方法により、絶縁膜の溝部に残された
第２の導電性配線とその両側の第１の導電性配線との間
隔は、フォトリソグラフィーの解像限界で規定される第
１の導電性配線のピッチよりも小さくなる。しかも、変
化に富んだ配線パターンを形成することが可能となる。

【００１６】上記第２の導電性配線を形成する工程を、
化学機械研磨により行うことにより、第２の導電性配線
と周囲の絶縁膜との上面が極めて高い平坦度を有するこ
とになる。

【００１７】上記第１の導電性配線を形成する工程の前
に上記第１の導電性配線の下に下層配線を形成する工程
と、上記絶縁膜を堆積した後に、上記第１の導電性配線
及び下層配線のうち少なくともいずれか一方の上の絶縁
膜にコンタクトホールを形成する工程とを備え、上記第
２の導電性膜を堆積する工程では、上記コンタクトホー
ルに第２の導電性膜を埋め込むことにより、第２の導電
性配線と、第１の導電性配線及び下層配線とを個別にあ
るいは３者を共通に接続することが可能となり、配線の
立体的な配置に種々の変化を持たせることが可能とな
る。

【００１８】上記第１の導電性配線を形成する工程で
は、上記所定値Ｔを堆積しようとする絶縁膜の膜厚の２
倍とすることにより、所定値Ｔよりも広い間隙部の上方
の絶縁膜に確実に溝部が形成されることになる。

【００１９】上記絶縁膜を堆積する工程の後、上記第２
の導電性膜を堆積する工程の前に、上記絶縁膜の異方性
エッチングを行って、上記溝部下方の第１の導電性配線
が露出するまで上記溝部を掘り下げて、上記溝部両側の
上記第１の導電性配線の側面上に上記絶縁膜からなるサ
イドウォールを形成する工程をさらに設け、上記第２の
導電性配線を形成する工程では、上記サイドウォールの
表面が露出するまでエッチングを行うことにより、第２
の導電性配線が第１の導電性配線と同じ高さに形成され
る。しかも、第１の導電性配線と第２の導電性配線との
間はサイドウォールによって電気的に分離されている。
したがって、実質的に同一の配線層内において配線のピ
ッチを微細化できることになる。

【００２０】上記第１の導電性配線を形成する工程で
は、上記第１の導電性膜を堆積した後、さらに第１の導
電性膜の上に保護用絶縁膜を堆積し、上記第１の導電性
膜と上記保護用絶縁膜とから上面保護膜を付設してなる
第１の導電性配線を形成することにより、サイドウォー
ルを形成するための異方性エッチングによる第１の導電
性配線の損傷を防止することができる。

【００２１】上記サイドウォールを形成する工程の前
に、上記第１の導電性配線の各側面上にＬＤＤ用サイド
ウォールをあらかじめ形成する工程をさらに備えること
により、半導体基板の活性領域にＬＤＤ構造を有する微
細な半導体素子を形成することが可能となる。

【００２２】本発明の半導体装置の製造方法は、活性領
域上と素子分離上とに第１の導電性配線を形成し、活性
領域上の第１の導電性配線と素子分離上の第１の導電性
配線との間に所定値Ｔよりも広い間隙部を形成し、この
間隙部に第２の導電性配線を埋め込むことにより、微細
なピッチを有する配線を半導体装置の所望の位置に自己
整合的に形成することにある。

【００２３】具体的には、本発明の半導体装置の製造方
法は、半導体基板の表面付近の領域を複数の活性領域に
区画する素子分離を形成する工程と、上記活性領域の一
部を少なくとも含む領域の上と上記素子分離の上とに間
隙部を挟んで対峙する複数の第１の導電性配線を、上記
間隙部のうち少なくとも１つが所定値Ｔよりも広くなる
ように、また少なくとも他の１つが上記所定値Ｔよりも
狭くなるように形成する工程と、上記第１の導電性配線
及び間隙部の上に絶縁膜を堆積することにより、上記所
定値Ｔよりも狭い間隙部の上方を埋め込み、上記所定値
Ｔよりも広い間隙部の上方に上記絶縁膜の溝部を形成す
る工程と、上記絶縁膜の異方性エッチングを行って、上
記溝部下方の第１の導電性配線が露出するまで上記溝部
を掘り下げて、上記溝部両側の上記第１の導電性配線の
側面上に上記絶縁膜からなるサイドウォールを形成する
工程と、上記第１の導電性配線及び溝部の上に第２の導
電性膜を堆積する工程と、上記第２の導電性膜の化学機
械研磨を行って、上記第２の導電性膜のうち上記第１の
導電性配線の上方部分のみを選択的に除去し、上記間隙
部に上記第２の導電性膜を残存させてなる第２の導電性
配線を形成する工程とを備え、上記第１の導電性配線と
第２の導電性配線とを有する少なくとも１つの能動素子
を上記活性領域内に形成する方法である。

【００２４】この方法により、第２の配線を形成しよう
とする位置では第１の導電性配線間の間隙を所定値Ｔよ
りも広くしておくことで、所望の位置に第２の導電性配
線が自己整合的に形成される。しかも、第２の導電性配
線により元の第１の導電性配線のピッチが細分化され
る。したがって、電極と活性領域との接続不良を招くこ
となく半導体装置の配線を微細化することができる。

【００２５】

【００２６】上記第１の導電性配線を形成する工程及び
サイドウォールを形成する工程では、上記第１の導電性
配線の両側に活性領域の一部を露出させておき、上記第
２の導電性配線を上記活性領域に接触させて、第２の導
電性配線を上記能動素子の引きだし電極として機能させ
ることにより、溝部に残存する第２の導電性配線が活性
領域にコンタクトするので、第２の導電性配線を能動素
子の引き出し電極として使用することで、活性領域にコ
ンタクトする大面積の引き出し電極を自己整合的に形成
できることになる。したがって、電極と活性領域との接
続不良を防止しながら、半導体装置の電極を微細化する
ことができる。

【００２７】上記第１の導電性配線を形成する工程で
は、ポリシリコン膜からなる第１の導電性配線を形成す
ることにより、汎用的なポリシリコンプロセスの適用が
可能となり、半導体装置の製造の容易化と製造コストの
低減とが実現される。

【００２８】上記第１の導電性配線は、下層が導電層で
上層が絶縁層である２層膜により構成することにより、
サイドウォールを形成する工程において、異方性エッチ
ングによる第１の導電性配線の損傷を確実に防止するこ
とができる。

【００２９】上記サイドウォールを形成する工程の前
に、各第１の導電性配線の側面上にＬＤＤ用サイドウォ
ールを形成する工程をさらに設けることにより、ＬＤＤ
構造と微細な配線構造とを有する能動素子が形成される
ことになる。

【００３０】上記サイドウォールを形成した後に、ドラ
イエッチングを用いて上記サイドウォールを一部エッチ
ング加工し、上記第１の導電性配線と上記第２の導電性
配線とを電気的に導通させることにより、サイドウォー
ルによって第１の導電性配線と第２の導電性配線とを電
気的に分離しながら、所望の部位では別途接続用配線を
形成することなく第１の導電性配線と第２の導電性配線
とを電気的に接続することが可能となる。したがって、
製造工程が簡略化され、しかも、回路面積もさらに低減
されることになる。

【００３１】上記第１の導電性配線を形成する工程で
は、エッチングレートの高い絶縁膜で構成される上層と
導電膜で構成される下層とからなる第１の導電性配線を
形成し、上記サイドウォールを形成した後に、上記第１
の導電性配線の上層のエッチングレートの高い絶縁膜の
みを選択的に除去する工程をさらに設けて、上記全面に
第２の導電性膜を堆積する工程では、上記第１の導電性
配線の上に第２の導電性膜として低抵抗の金属膜を積層
し、上記第２の導電性配線を形成する工程では、上記第
２の導電性配線を上記低抵抗の金属膜のみで構成する一
方、上記第１の導電性配線を第１の導電性膜と上記低抵
抗の金属膜との積層膜で構成することにより、サリサイ
ドプロセスのような高温の熱処理をしなくても、活性領
域つまり能動素子の拡散層領域の抵抗を低減することが
でき、かつ下地の半導体基板を消費することもないの
で、ジャンクションリークが極めて少ない能動素子が得
られる。

【００３２】

【発明の実施の形態】（第１の実施形態） まず、第１の実施形態について、図１（ａ）〜（ｄ）を
参照しながら説明する。図１（ａ）〜（ｄ）は、第１の
実施形態に係る配線の形成工程を示す断面図である。

【００３３】まず、図１（ａ）に示すように、あらかじ
め半導体素子が形成されたシリコン基板１上に酸化膜か
らなる第１層間絶縁膜１０を堆積した後平坦化する。た
だし、シリコン基板１上の素子等の構造は本実施形態に
おいては重要でないので、図示を省略している。そし
て、第１層間絶縁膜１０の上にＡｌ，ＷもしくはＣｕ等
により構成される第１の金属膜（第１の導電性膜）を堆
積した後、フォトリソグラフィー工程及びエッチング工
程を用いて金属膜から第１層目金属配線１３をパターニ
ングする。ここで、第１層目金属配線１３の各残存部の
間には、所定値Ｔよりも狭い間隙Ｗg1を有する第１間隙
部Ｒgp1 と、所定値Ｔよりも広い間隙Ｗg2を有する第２
間隙部Ｒgp2 とが存在する。つまり、Ｗg1＜Ｔ＜Ｗg2と
いう関係が成立する。ただし、第２間隙部Ｒgp2 の間隙
Ｗg2は、最終的な配線のピッチがフォトリソグラフィー
の解像限界に等しくなる間隙以下の値に設定されてい
る。

【００３４】次に、図１（ｂ）に示すように、第１層間
絶縁膜１０及び第１層目金属配線１３の上に、酸化膜か
らなる第２層間絶縁膜２０を形成する。このとき、第２
層間絶縁膜２０の厚みを上記所定値Ｔの１／２以上にす
ることにより、所定値Ｔ以下の間隙Ｗg1を有する第１間
隙部Ｒgp1 は酸化膜で完全に埋め込まれ、所定値Ｔ以上
の間隙Ｗg2を有する第２間隙部Ｒgp2 の上には溝部Ｒcs
が形成される。

【００３５】次に、図１（ｃ）に示すように、上記第２
層間絶縁膜２０の平坦化を行うことなく、Ａｌ，Ｗもし
くはＣｕ等で構成される第２の金属膜Ｆmet2（第２の導
電性膜）を密着層等を併用しながら堆積する。これらの
膜はカバレージがよいので、第２層間絶縁膜２０の溝部
Ｒcsに空孔を形成することもなく完全に埋め込むことが
できる。第２の導電性膜としては、上述のような金属膜
に限定されるものではないが、下地の第２層間絶縁膜２
０の溝部Ｒcsに完全に埋めこまれるようなカバレージの
よい導電性材料が望ましい。

【００３６】次に、図１（ｄ）に示すように、メタル研
磨用ＣＭＰ（Chemical MechanicalPolishing −化学機
械的研磨）を用いて、第２層間絶縁膜２０が露出する位
置まで第２の金属膜Ｆmet2を除去する。これにより、溝
部Ｒcs以外の部分の第２金属膜Ｆmet2が除去され、溝部
Ｒcsにのみ第２の金属膜Ｆmet2が残る。この溝部Ｒcsに
残存した第２の金属膜を第２層目金属配線２１となる。
本実施形態における第２層目金属配線２１のレイアウト
は、第１層目金属配線１３の配線パターンに依存するの
で、第２層目金属配線２１を第１層目金属配線１３の補
助配線として機能させることができる。

【００３７】（第２の実施形態） 第２の実施形態では、上記第１の実施形態において示し
た溝部Ｒcsを利用した各種配線の応用例として、最小配
線間隔（配線ピッチ）の作成方法について、図２（ａ）
〜（ｄ），図３（ａ）〜（ｂ）及び図４を参照しながら
説明する。ここで、図２（ａ）〜（ｄ）及び図３（ａ）
〜（ｂ）は、図４に示すII−II線における断面図であ
り、図４は図３（ｂ）に示す工程が終了した時点におけ
る平面図である。

【００３８】まず、図２（ａ）に示すように、あらかじ
め半導体素子等が形成されたシリコン基板１上に第１層
間絶縁膜１０を堆積した後平坦化する。そして、第１層
間絶縁膜１０の上に第１の金属膜を堆積して第１の金属
膜から第１層目金属配線１３をパターニングする。この
第１層目金属配線１３は、図４に示すように、図２
（ａ）〜（ｄ）に示す断面とは平行に形成されている。
そして、第１層目金属配線１３の上に第２層間絶縁膜２
０を堆積した後、上記第１の実施形態とは異なり、第２
層絶縁膜２０を平坦化する。さらに、この第２層間絶縁
膜２０の上にＡｌ，ＷもしくはＣｕ等で構成される金属
膜を堆積した後、この金属膜から第２層目金属配線２０
（第１の導電性配線）をパターニングする。その際、第
２層目金属配線２０は、エキシマレーザーステッパーを
用いることにより、それぞれ０．４μｍ幅の間隙部Ｒgp
a 〜Ｒgpe （いずれも第２間隙部Ｒgp2 に相当する）を
介して０．３μｍ幅の残存部が存在するパターンが形成
されている。また、一部の第１層目金属配線１３と第２
層目金属配線２１との間には、両者を接続するためにタ
ングステンを埋め込んでなる接続部２２が形成されてい
る。

【００３９】次に、図２（ｂ）に示すように、酸化膜か
らなる第３絶縁膜３０を０．１μｍの厚さで堆積する。
第１の実施形態で説明したように、各間隙部Ｒgp1 〜Ｒ
gp5の間隙値Ｗ（＝０．４μｍ）の１／２よりも第３絶
縁膜３０の厚みが小さい（例えば所定値Ｔが０．３μｍ
の場合に相当する）ので、第３絶縁膜３０の各間隙部Ｒ
gpa 〜Ｒgpe の上には、それぞれ溝部Ｒcs1 〜Ｒcs5 が
形成される。各溝部Ｒcs1 〜Ｒcs5 の幅は間隙部Ｒgpa
〜Ｒgpe の間隙値０．４μｍから第３絶縁膜３０の厚み
０．１μｍの２倍分だけ内側にシフトすることから、各
溝部Ｒcs1 〜Ｒcs5 の幅はいずれも約０．２μｍとな
る。

【００４０】次に、図２（ｃ）に示すように、フォトレ
ジスト膜を堆積した後、第３絶縁膜３０の上に形成しよ
うとする上層の配線と各配線１３，２０とを接続するた
めのコンタクトを形成するために、フォトレジスト膜に
横断面形状が円状もしくは楕円状の開口部Ａpt1 〜Ａpt
4 を形成して、これをフォトレジストマスク３１とす
る。その際、第１開口部Ａptは、第３絶縁膜３０の第１
溝部Ｒcs1 の上方に形成され、第２開口部Ａpt2 は、第
３絶縁膜３０の第２溝部Ｒcs2 と第３溝部Ｒcs3との間
つまり第２層目金属配線２１の上方に形成され、第３開
口部Ａpt3 は第２層目金属配線２１及び第４溝部Ｒcs4
の一部の上に亘って形成され、第４開口部Ａpt4 は、第
５溝部Ｒcs4 及び第２層目金属配線２１の１つの上に亘
って形成されている。

【００４１】次に、図２（ｄ）に示すように、フォトレ
ジストマスク３１を用いて第２，第３絶縁膜２０，３０
のドライエッチングを行って、各開口部Ａpt1 〜Ａpt4
の下方にそれぞれ接続孔Ｃh1〜Ｃh4を形成する。これら
の接続孔Ｃh1〜Ｃh4は、図２（ｄ）に示す断面形状と図
４に示すコンタクトＣt1〜Ｃt4との形状から容易に理解
されるように、以下の形状及び機能を有する。第１接続
孔Ｃh1は、第２層目金属配線２１の間を縫って第１層目
金属配線１３の１つに達し、第１層目金属配線１３と第
３層目金属配線とを接続する第１コンタクトＣt1を形成
するためのものである。第２接続孔Ｃh2は、第２層目金
属配線２１の１つに達し、第２層目金属配線２１と第３
層目金属配線とを接続する第２コンタクトＣt2を形成す
るためのものである。第３接続孔Ｃh3は、第２層目金属
配線層２１の１つに達し、第４溝部Ｒcs4 に形成される
第３層目金属配線と第２層目金属配線２１とを接続する
第３コンタクトＣt3を形成するためのものである。第４
接続孔Ｃh4は、第５溝部Ｒcsを通って第２層目金属配線
２１及び第１配線層１３に達し、第３層目金属配線と第
１，第２層目金属配線１３，２１とを同時に接続する第
４コンタクトＣt4を形成するためのものである。

【００４２】次に、図３（ａ）に示すように、フォトレ
ジストマスク３１を除去した後、シリコン基板１の全面
上にＡｌ，ＷもしくはＣｕ等で構成される第３の金属膜
Ｆmet3（第２の導電性膜）を密着層等を併用して堆積す
る。

【００４３】最後に、図３（ｂ）に示すように、メタル
研磨用ＣＭＰを用いて、第３の金属膜Ｆmet3を第３絶縁
膜３０が露出する位置まで除去すると、各溝部Ｒcs1 〜
Ｒcs5 に残存する第３金属膜Ｆmet3が第３層目金属配線
３３となるとともに、上記各コンタクトホールＣh1〜Ｃ
h4内に埋めこまれた第３金属膜Ｆmet3がコンタクトＣt1
〜Ｃt4となる。

【００４４】図４は、図３（ｂ）に示す工程が終了した
時点における平面図である。同図に示されるように、第
２層目金属配線２１の間隙に、かつ第２層目金属配線２
１と平行に第３層目金属配線３３が走ることになる。第
１コンタクトＣt1は第１層目金属配線１３と第３層目金
属配線３３とを接続し、第２コンタクトＣt2は第２層目
金属配線２１と第３層目金属配線３３とを接続し、第３
コンタクトＣt3は第３層目金属配線３３と第２層目金属
配線２１とを接続し、第４コンタクトＣt4は第３層目金
属配線３３と第１，第２層目金属配線１３，２１とを同
時に接続している。

【００４５】ここで、図３（ｂ）に示す工程の段階で第
２層目金属配線２１と第３層目金属配線３３を同層配線
とみなし、第２層目金属配線２１の配線幅をＷw2，第３
層目金属配線３３の配線幅をＷw3とし、第３絶縁膜３０
の厚みをＴox3 とすると、配線間のピッチＰは、 Ｐ＝Ｗw2／２＋Ｔox3 ＋Ｗw3／２ と定義されるので、結局、 Ｐ＝０．３／２＋０．１＋０．２／２＝０．３５（μ
ｍ） となる。

【００４６】したがって、本実施形態における配線の形
成方法を用いれば、配線ピッチ０．３５μｍがエキシマ
ステッパー（ＫｒＦ）にて達成できる。すなわち、従来
の配線の形成方法では、エキシマステッパー（ＫｒＦ）
の解像限界が０．２５μｍであることから配線ピッチＰ
が約０．６μｍとなるのに対し、本実施形態が極めて有
利であることがわかる。また、本実施形態の第２層目金
属配線２１間の間隔は０．４μｍであり、エッチング等
の加工も無理なく行うことが可能である。

【００４７】（第３の実施形態） 次に、第３の実施形態に係る配線の形成工程について、
図５（ａ）〜（ｅ）を参照しながら説明する。

【００４８】まず、図５（ａ）に示すように、あらかじ
め半導体素子が形成されたシリコン基板１上に酸化膜か
らなる第１層間絶縁膜１０を堆積した後平坦化する。そ
して、第１層間絶縁膜１０の上に、ポリシリコン，Ａ
ｌ，ＷもしくはＣｕ等により構成される第１の金属膜
（第１の導電性膜）と保護用絶縁膜とを堆積した後、フ
ォトリソグラフィー工程及びエッチング工程を用いて保
護膜１４を付設した第１層目金属配線１３を形成する。
ここで、各第１層目金属配線１３の間には、所定値Ｔよ
りも狭い間隙Ｗg1を有する第１間隙部Ｒgp1 と、所定値
Ｔよりも広い間隙Ｗg2を有する第２間隙部Ｒgp2 とが存
在する。つまり、Ｗg1＜Ｔ＜Ｗg2という関係が成立す
る。

【００４９】次に、図５（ｂ）に示すように、厚さがＴ
／２以上のサイドウォール形成用酸化膜１５を堆積す
る。このとき、第１の間隔部Ｒgp1 は酸化膜１５によっ
て完全に埋め込まれるが、第２の間隙部Ｒgpには溝部Ｒ
csが形成される。

【００５０】次に、図５（ｃ）に示すように、異方性ド
ライエッチングを行って、第１層間絶縁膜１０及び保護
膜１４が露出するまで酸化膜１５の全面エッチバックを
行う。このとき、第１間隙部Ｒgp1 は酸化膜１５によっ
て埋め込まれたままであり、第２間隔部Ｒgp2 では、酸
化膜１５の溝部Ｒcsが第１層間絶縁膜１０の表面まで掘
り下げられてなるコンタクト用溝部溝部Ｒcsctが形成さ
れる。そして、第２間隙部Ｒgp2 において、酸化膜１５
が２分割されて、第１層目金属配線１３の側面上に分離
用サイドウォール１５ａが形成される。

【００５１】次に、図５（ｄ）に示すように、Ａｌ，Ｗ
もしくはＣｕ等で構成される第２金属膜Ｆmet2（第２の
導電性膜）を密着層等を併用して用いて堆積する。第２
の導電性膜を構成する材料としては、Ａｌ，Ｗもしくは
Ｃｕ等のごとく、カバレージが良くコンタクト用溝部Ｒ
csctに空孔を作らず完全に埋め込むことができるもので
あることが好ましい。

【００５２】最後に、図５（ｅ）に示すように、メタル
研磨用ＣＭＰを用いて、第２金属膜Ｆmet2及び保護膜１
４を第１層目金属配線１３が露出するまで除去する。こ
のとき、コンタクト用溝部Ｒcsctに残存する第２金属膜
Ｆmet2が第２層目金属配線２１となる。本実施形態にお
ける第２層目金属配線２１のレイアウトは、第１層目金
属配線１３の配線パターンに依存するので、第２層目金
属配線２１を第１層目金属配線１３の補助配線として機
能させることができる。

【００５３】本実施形態では、上述の第１の実施形態と
比較して、サイドウォールを利用して、第１層目金属配
線１３と第２層目金属配線２１とを分離しているため、
２つの配線の高さが同一になる利点がある。

【００５４】（第４の実施形態） 次に、第４の実施形態に係る配線の形成工程について、
図６（ａ）〜（ｆ）を参照しながら説明する。

【００５５】まず、図６（ａ）に示すように、あらかじ
め半導体素子が形成されたシリコン基板１上に酸化膜か
らなる第１層間絶縁膜１０を堆積した後平坦化する。そ
して、第１層間絶縁膜１０の上に、ポリシリコン，Ａ
ｌ，ＷもしくはＣｕ等により構成される第１の金属膜
（第１の導電性膜）と保護用絶縁膜とを堆積した後、フ
ォトリソグラフィー工程及びエッチング工程を用いて保
護膜１４を付設した第１層目金属配線１３を形成する。
ここで、第１層目金属配線１３の間には、所定値Ｔより
も狭い間隙Ｗg1を有する第１間隙部Ｒgp1 と、所定値Ｔ
よりも広い間隙Ｗg2を有する第２間隙部Ｒgp2 とが存在
する。つまり、Ｗg1＜Ｔ＜Ｗg2という関係が成立する。

【００５６】次に、図６（ｂ）に示すように、あらかじ
め薄い第１の酸化膜を堆積後、全面のエッチバックをか
けてＬＤＤ用サイドウォール５ａを形成しておく。この
ＬＤＤ用サイドウォール５ａは、第１，第２間隙部Ｒgp
1 ，Ｒgp2 の双方において形成される。

【００５７】次に、図６（ｃ）に示すように、第２酸化
膜１６を堆積する。この際、第１間隙部Ｒgp1 は第２酸
化膜１６によって完全に埋め込まれるが、第２間隙部Ｒ
gp2の上方にはほぼＶ字状の溝部Ｖcsが形成される。ま
た、第２酸化膜１６の平坦化は行わない。

【００５８】次に、図６（ｄ）に示すように、第２酸化
膜１６の異方性ドライエッチングを行って、第２間隙部
Ｒgp2 の第１層間絶縁膜１０が露出するまで第２酸化膜
１６を除去する。このとき、ＬＤＤ用サイドウォール５
ａの上端部も露出する。そして、第１間隙部Ｒgp1 は、
第２酸化膜１５によって埋め込まれたままであるが、第
２間隙部Ｒgp2 では、溝部Ｒcsが第１層間絶縁膜１０の
表面まで掘り下げられてコンタクト用溝部Ｒcsctが形成
される。そして、コンタクト用溝部Ｒcsctによって第２
酸化膜１５が２分割されて、第１層目金属配線１３の側
面上に分離用サイドウォール１５ａが形成されることに
なる。

【００５９】次に、図６（ｅ）に示すように、Ａｌ，Ｗ
もしくはＣｕ等で構成される第２金属膜Ｆmet2（第２の
導電性膜）を密着層等を併用して用いて堆積する。第２
の導電性膜を構成する材料としては、Ａｌ，Ｗもしくは
Ｃｕ等のごとく、カバレージが良くコンタクト用溝部Ｒ
csctに空孔を作らず完全に埋め込むことができるもので
あることが好ましい。

【００６０】最後に、図６（ｆ）に示すように、メタル
研磨用ＣＭＰを用いて、第２金属膜Ｆmet2及び保護膜１
４を第１層目金属配線１３が露出するまで除去する。こ
のとき、コンタクト用溝部Ｒcsctに残存する第２金属膜
Ｆmet2が第２層目金属配線２１となる。本実施形態にお
ける第２層目金属配線２１のレイアウトは、第１層目金
属配線１３の配線パターンに依存するので、第２層目金
属配線２１を第１層目金属配線１３の補助配線として機
能させることができる。

【００６１】本実施形態では、上述の第１の実施形態と
比較して、分離用サイドウォール１５ａを利用して、第
１層目金属配線１３と第２層目金属配線２１とを分離し
ているため、上記第３の実施形態と同様に、２つの配線
の高さが同一になる利点がある。加えて、第３の実施形
態と比較して、第２酸化膜１５を堆積する前にＬＤＤ用
サイドウオール５ａを最初に薄く形成しているので、第
１層間絶縁膜１０を薄くしてゲート酸化膜とし、第１層
目金属配線１３をゲート電極として利用すると、ＬＤＤ
構造を有する微細でかつドレイン耐圧性の高いトランジ
スタを形成し得る利点がある。

【００６２】（第５の実施形態） 次に、第５の実施形態について、図７（ａ）〜（ｅ），
図８，図９，図１０及び図１１（ａ）〜（ｃ）を参照し
ながら説明する。図７（ａ）〜（ｅ）は、第５の実施形
態に係る配線の形成工程を示す断面図である。本実施形
態では、シリコン基板の一部に形成されるトランジスタ
の構造に本発明を適用した場合の形態について説明し、
図８，図９及び図１０は途中工程におけるトランジスタ
形成領域の平面図である。また、図１１（ａ）〜（ｃ）
は、図１０に示すXIa −XIa 線，XIb −XIb 線，XIc −
XIc 線における断面図である。

【００６３】まず、図７（ａ）に示すように、シリコン
基板１に形成される各トランジスタ間を分離する厚み３
００ｎｍ程度のＬＯＣＯＳ膜２を熱酸化炉中で形成す
る。そして、ｐ，ｎチャネルＭＯＳトランジスタを形成
するに適切なイオン注入や，熱処理を行なった後，厚み
が１０ｎｍ程度のゲート酸化膜３をドライ酸化法により
形成し，ポリシリコン膜をＬＰ−ＣＶＤ法で形成し，フ
ォトリソグラフィー工程とドライエッチング工程とを実
施して、ポリシリコン膜から活性領域内にはゲート電極
４ａをＬＯＣＯＳ膜２の上にはゲート配線４ｂをそれぞ
れ形成する。この状態では、図８に示すように、ゲート
電極４ａとＬＯＣＯＳ膜２上のゲート配線４ｂとの間に
は、所定値Ｔよりも狭い間隙を有する第１間隙部Ｒgp1
と、所定値Ｔよりも広い間隙を有する第２間隙部Ｒgpと
が形成されている。すなわち、図８の平面図に示すよう
に、ＬＤＤ用サイドウォール５ａを形成する前の状態で
は、１つのゲート電極４ａと両側のゲート配線４ｂ，４
ｂとで囲まれる２つの領域において、両端のＬＯＣＯＳ
膜２上の部分は間隙が狭い第１間隙部Ｒgp1 となり、活
性領域６及びＬＯＣＯＳ膜２の一部を含む中央部が間隙
の広い第２間隙部Ｒgp2 となっている。なお、第１間隙
部Ｒgp1 の中に、上方の配線とのコンタクトを形成する
ために広いスペースが確保されている。

【００６４】その後、ＬＤＤ構造のトランジスタを形成
するために適切なイオン注入を終えた後，ＨＴＯ膜をＬ
Ｐ−ＣＶＤ法で全面堆積し，異方性の強いドライエッチ
ングを行って、ゲート電極４ａの横に酸化膜からなるＬ
ＤＤ用サイドウォール５ａを形成した後、活性領域６内
に拡散層（高濃度ソース・ドレイン）を形成するための
イオン注入を高ドーズ量で行い、適切な温度で活性化す
る。ここまでの工程は、標準的な従来のＭＯＳトランジ
スタの形成方法に従う。ただし、本実施形態の場合、ポ
リシリコン膜をパターニングして、活性領域６及びＬＯ
ＣＯＳ膜２の一部に亘る領域上にゲート電極４ａを形成
するのと同時に、ＬＯＣＯＳ膜２の上にゲート電極４ａ
とは分離されたゲート配線４ｂを形成することが特長で
ある。このゲート電極４ａとゲート配線４ｂとは、第１
の導電性配線として機能するものである。

【００６５】次に、図７（ｂ）に示すように、上述の第
４の実施形態と同様に、全面上にＨＴＯ膜の堆積と異方
性ドライエッチングとを行って、ＬＤＤ用サイドウォー
ル５ａの上に分離用サイドウォール１５ａを形成する。
このとき、図９に示すように、ゲート電極４ａとゲート
配線４ｂ，４ｂとの間の間隙のうち第１間隙部Ｒgp1は
ＨＴＯ膜によって完全に埋め込まれている。一方、第２
間隙部Ｒgp2 は、第１間隙部Ｒgp1 がＨＴＯ膜によって
埋め込まれることで、ゲート配線４ｂ，４ｂの外方とは
孤立した状態となっている。

【００６６】さらに、ＨＦ系エッチング剤を含むエッチ
ング剤によるディップエッチング処理後にスパッタリン
グを行って、それぞれ厚み１０ｎｍ，３０ｎｍのＴｉ
膜，ＴｉＮ膜を連続して堆積する。そして、さらにスパ
ッタリングを行って、厚み１００ｎｍのＷ膜を堆積す
る。これにより、Ｗ／ＴｉＮ／Ｔｉからなる金属積層膜
７が形成される。なお、金属積層膜７のうちＴｉＮ／Ｔ
ｉ層は上層のＷ層に対する密着層として機能すると共
に、下地のシリコン基板１との界面の抵抗を下げる効果
がある。一方、Ｗ層は不純物拡散層の抵抗を低減する機
能と、コンタクトエッチングの際の酸化膜エッチングの
オーバーエッチングを防止する機能と、バリアメタルと
しての機能とを有する。また、このＴｉＮ／Ｔｉ層のス
パッタリングは、アスペクト比が小さい形状に対して行
われるため、ステップカバレージも良好である。

【００６７】次に、図７（ｃ）に示すように、メタル研
磨用ＣＭＰを用いて、ゲート電極４ａ及びゲート配線４
ｂがいずれも露出するまで金属積層膜７を除去し、図９
に示される２つの第２間隙部Ｒgp2 内に積層金属膜７を
孤立させて、それぞれソース電極７ａ，ドレイン電極７
ｂとする。拡散層とゲート電極４ａとの間の段差が３０
０ｎｍであり、拡散層とＬＯＣＯＳ膜上のゲート配線４
ｂとの段差が約４５０ｎｍであることから、このように
積層金属膜７からソース・ドレイン電極７ａ，７ｂを形
成する加工は容易に行われる。なお、このソース・ドレ
イン電極７ａ，７ｂは、第２の導電性配線として機能す
るものである。

【００６８】次に、図７（ｄ）に示すように、低温酸化
膜からなる第１層間絶縁膜１０（常圧ＣＶＤのＵＳＧ
膜）を５００ｎｍ程度の厚みで堆積し，フォトリソグラ
フィー工程，ドライエッチング工程を実施して、コンタ
クト孔１１の開口を行なう。このとき、ドライエッチン
グ工程では，下地のソース・ドレイン電極７ａ，７ｂに
よって活性領域６（シリコン表面）が保護されているた
め，第１層間絶縁膜１０のオーバーエッチングのための
マージンが十分にとれるという利点がある。あるいは、
コンタクト孔１１の形成位置をＬＯＣＯＳ膜２上にもっ
てくれば、活性領域６のダメージの虞れはまったく生じ
ない。

【００６９】次に、図７（ｅ）に示すように、選択ＣＶ
Ｄ法によりＷ（タングステン）をコンタクト孔１１に埋
め込んでソース・ドレイン電極７ａ，７ｂのコンタクト
部１２ａ，１２ｂを形成する。なお、このとき、図示し
ないがゲート電極４ａへのコンタクト部１２ｃも形成さ
れる。このＣＶＤ反応は、下地がソース・ドレイン電極
７ａ，７ｂの最上層を構成するＷであり、Ｗに対してＷ
が選択的に堆積されるために、従来のようなシリコン基
板あるいはシリコン酸化膜に対するダメージを全く与え
ない。

【００７０】最後に、ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ膜を
堆積した後、フォトリソグラフィー工程とドライエッチ
ング工程とを行って、ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ膜か
ら第１層目金属配線１３ａ，１３ｂ，…をパターニング
する。

【００７１】ここで、本実施形態によって形成される半
導体装置の特徴部分について、図１０及び図１１（ａ）
〜（ｃ）を参照しながら説明する。図１０は、図７
（ｅ）に示す工程における半導体装置の平面図であり、
理解を容易にするために第１層目金属配線１３の図示を
省略し、かつ第１層間絶縁膜１０は透明体なので第１層
間絶縁膜１０を透視した状態を示している。また、図１
１（ａ）〜（ｃ）は、それぞれ図１０に示すXIa −XIa
線，XIb −XIb 線，XIc −XIc 線における断面図であ
り、第１層目金属配線１３も図示されている。

【００７２】図１０に示すように、ソース電極７ａとド
レイン電極７ｂとは、ゲート配線４ｂとゲート配線４ａ
の分離用サイドウォール１５ａに囲まれた状態であり、
ソース電極７ａ，ドレイン電極７ｂ，ゲート電極４ａの
広い部分にそれぞれコンタクト部１２ａ，１２ｂ，１２
ｃが形成されている。そして、この平面構造でわかるよ
うに、ゲート電極４ａ、ソース電極７ａ、ドレイン電極
７ｃのそれぞれが分離用サイドウォール１５ａによって
形状的にも電気的にも分離されている。また、各電極４
ａ，７ａ，７ｂは、ＬＯＣＯＳ膜２上のゲート配線４ｂ
とも電気的に分割されている。

【００７３】図１１（ａ）に示すように、ソース・ドレ
イン電極７ａ，７ｂのコンタクト部１２ａ，１２ｂを横
切る断面では、コンタクト部１２ａ，１２ｂがＬＯＣＯ
Ｓ膜２上に設けられており、活性領域６の保護と、高濃
度拡散層の面積の縮小に有効であるといえる。その点、
サリサイドプロセスよりも有利であるといえる。図１１
（ｂ）に示すように、ゲート電極４ａ，ソース電極７
ａ，ドレイン電極７ｂ及びゲート配線４ｂが分離用サイ
ドウォール１５ａで分離されている。図１１（ｃ）に示
すように、ゲート電極４ａとその両側のゲート配線４ｂ
とが２か所の第１間隙部Ｒgp1 に完全に埋め込まれたサ
イドウォール形成用絶縁膜によって分離されている。

【００７４】なお、各半導体装置間を分離する部材はＬ
ＯＣＯＳ膜に限定されるものではなく、トレンチ内に絶
縁膜を埋め込んでなる素子分離を設けてもよい。

【００７５】なお、本実施形態において、ゲート電極４
ａ、ゲート配線４ｂを構成する第１導電性膜はポリシリ
コン膜としたが、第１導電性膜をポリサイドやポリメタ
ルで構成してもよいことはいうまでもない。

【００７６】（第６の実施形態） 次に、第６の実施形態について、図１２〜図１６を参照
しながら説明する。図１２は本実施形態に係る半導体装
置の回路図、図１３〜図１６は本実施形態に係る半導体
装置の各製造工程における平面図である。

【００７７】本実施形態では、上述の第５の実施形態で
説明した工程（図７（ａ）〜（ｅ））を基本としてイン
バータチェーンを形成する具体的な場合について説明す
る。

【００７８】図１２は、ＣＭＯＳ回路で設計されたイン
バータチェーンの回路図である。同図に示すように、各
々３つのＰチャネルＭＯＳトランジスタＴＲp1〜ＴＲp3
とＮチャネルＭＯＳトランジスタＴＲn1〜ＴＲn3とを備
え、ＰチャネルトランジスタとＮチャネルトランジスタ
とからなるＣＭＯＳインバータを３段設けている。各Ｐ
チャネルＭＯＳトランジスタＴＲp1〜ＴＲp3のドレイン
には電源供給端子５１から電圧Ｖddが印加され、各Ｎチ
ャネルＭＯＳトランジスタＴＲn1〜ＴＲn3のソースは接
地電位Ｖssを供給する接地端子５２に接続されている。
そして、入力端子５３を介して入力される信号を反転し
て出力端子５４から出力するように構成されている。

【００７９】図１３は、第５実施形態における図８に相
当する工程、つまり図７（ａ）に示す工程中のＬＤＤ用
サイドウォール５ａを形成する前の状態における平面図
である。同図に示すように、ＣＭＯＳインバータを構成
する１対のＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタのゲート電極４ａは共通のポリシリ
コン膜により構成されており、この３つのゲート電極を
取り囲む櫛形のゲート配線４ｂがＬＯＣＯＳ膜上に形成
されている。このゲート配線は、ＰチャネルＭＯＳトラ
ンジスタＴＲp1〜ＴＲp3側と、ＮチャネルＭＯＳトラン
ジスタＴＲn1〜ＴＲn3側とに分離されている。そして、
各ゲート電極４ａとゲート配線４ｂとの間には、所定値
Ｔよりも狭い間隙を有する第１間隙部Ｒgp1 と、所定値
Ｔよりも広い間隙を有する第２間隙部Ｒgp2 とが設けら
れている。なお、第２間隙部Ｒgp2 は活性領域６とＬＯ
ＣＯＳ膜の一部とを含む領域の上に形成され、第１間隙
部はＬＯＣＯＳ膜上に設けられている。

【００８０】図１４は、ゲート電極４ａ及びゲート配線
４ｂの側面上に分離用サイドウォール１５ａを形成した
後における平面図であり、第５実施形態の図８に示す工
程と同じ工程における構造を示す。ただし、本実施形態
では、異方性エッチングによって形成された分離用サイ
ドウォール１５ａの一部をフォトリソグラフィー工程と
エッチング工程とにより除去する工程を含んでいる。す
なわち、第２，第３段目のＣＭＯＳインバータのゲート
電極４ａの中央部にサイドウォール除去部Ｒdeが設けら
れている。この除去部Ｒdeは、後述のように、前段のイ
ンバータと次段のインバータとが接続されるポイント，
つまり前段のインバータのソース／ドレイン電極と次段
のゲート電極とを接続するポイントである。

【００８１】図１５は、上述の図１０に示される工程と
同じ時点における構造を示す平面図であって、Ｗ／Ｔｉ
Ｎ／Ｔｉ膜を堆積して、メタルＣＭＰ法によりゲート電
極上４ａとゲート配線４ｂとの上のＷ／ＴｉＮ／Ｔｉ膜
のみを選択研磨した後第１層間絶縁膜を堆積し、さらに
コンタクト孔を開口してＷをコンタクト孔に埋め込んだ
時点における構造を示す。同図に示すように、ＣＭＰに
より、各インバータにおいて、ＰチャネルＭＯＳトラン
ジスタのドレイン電極７ｂと、ＮチャネルＭＯＳトラン
ジスタのソース電極７ａと、ＰチャネルＭＯＳトランジ
スタのソース電極及びＮチャネルＭＯＳトランジスタの
ドレイン電極となる共通電極７ｃとに分離されている。
そして、ソース電極７ａの一部に接地端子との接続のた
めのコンタクト部１２ａが，ドレイン電極７ｂの一部に
電源供給端子との接続のためのコンタクト部１２ｂが、
１段目のインバータのゲート電極４ａに入力端子との接
続のためのコンタクト部１２ｃが、３段目のインバータ
の共通電極７ｃに出力端子との接続のためのコンタクト
部１２ｄがそれぞれ確保されている。

【００８２】図１６は、金属膜を堆積した後、フォトリ
ソグラフィー工程とエッチング工程とを行って、第１層
目金属配線１３を形成した状態における平面図である。
同図に示すように、各インバータのソース電極７ａとコ
ンタクト部１２ａを介して接続されかつ接地端子５２に
接続される第１層目金属配線１３ａと、各インバータの
ドレイン電極７ｂとコンタクト部１２ｂを介して接続さ
れかつ電源供給端子５１に接続される第１層目金属配線
１３ｂと、第１段目のインバータのゲート電極４ａとコ
ンタクト部１２ｃを介して接続されかつ入力端子５３に
接続される第１層目金属配線１３ｃと、３段目のインバ
ータの共通電極７ｃとコンタクト部１２ｄを介して接続
されかつ出力端子５４に接続される第１層目金属配線１
３ｄとが設けられている。

【００８３】本実施形態に係るインバータチェーンの構
造では、電源ライン（第１層目金属配線１３ａ〜１３
ｄ）以外の領域をすべてポリシリコン膜及びＷ／ＴｉＮ
／Ｔｉ膜で接続することが可能となり、回路面積を大幅
に縮小化し得る利点がある。

【００８４】（第７の実施形態） 次に、第７の実施形態について、図１７（ａ）〜（ｅ）
を参照しながら説明する。図１７（ａ）〜（ｅ）は、上
述の第５の実施形態における工程を応用した形態におけ
る半導体装置の製造工程を示す。

【００８５】まず、図１７（ａ）に示すように、シリコ
ン基板１に形成される各トランジスタ間を分離する厚み
３００ｎｍ程度のＬＯＣＯＳ膜２を熱酸化炉中で形成す
る。そして、ｐ，ｎチャネルＭＯＳトランジスタを形成
するに適切なイオン注入や，熱処理を行なった後，厚み
が１０ｎｍ程度のゲート酸化膜３をドライ酸化法により
形成し，ポリシリコン膜をＬＰ−ＣＶＤ法で堆積し，さ
らにポリシリコン膜の上にＰＳＧ膜を堆積する。そし
て、フォトリソグラフィー工程とドライエッチング工程
とを行って、この２層膜から活性領域内にはゲート電極
４ａ及びその上面スペーサ膜１７ａを、ＬＯＣＯＳ膜２
の上にはゲート配線４ｂ及びその上面スペーサ膜１７ｂ
をそれぞれ形成する。さらに、ＬＤＤ構造のトランジス
タを形成するために適切なイオン注入を終えた後，ＨＴ
Ｏ膜をＬＰ−ＣＶＤ法で全面堆積し，異方性の強いドラ
イエッチングを行って、ゲート電極４ａの横に酸化膜か
らなるＬＤＤ用サイドウォール５ａを形成した後、活性
領域６内に拡散層（高濃度ソース・ドレイン）を形成す
るためのイオン注入を高ドーズ量で行い、適切な温度で
活性化する。ここまでの工程は、ポリシリコン膜の上に
ＰＳＧ膜（スペーサ膜）を堆積する点を除き、上述の第
５実施形態の工程と同じである。

【００８６】次に、図１７（ｂ）に示すように、シリコ
ン窒化膜の堆積と異方性ドライエッチングとを行って、
ＬＤＤ用サイドウォール５ａの上に、分離用サイドウォ
ール１５ａを形成する。この工程は上記第５の実施形態
で説明した方法と同じである。ここで、本実施形態で
は、各上面スペーサ膜１７ａ，１７ｂをＨＦベーパーに
よる気相エッチングにて選択的に除去し、ゲート電極４
ａ及びゲート配線４ｂ上に凹部１８ａ，１８ｂを形成す
る。このとき、本実施形態では図示を省略するが、上記
第５の実施形態における図９に示すように、ゲート電極
４ａとゲート配線４ｂ，４ｂとの間の間隙のうち第１間
隙部Ｒgp1 はサイドウォール形成用のＨＴＯ膜によって
完全に埋め込まれている。ただし、本実施形態では、ゲ
ート電極４ａ及びゲート配線４ｂの上方の各凹部１８
ａ，１８ｂも所定値Ｔよりも広い第２間隙部Ｒgp2 とな
っている。一方、図９に示す部位と同じ部位に形成され
ている第２間隙部Ｒgp2 は、第１間隙部Ｒgp1 がＨＴＯ
膜によって埋め込まれることで、ゲート配線４ｂ，４ｂ
の外方とは孤立した状態となっている。

【００８７】次に、図１７（ｃ）に示すように、ＨＦ系
エッチング剤を含むエッチング剤によるディップエッチ
ング処理後にスパッタリングを行って、それぞれ厚み１
０ｎｍ，３０ｎｍのＴｉ膜，ＴｉＮ膜を連続して堆積す
る。そして、さらにスパッタリングを行って、厚み１０
０ｎｍのＷ膜を堆積する。これにより、Ｗ／ＴｉＮ／Ｔ
ｉからなる金属積層膜７が形成される。

【００８８】次に、図１７（ｄ）に示すように、メタル
研磨用ＣＭＰを用いて、ゲート電極４ａ及びゲート配線
４ｂがいずれも露出するまで金属積層膜７を除去し、図
９に示される２つの第２間隙部Ｒgp2 内に積層金属膜７
を孤立させて、それぞれソース電極７ａ，ドレイン電極
７ｂ，上部ゲート電極７ｃ，上部ゲート配線７ｄとす
る。すなわち、ゲート電極４ａ及び上部ゲート電極７ｃ
とゲート配線４ｂ及び上部ゲート配線７ｄとは第１の導
電性配線として機能し、ソース電極７ａ及びドレイン電
極７ｂは、第２の導電性配線として機能するものであ
る。

【００８９】次に、図１７（ｅ）に示すように、低温酸
化膜からなる第１層間絶縁膜１０（常圧ＣＶＤのＵＳＧ
膜）を５００ｎｍ程度の厚みで堆積し，コンタクト孔を
開口した後、選択ＣＶＤ法によりＷ（タングステン）を
コンタクト孔に埋め込んでソース電極７ａ，ドレイン電
極７ｂ，上部ゲート電極７ｃ及び上部ゲート配線７ｄの
コンタクト部１２ａ，１２ｂ，１２ｃ，１２ｄ（ただ
し、コンタクト部１２ｄは図示せず）を形成する。最後
に、ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ膜を堆積した後、フォ
トリソグラフィー工程とドライエッチング工程とを行っ
て、ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ膜から第１層目金属配
線１３ａ〜１３ｄ（第１層目金属配線１３ｄは図示せ
ず）をパターニングする。

【００９０】本実施形態では、ゲート電極４ａ及びゲー
ト配線４ｂの上に、本来第２の導電性配線として機能す
るＷ／ＴｉＮ／Ｔｉ膜からなる上部ゲート電極７ａ，及
び上部ゲート配線７ｂが密着していることで、ゲート電
極４ａ及びゲート配線７ｂを低抵抗化できるという利点
がある。その場合、ゲート電極やゲート配線をポリサイ
ドやポリメタルで構成する方法に比較してメタル形成工
程を１つが省略でき、コストの低減を図ることができ
る。

【００９１】（その他の実施形態） 上記各実施形態では、半導体基板としてシリコン基板を
用いた形態について説明したが、本発明はかかる実施形
態に限定されるものではなく、ＧａＡｓ等の化合物半導
体基板等についても適用することができる。

【００９２】上記各実施形態では、素子分離をＬＯＣＯ
Ｓ膜で構成したが、本発明はかかる実施形態に限定され
るものではなく、トレンチ構造等の素子分離を有するも
のにも適用されるものである。

【００９３】

【発明の効果】本発明の配線の形成方法によれば、フォ
トリソグラフィーの解像限界よりも微細なピッチを有す
る配線の形成を図ることができるという有利な効果が得
られる。

【００９４】本発明の半導体装置の製造方法によれば、
能動素子を有する半導体装置の配線を所望の位置に自己
整合的に形成しながら、配線ピッチの微細化を図ること
ができるという有利な効果が得られる。

【図面の簡単な説明】

【図１】第１の実施形態に係る配線の形成工程を示すウ
エハーの断面図である。

【図２】第２の実施形態に係る配線の形成工程の前半部
分を示すウエハーの断面図である。

【図３】第２の実施形態に係る配線の形成工程の後半部
分を示すウエハーの断面図である。

【図４】第２の実施形態に係る配線の形成工程によって
得られたウエハーの平面図である。

【図５】第３の実施形態に係る配線の形成工程を示すウ
エハーの断面図である。

【図６】第４の実施形態に係る配線の形成工程を示すウ
エハーの断面図である。

【図７】第５の実施形態に係る半導体装置の製造工程を
示すウエハーの断面図である。

【図８】第５の実施形態に係る半導体装置の製造工程の
うちゲート配線，高濃度拡散層を形成する工程を行った
ときのウエハーの平面図である。

【図９】第５の実施形態に係る半導体装置の製造工程の
うちサイドウォールを形成する工程を行ったときのウエ
ハーの平面図である。

【図１０】第５の実施形態に係る半導体装置の製造工程
のうちコンタクト層へのタングステンの埋め込みを行っ
たときのウエハーの平面図である。

【図１１】図１０に示すXIa −XIa 線，XIb −XIb 線，
XIc −XIc 線における断面図である。

【図１２】第６の実施形態に係るインバータチェーンの
電気回路図である。

【図１３】第６の実施形態に係るインバータチェーンの
製造工程のうちゲート電極，ゲート配線及び高濃度拡散
層の形成を行ったときのウエハーの平面図である。

【図１４】第６の実施形態に係るインバータチェーンの
製造工程のうちサイドウォールの形成を行ったときのウ
エハーの平面図である。

【図１５】第６の実施形態に係るインバータチェーンの
製造工程のうちコンタクト孔へのタングステンの埋め込
みを行ったときのウエハーの平面図である。

【図１６】第６の実施形態に係るインバータチェーンの
製造工程のうち第１層目金属配線の形成を行ったときの
ウエハーの平面図である。

【図１７】第７の実施形態に係る半導体装置の製造工程
を示すウエハーの断面図である。

【図１８】従来の配線の形成構造を示す断面図である。

【図１９】従来のポリサイドプロセスによる半導体装置
の製造工程を示す断面図である。

【符号の説明】

１ シリコン基板 ２ ＬＯＣＯＳ膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ４ａ ゲート電極 ４ｂ ゲート配線 ５ ＨＴＯ膜 ５ａ ＬＤＤ用サイドウォール ６ 活性領域 ７ 多層金属膜 ７ａ ソース電極 ７ｂ ドレイン電極 ７ｃ 上部ゲート電極 ７ｄ 上部ゲート配線 １０ 第１層間絶縁膜 １１ コンタクト孔 １２ コンタクト部 １３ 第１層目金属配線 １４ 保護膜 １５ａ 分離用サイドウォール １７ａ，１７ｂ 上面スペーサ ２０ 第２層間絶縁膜 ２１ 第２層目金属配線 ３０ 第３層間絶縁膜 ３１ フォトレジストマスク Ｒgp1 第１間隙部 Ｒgp2 第２間隙部 Ｒcs 溝部 Ｆmet2 第２金属膜 Ｆmet2 第３金属膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−183518（ＪＰ，Ａ) 特開 平２−35718（ＪＰ，Ａ) 特開 平４−255232（ＪＰ，Ａ) 特開 平５−102470（ＪＰ，Ａ) 特開 平２−181934（ＪＰ，Ａ) 特開 昭61−284963（ＪＰ，Ａ) 特開 平６−232124（ＪＰ，Ａ) 特開 平２−114656（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/8238 H01L 27/092

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の上に、第１の導電性膜で構
   成され間隙部を挟んで対峙する複数の第１の導電性配線
   を、上記間隙部のうちの少なくとも１つが所定値Ｔより
   も広くなるように、また少なくとも他の１つが上記所定
   値Ｔよりも狭くなるように形成する工程と、 上記第１の導電性配線及び間隙部の上に絶縁膜を堆積す
   ることにより、上記所定値Ｔよりも狭い間隙部の上方を
   埋め込み、上記所定値Ｔよりも広い間隙部の上方に絶縁
   膜の溝部を形成する工程と、 上記絶縁膜を平坦化することなく、絶縁膜の上に第２の
   導電性膜を堆積する工程と、 上記第２の導電性膜を少なくとも上記絶縁膜の表面が露
   出する位置まで除去し、上記絶縁膜の溝部に上記第２の
   導電性膜を残存させてなる第２の導電性配線を形成する
   工程とを備えていることを特徴とする配線の形成方法。
2. 【請求項２】 請求項１記載の配線の形成方法におい
   て、 上記第２の導電性配線を形成する工程は、化学機械研磨
   により行われることを特徴とする配線の形成方法。
3. 【請求項３】 請求項１又は２記載の配線の形成方法に
   おいて、 上記第１の導電性配線を形成する工程の前に上記第１の
   導電性配線の下に下層配線を形成する工程と、 上記絶縁膜を堆積した後に、上記第１の導電性配線及び
   下層配線のうち少なくともいずれか一方の上の絶縁膜に
   コンタクトホールを形成する工程とを備え、 上記第２の導電性膜を堆積する工程では、上記コンタク
   トホールに第２の導電性膜を埋め込むことを特徴とする
   配線の形成方法。
4. 【請求項４】 請求項１又は２記載の配線の形成方法に
   おいて、 上記第１の導電性配線を形成する工程では、上記所定値
   Ｔを堆積しようとする絶縁膜の膜厚の２倍とすることを
   特徴とする配線の形成方法。
5. 【請求項５】 請求項１又は２記載の配線の形成方法に
   おいて、 上記絶縁膜を堆積する工程の後、上記第２の導電性膜を
   堆積する工程の前に、上記絶縁膜の異方性エッチングを
   行って、上記溝部下方の第１の導電性配線が露出するま
   で上記溝部を掘り下げて、上記溝部両側の上記第１の導
   電性配線の側面上に上記絶縁膜からなるサイドウォール
   を形成する工程をさらに備え、 上記第２の導電性配線を形成する工程では、上記サイド
   ウォールの表面が露出するまでエッチングを行うことを
   特徴とする配線の形成方法。
6. 【請求項６】 請求項５記載の配線の形成方法におい
   て、 上記第１の導電性配線を形成する工程では、上記第１の
   導電性膜を堆積した後、さらに第１の導電性膜の上に保
   護用絶縁膜を堆積し、上記第１の導電性膜と上記保護用
   絶縁膜とから上面保護膜を付設してなる第１の導電性配
   線を形成することを特徴とする配線の形成方法。
7. 【請求項７】 請求項５記載の配線の形成方法におい
   て、 上記サイドウォールを形成する工程の前に、 上記第１の導電性配線の各側面上にＬＤＤ用サイドウォ
   ールをあらかじめ形成する工程をさらに備えていること
   を特徴とする配線の形成方法。
8. 【請求項８】 半導体基板の表面付近の領域を複数の活
   性領域に区画する素子分離を形成する工程と、 上記活性領域の一部を少なくとも含む領域の上と上記素
   子分離の上とに間隙部を挟んで対峙する複数の第１の導
   電性配線を、上記間隙部のうち少なくとも１つが所定値
   Ｔよりも広くなるように、また少なくとも他の１つが上
   記所定値Ｔよりも狭くなるように形成する工程と、 上記第１の導電性配線及び間隙部の上に絶縁膜を堆積す
   ることにより、上記所定値Ｔよりも狭い間隙部の上方を
   埋め込み、上記所定値Ｔよりも広い間隙部の上方に上記
   絶縁膜の溝部を形成する工程と、 上記絶縁膜の異方性エッチングを行って、上記溝部下方
   の第１の導電性配線が露出するまで上記溝部を掘り下げ
   て、上記溝部両側の上記第１の導電性配線の側面上に上
   記絶縁膜からなるサイドウォールを形成する工程と、 上記第１の導電性配線及び溝部の上に第２の導電性膜を
   堆積する工程と、 上記第２の導電性膜の化学機械研磨を行って、上記第２
   の導電性膜のうち上記第１の導電性配線の上方部分のみ
   を選択的に除去し、上記間隙部に上記第２の導電性膜を
   残存させてなる第２の導電性配線を形成する工程とを備
   え、 上記第１の導電性配線と第２の導電性配線とを有する少
   なくとも１つの能動素子を上記活性領域内に形成するこ
   とを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項８記載の半導体装置の製造方法に
   おいて、 上記第１の導電性配線を形成する工程及びサイドウォー
   ルを形成する工程では、上記第１の導電性配線の両側に
   活性領域の一部を露出させておき、 上記第２の導電性配線を上記活性領域に接触させて、第
   ２の導電性配線を上記能動素子の引きだし電極として機
   能させることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項８記載の半導体装置の製造方法
    において、 上記第１の導電性配線を形成する工程では、ポリシリコ
    ン膜からなる第１の導電性配線を形成することを特徴と
    する半導体装置の製造方法。
11. 【請求項１１】 請求項８記載の半導体装置の製造方法
    において、 上記第１の導電性配線は、下層が導電層で上層が絶縁層
    である２層膜により構成されていることを特徴とする半
    導体装置の製造方法。
12. 【請求項１２】 請求項８記載の半導体装置の製造方法
    において、 上記サイドウォールを形成する工程の前に、各第１の導
    電性配線の側面上にＬＤＤ用サイドウォールを形成する
    工程をさらに備えていることを特徴とする半導体装置の
    製造方法。
13. 【請求項１３】 請求項８記載の半導体装置の製造方法
    において、 上記サイドウォールを形成した後に、ドライエッチング
    を用いて上記サイドウォールを一部エッチング加工し、
    上記第１の導電性配線と上記第２の導電性配線とを電気
    的に導通させることを特徴とする半導体装置の製造方
    法。
14. 【請求項１４】 請求項８記載の半導体装置の製造方法
    において、 上記第１の導電性配線を形成する工程では、エッチング
    レートの高い絶縁膜で構成される上層と導電膜で構成さ
    れる下層とからなる第１の導電性配線を形成し、 上記サイドウォールを形成した後に、上記第１の導電性
    配線の上層のエッチングレートの高い絶縁膜のみを選択
    的に除去する工程をさらに備え、 上記全面に第２の導電性膜を堆積する工程では、上記第
    １の導電性配線の上に第２の導電性膜として低抵抗の金
    属膜を積層し、 上記第２の導電性配線を形成する工程では、上記第２の
    導電性配線を上記低抵抗の金属膜のみで構成する一方、
    上記第１の導電性配線を上記第１の導電性膜と上記低抵
    抗の金属膜との積層膜で構成することを特徴とする半導
    体装置の製造方法。