JP3141825B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＣＭＯＳにおけるｎＭＯＳのゲ
ート電極とｐＭＯＳのゲート電極の接続方法に関するも
のである。
の製造方法に関し、特にＣＭＯＳにおけるｎＭＯＳのゲ
ート電極とｐＭＯＳのゲート電極の接続方法に関するも
のである。
【０００２】
【従来の技術】半導体装置の更なる高速化を実現するた
めに、近年は半導体装置の各構成要素の微細化による高
集積化が進行している。半導体装置の構成要素の一つで
あるＭＯＳトランジスタも、例外なく微細化されてい
る。１つの半導体集積回路内においてｐＭＯＳ及びｎＭ
ＯＳの両方を組み合わせた構造を有するＣＭＯＳでは、
ｎ型多結晶シリコン内のｎ型不純物と、ｐ型多結晶シリ
コン内のｐ型不純物とが製造工程に存在する熱処理時
に、これらの上部に形成された金属又は金属シリサイド
層を介して相互に拡散するという問題が生じる。この不
純物の相互拡散が生じると、しきい値電圧が上昇し半導
体装置の高速化を阻害するばかりか、動作不良に至るこ
ともある。
めに、近年は半導体装置の各構成要素の微細化による高
集積化が進行している。半導体装置の構成要素の一つで
あるＭＯＳトランジスタも、例外なく微細化されてい
る。１つの半導体集積回路内においてｐＭＯＳ及びｎＭ
ＯＳの両方を組み合わせた構造を有するＣＭＯＳでは、
ｎ型多結晶シリコン内のｎ型不純物と、ｐ型多結晶シリ
コン内のｐ型不純物とが製造工程に存在する熱処理時
に、これらの上部に形成された金属又は金属シリサイド
層を介して相互に拡散するという問題が生じる。この不
純物の相互拡散が生じると、しきい値電圧が上昇し半導
体装置の高速化を阻害するばかりか、動作不良に至るこ
ともある。
【０００３】これまで、ゲート抵抗を低減するために様
々な半導体装置（ＣＭＯＳ）及びその製造方法が提案さ
れている。例えば、ＣＭＯＳを製造する際に、多結晶シ
リコンゲート電極上に低抵抗の高融点金属又は金属シリ
サイド層を有する多層構造のゲート電極を用いることが
提案されている。しかし、この技術では製造工程に存在
する熱処理により、不純物の横方向拡散が増大してしま
い、仕事関数を変化させ、ＭＯＳトランジスタのしきい
値電圧等の半導体装置の特性が変化する。
々な半導体装置（ＣＭＯＳ）及びその製造方法が提案さ
れている。例えば、ＣＭＯＳを製造する際に、多結晶シ
リコンゲート電極上に低抵抗の高融点金属又は金属シリ
サイド層を有する多層構造のゲート電極を用いることが
提案されている。しかし、この技術では製造工程に存在
する熱処理により、不純物の横方向拡散が増大してしま
い、仕事関数を変化させ、ＭＯＳトランジスタのしきい
値電圧等の半導体装置の特性が変化する。
【０００４】そこで、ゲート電極に高融点金属又は金属
シリサイドを用いてＣＭＯＳを製造する際に、ｎＭＯＳ
のゲート電極とｐＭＯＳのゲート電極とを分離しておく
ことによって解決しようとした技術がある。以下に、従
来の半導体装置及びその製造方法について説明する。図
１１には特開平５−１９８６８６号公報に記載の技術で
ある、半導体装置及びその製造方法の主要な工程の半導
体装置の断面図を示す。まず、図１１（ａ）に示すよう
に、ｐ型のシリコン基板１上に、ｐウェル２とｎウェル
３を形成した後、フィールド酸化膜４を形成する。次
に、厚さ１０ｎｍのゲート酸化膜５を介して、ＣＶＤ法
により厚さ３００ｎｍの多結晶シリコンを堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７を形成する。
この際、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電
極７の間は分離させておく。次に、ＣＶＤ法により厚さ
２００ｎｍの酸化膜又は窒化膜を堆積し、異方性エッチ
ングによりゲート側壁１８を形成して、ｎＭＯＳのゲー
ト電極６とｐＭＯＳのゲート電極７との間を埋める。次
に、フォトレジストでｐＭＯＳ領域を被い、ヒ素イオン
を４０ｋｅＶの加速エネルギーで、４×１０15ｃｍ-2注
入し、ｎＭＯＳのゲート電極６をｎ型にドーピングす
る。同様に、フォトレジストでｎＭＯＳ領域を被い、２
フッ化ボロンイオンを４０ｋｅＶの加速エネルギーで、
６×１０15ｃｍ-2注入し、ｐＭＯＳのゲート電極７をｐ
型にドーピングする。次に、全面に厚さ５０ｎｍのチタ
ンをスパッタし、８００℃で６０秒間アニールを行うこ
とによって、ゲート電極上部をチタンシリサイド化す
る。次に、未反応のチタンを硫化水に浸して除去するこ
とにより、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート
電極７の上部に、チタンシリサイド膜１９を形成する。
シリサイドを用いてＣＭＯＳを製造する際に、ｎＭＯＳ
のゲート電極とｐＭＯＳのゲート電極とを分離しておく
ことによって解決しようとした技術がある。以下に、従
来の半導体装置及びその製造方法について説明する。図
１１には特開平５−１９８６８６号公報に記載の技術で
ある、半導体装置及びその製造方法の主要な工程の半導
体装置の断面図を示す。まず、図１１（ａ）に示すよう
に、ｐ型のシリコン基板１上に、ｐウェル２とｎウェル
３を形成した後、フィールド酸化膜４を形成する。次
に、厚さ１０ｎｍのゲート酸化膜５を介して、ＣＶＤ法
により厚さ３００ｎｍの多結晶シリコンを堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７を形成する。
この際、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電
極７の間は分離させておく。次に、ＣＶＤ法により厚さ
２００ｎｍの酸化膜又は窒化膜を堆積し、異方性エッチ
ングによりゲート側壁１８を形成して、ｎＭＯＳのゲー
ト電極６とｐＭＯＳのゲート電極７との間を埋める。次
に、フォトレジストでｐＭＯＳ領域を被い、ヒ素イオン
を４０ｋｅＶの加速エネルギーで、４×１０15ｃｍ-2注
入し、ｎＭＯＳのゲート電極６をｎ型にドーピングす
る。同様に、フォトレジストでｎＭＯＳ領域を被い、２
フッ化ボロンイオンを４０ｋｅＶの加速エネルギーで、
６×１０15ｃｍ-2注入し、ｐＭＯＳのゲート電極７をｐ
型にドーピングする。次に、全面に厚さ５０ｎｍのチタ
ンをスパッタし、８００℃で６０秒間アニールを行うこ
とによって、ゲート電極上部をチタンシリサイド化す
る。次に、未反応のチタンを硫化水に浸して除去するこ
とにより、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート
電極７の上部に、チタンシリサイド膜１９を形成する。
【０００５】次に、図１１（ｂ）に示すように、ＣＶＤ
法により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フ
ォトリソグラフィ法と異方性エッチングにより、ｎＭＯ
Ｓのゲート電極６の上面の一部とｐＭＯＳのゲート電極
７の上面の一部とを跨ぐように、コンタクト孔１１を開
口する。次に、コンタクト孔１１内に金属配線２０を形
成し、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７とを電気的に接続する。
法により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フ
ォトリソグラフィ法と異方性エッチングにより、ｎＭＯ
Ｓのゲート電極６の上面の一部とｐＭＯＳのゲート電極
７の上面の一部とを跨ぐように、コンタクト孔１１を開
口する。次に、コンタクト孔１１内に金属配線２０を形
成し、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７とを電気的に接続する。
【０００６】この従来例では、ｎＭＯＳのゲート電極６
とｐＭＯＳのゲート電極７とを分離させ、これらをコン
タクト孔内に形成した金属配線で接続しているため、こ
れらの電極間の不純物の相互拡散を防ぐことができると
している。また、ゲート側壁には酸化膜及び窒化膜のい
ずれを用いることもでき、特に窒化膜を用いれば、これ
がコンタクト開口時のエッチングのストッパ（終点検知
材料）として作用するため、フィールド酸化膜のエッチ
ングを防止できるとしている。
とｐＭＯＳのゲート電極７とを分離させ、これらをコン
タクト孔内に形成した金属配線で接続しているため、こ
れらの電極間の不純物の相互拡散を防ぐことができると
している。また、ゲート側壁には酸化膜及び窒化膜のい
ずれを用いることもでき、特に窒化膜を用いれば、これ
がコンタクト開口時のエッチングのストッパ（終点検知
材料）として作用するため、フィールド酸化膜のエッチ
ングを防止できるとしている。
【０００７】また、図１２には、本出願人が既に提案し
ている技術である、特開平８−２６４６６１号公報に記
載の半導体装置及びその製造方法の主要な工程の半導体
装置の断面図を示す。まず、図１２（ａ）に示すよう
に、シリコン基板１上に、ｐウェル２とｎウェル３を形
成した後、厚さ５００ｎｍのフィールド酸化膜４を形成
する。次に、ゲート酸化膜５を介して、厚さ１５０ｎｍ
の多結晶シリコンを堆積し、パターニングを行ってｎＭ
ＯＳのゲート電極６とｐＭＯＳのゲート電極７を形成す
る。この際、ｎＭＯＳのゲート電極６とｐＭＯＳのゲー
ト電極７の間は分離させておく。次に、ｎＭＯＳ領域に
ヒ素イオンを注入し、ｎＭＯＳのゲート電極６をｎ型に
ドーピングする。同様に、ｐＭＯＳ領域にフッ化ボロン
イオンを注入し、ｐＭＯＳのゲート電極７をｐ型にドー
ピングする。次に、厚さ５０ｎｍの酸化膜を堆積し、異
方性エッチングにより酸化膜ゲート側壁２１を形成す
る。次に、スパッタ法により全面に厚さ３０ｎｍのチタ
ンを堆積させ、６００〜８００℃でアニールを行うこと
によって、ゲート電極上部をチタンシリサイド化する。
このようにして、ｎＭＯＳのゲート電極６とｐＭＯＳの
ゲート電極７の上部に、チタンシリサイド膜１９を形成
する。この後、厚さ１００ｎｍのシリコン窒化膜１６を
全面に堆積させる。
ている技術である、特開平８−２６４６６１号公報に記
載の半導体装置及びその製造方法の主要な工程の半導体
装置の断面図を示す。まず、図１２（ａ）に示すよう
に、シリコン基板１上に、ｐウェル２とｎウェル３を形
成した後、厚さ５００ｎｍのフィールド酸化膜４を形成
する。次に、ゲート酸化膜５を介して、厚さ１５０ｎｍ
の多結晶シリコンを堆積し、パターニングを行ってｎＭ
ＯＳのゲート電極６とｐＭＯＳのゲート電極７を形成す
る。この際、ｎＭＯＳのゲート電極６とｐＭＯＳのゲー
ト電極７の間は分離させておく。次に、ｎＭＯＳ領域に
ヒ素イオンを注入し、ｎＭＯＳのゲート電極６をｎ型に
ドーピングする。同様に、ｐＭＯＳ領域にフッ化ボロン
イオンを注入し、ｐＭＯＳのゲート電極７をｐ型にドー
ピングする。次に、厚さ５０ｎｍの酸化膜を堆積し、異
方性エッチングにより酸化膜ゲート側壁２１を形成す
る。次に、スパッタ法により全面に厚さ３０ｎｍのチタ
ンを堆積させ、６００〜８００℃でアニールを行うこと
によって、ゲート電極上部をチタンシリサイド化する。
このようにして、ｎＭＯＳのゲート電極６とｐＭＯＳの
ゲート電極７の上部に、チタンシリサイド膜１９を形成
する。この後、厚さ１００ｎｍのシリコン窒化膜１６を
全面に堆積させる。
【０００８】次に、図１２（ｂ）に示すように、厚さ１
０００ｎｍの層間絶縁膜１０を堆積し、フォトリソグラ
フィ法と異方性エッチングにより、ｎＭＯＳのゲート電
極６とｐＭＯＳのゲート電極７を跨ぐように、コンタク
ト孔１１を開口する。このコンタクト孔の開口は、まず
窒化膜１３をストッパとして層間絶縁膜をエッチングし
た後、シリコン窒化膜１６をエッチングすることによっ
て行う。次に、コンタクト孔内に金属配線２０を形成
し、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７
とを電気的に接続する。
０００ｎｍの層間絶縁膜１０を堆積し、フォトリソグラ
フィ法と異方性エッチングにより、ｎＭＯＳのゲート電
極６とｐＭＯＳのゲート電極７を跨ぐように、コンタク
ト孔１１を開口する。このコンタクト孔の開口は、まず
窒化膜１３をストッパとして層間絶縁膜をエッチングし
た後、シリコン窒化膜１６をエッチングすることによっ
て行う。次に、コンタクト孔内に金属配線２０を形成
し、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７
とを電気的に接続する。
【０００９】この従来例では、チタンシリサイド膜上に
形成した窒化膜が、コンタクト開口時のエッチングのス
トッパとして機能するため、フィールド酸化膜をエッチ
ングにより誤って除去するのを防止できるようになって
いる。
形成した窒化膜が、コンタクト開口時のエッチングのス
トッパとして機能するため、フィールド酸化膜をエッチ
ングにより誤って除去するのを防止できるようになって
いる。
【００１０】
【発明が解決しようとする課題】しかしながら、前記各
従来の半導体装置及びその製造方法には以下の問題点が
ある。特開平５−１９８６８６号公報及び特開平８−２
６４６６１号公報に記載の技術のいずれにおいても、製
造工程における不純物の相互拡散を防止できるので、こ
れが原因となるしきい値電圧の上昇は防止できる。しか
し、半導体装置のｎＭＯＳのゲート電極とｐＭＯＳのゲ
ート電極の接続部において電気抵抗が高くなる。これ
は、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極がゲ
ート電極の上面のみを介して電気的に接続されており、
接続面積が小さくなるために生じる問題である。前述の
ように近年の半導体素子はゲート電極部分も含めて微細
化されているものの、これまでと比較して大幅に信号電
流が減少することはほとんどない。そのためｎＭＯＳの
ゲート電極とｐＭＯＳのゲート電極とが接続する面積を
できるだけ大きくして電気抵抗を下げる必要がある。
従来の半導体装置及びその製造方法には以下の問題点が
ある。特開平５−１９８６８６号公報及び特開平８−２
６４６６１号公報に記載の技術のいずれにおいても、製
造工程における不純物の相互拡散を防止できるので、こ
れが原因となるしきい値電圧の上昇は防止できる。しか
し、半導体装置のｎＭＯＳのゲート電極とｐＭＯＳのゲ
ート電極の接続部において電気抵抗が高くなる。これ
は、ｎＭＯＳのゲート電極とｐＭＯＳのゲート電極がゲ
ート電極の上面のみを介して電気的に接続されており、
接続面積が小さくなるために生じる問題である。前述の
ように近年の半導体素子はゲート電極部分も含めて微細
化されているものの、これまでと比較して大幅に信号電
流が減少することはほとんどない。そのためｎＭＯＳの
ゲート電極とｐＭＯＳのゲート電極とが接続する面積を
できるだけ大きくして電気抵抗を下げる必要がある。
【００１１】この接続部における電気抵抗を下げるため
には、ゲート電極とコンタクト孔とのオーバーラップ長
を長くすることが考えられる。これは、コンタクト孔の
直径を大きくすることで実現される。しかし、設計の効
率化や加工の容易化等を考慮すると、１つのチップの中
で存在する複数のコンタクト孔の直径は、通常、一定の
値で設計されることが多い。そのため、ゲート電極とコ
ンタクト孔とのオーバーラップ長を長くすることは現実
には困難である。
には、ゲート電極とコンタクト孔とのオーバーラップ長
を長くすることが考えられる。これは、コンタクト孔の
直径を大きくすることで実現される。しかし、設計の効
率化や加工の容易化等を考慮すると、１つのチップの中
で存在する複数のコンタクト孔の直径は、通常、一定の
値で設計されることが多い。そのため、ゲート電極とコ
ンタクト孔とのオーバーラップ長を長くすることは現実
には困難である。
【００１２】例えば、ゲート長０．１８μｍのＬＳＩで
は、コンタクト孔の直径は０．２４μｍ程度に設計され
る。また、ゲート間隔の最小値をゲート長と同じ０．１
８μｍとすれば、図９、図１０に示したような配置にお
いて、ゲート電極上面部分とコンタクト孔とのオーバー
ラップ長は片側０．０３μｍとなり、十分な接触面積を
確保することができなくなってしまう。このため、この
接続部において電気抵抗が高くなるばかりか、フォトリ
ソグラフィ工程での目合わせずれ、寸法変動などが生じ
ると、最悪の場合には断線に至ってしまうことになる。
は、コンタクト孔の直径は０．２４μｍ程度に設計され
る。また、ゲート間隔の最小値をゲート長と同じ０．１
８μｍとすれば、図９、図１０に示したような配置にお
いて、ゲート電極上面部分とコンタクト孔とのオーバー
ラップ長は片側０．０３μｍとなり、十分な接触面積を
確保することができなくなってしまう。このため、この
接続部において電気抵抗が高くなるばかりか、フォトリ
ソグラフィ工程での目合わせずれ、寸法変動などが生じ
ると、最悪の場合には断線に至ってしまうことになる。
【００１３】本発明が解決しようとする課題は、ＣＭＯ
Ｓの製造工程において不純物の相互拡散によるしきい値
電圧の上昇を防止しつつ、ｎＭＯＳのゲート電極とｐＭ
ＯＳのゲート電極との接続部における配線金属の接触面
積を増やして電気抵抗を下げることができる半導体装置
及びその製造方法を提供することである。
Ｓの製造工程において不純物の相互拡散によるしきい値
電圧の上昇を防止しつつ、ｎＭＯＳのゲート電極とｐＭ
ＯＳのゲート電極との接続部における配線金属の接触面
積を増やして電気抵抗を下げることができる半導体装置
及びその製造方法を提供することである。
【００１４】
【００１５】本発明の半導体装置の製造方法は、シリコ
ン基板上にｎ型多結晶シリコンからなるゲート電極を有
するｎＭＯＳと、ｐ型多結晶シリコンからなるゲート電
極を有するｐＭＯＳとを形成する工程と、前記ｎＭＯＳ
のゲート電極及びｐＭＯＳのゲート電極の側部及び間隙
にシリコン窒化膜からなるゲート側壁を形成する工程
と、前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電
極の多結晶シリコンの一部を金属シリサイド化する工程
と、前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電
極の上層に層間絶縁膜を形成する工程と、少なくとも前
記ｎＭＯＳのゲート電極とｐＭＯＳ電極との間の前記シ
リコン窒化膜からなるゲート側壁の上面が露出するよう
に、前記シリコン窒化膜からなるゲート側壁をストッパ
として、前記層間絶縁膜のみをエッチングし、前記層間
絶縁膜にコンタクト孔を開口する工程と、前記ｎＭＯＳ
のゲート電極及びｐＭＯＳのゲート電極を露出させるよ
うに、前記コンタクト孔直下の前記ゲート側壁を除去す
る工程と、前記コンタクト孔内側壁及び前記ｎＭＯＳの
ゲート電極及びｐＭＯＳのゲート電極の露出部に金属配
線層を形成し、前記ｎＭＯＳのゲート電極と前記ｐＭＯ
Ｓのゲート電極とを電気的に接続する工程とを有するこ
とを特徴とする。
ン基板上にｎ型多結晶シリコンからなるゲート電極を有
するｎＭＯＳと、ｐ型多結晶シリコンからなるゲート電
極を有するｐＭＯＳとを形成する工程と、前記ｎＭＯＳ
のゲート電極及びｐＭＯＳのゲート電極の側部及び間隙
にシリコン窒化膜からなるゲート側壁を形成する工程
と、前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電
極の多結晶シリコンの一部を金属シリサイド化する工程
と、前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電
極の上層に層間絶縁膜を形成する工程と、少なくとも前
記ｎＭＯＳのゲート電極とｐＭＯＳ電極との間の前記シ
リコン窒化膜からなるゲート側壁の上面が露出するよう
に、前記シリコン窒化膜からなるゲート側壁をストッパ
として、前記層間絶縁膜のみをエッチングし、前記層間
絶縁膜にコンタクト孔を開口する工程と、前記ｎＭＯＳ
のゲート電極及びｐＭＯＳのゲート電極を露出させるよ
うに、前記コンタクト孔直下の前記ゲート側壁を除去す
る工程と、前記コンタクト孔内側壁及び前記ｎＭＯＳの
ゲート電極及びｐＭＯＳのゲート電極の露出部に金属配
線層を形成し、前記ｎＭＯＳのゲート電極と前記ｐＭＯ
Ｓのゲート電極とを電気的に接続する工程とを有するこ
とを特徴とする。
【００１６】また、本発明の半導体装置の製造方法は、
シリコン基板上にｎ型多結晶シリコンからなるゲート電
極を有するｎＭＯＳと、ｐ型多結晶シリコンからなるゲ
ート電極を有するｐＭＯＳとを形成する工程と、前記ｎ
ＭＯＳのゲート電極及びｐＭＯＳのゲート電極にシリコ
ン窒化膜からなるゲート側壁を形成する工程と、前記ｎ
ＭＯＳのゲート電極及びｐＭＯＳのゲート電極の多結晶
シリコンの一部を金属シリサイド化する工程と、前記各
ゲート電極部及び前記ゲート側壁の表面にシリコン窒化
膜を形成する工程と、前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極の上層に層間絶縁膜を形成する工程
と、少なくとも前記ｎＭＯＳのゲート電極とｐＭＯＳの
ゲート電極との間の前記シリコン窒化膜からなるゲート
側壁の上面が露出するように、前記シリコン窒化膜をス
トッパとして、前記層間絶縁膜のみをエッチングし、前
記層間絶縁膜にコンタクト孔を開口する工程と、前記ｎ
ＭＯＳのゲート電極及びｐＭＯＳのゲート電極を露出さ
せるように、前記コンタクト孔直下の前記シリコン窒化
膜及び前記ゲート側壁を除去する工程と、前記コンタク
ト孔内側壁及び前記ｎＭＯＳのゲート電極及びｐＭＯＳ
のゲート電極の露出部に金属配線層を形成し、前記ｎＭ
ＯＳのゲート電極と前記ｐＭＯＳのゲート電極とを電気
的に接続する工程とを有することを特徴とする。
シリコン基板上にｎ型多結晶シリコンからなるゲート電
極を有するｎＭＯＳと、ｐ型多結晶シリコンからなるゲ
ート電極を有するｐＭＯＳとを形成する工程と、前記ｎ
ＭＯＳのゲート電極及びｐＭＯＳのゲート電極にシリコ
ン窒化膜からなるゲート側壁を形成する工程と、前記ｎ
ＭＯＳのゲート電極及びｐＭＯＳのゲート電極の多結晶
シリコンの一部を金属シリサイド化する工程と、前記各
ゲート電極部及び前記ゲート側壁の表面にシリコン窒化
膜を形成する工程と、前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極の上層に層間絶縁膜を形成する工程
と、少なくとも前記ｎＭＯＳのゲート電極とｐＭＯＳの
ゲート電極との間の前記シリコン窒化膜からなるゲート
側壁の上面が露出するように、前記シリコン窒化膜をス
トッパとして、前記層間絶縁膜のみをエッチングし、前
記層間絶縁膜にコンタクト孔を開口する工程と、前記ｎ
ＭＯＳのゲート電極及びｐＭＯＳのゲート電極を露出さ
せるように、前記コンタクト孔直下の前記シリコン窒化
膜及び前記ゲート側壁を除去する工程と、前記コンタク
ト孔内側壁及び前記ｎＭＯＳのゲート電極及びｐＭＯＳ
のゲート電極の露出部に金属配線層を形成し、前記ｎＭ
ＯＳのゲート電極と前記ｐＭＯＳのゲート電極とを電気
的に接続する工程とを有することを特徴とする。
【００１７】あるいは、本発明の半導体装置の製造方法
は、シリコン基板上にｎ型多結晶シリコンと金属又は金
属シリサイドとの積層構造からなるゲート電極を有する
ｎＭＯＳと、ｐ型多結晶シリコンと金属又は金属シリサ
イドとの積層構造からなるゲート電極を有するｐＭＯＳ
とを形成する工程と、前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極の側部及び間隙にシリコン窒化膜か
らなるゲート側壁を形成する工程と、前記ｎＭＯＳのゲ
ート電極及びｐＭＯＳのゲート電極の上層に層間絶縁膜
を形成する工程と、少なくとも前記ｎＭＯＳのゲート電
極とｐＭＯＳのゲート電極との間の前記シリコン窒化膜
からなるゲート側壁の上面が露出するように、前記シリ
コン窒化膜からなるゲート側壁をストッパとして、前記
層間絶縁膜のみをエッチングし、前記層間絶縁膜にコン
タクト孔を開口する工程と、前記ｎＭＯＳのゲート電極
及びｐＭＯＳのゲート電極を露出させるように、前記コ
ンタクト孔直下の前記ゲート側壁を除去する工程と、前
記コンタクト孔内側壁及び前記ｎＭＯＳのゲート電極及
びｐＭＯＳのゲート電極の露出部に金属配線層を形成
し、前記ｎＭＯＳのゲート電極と前記ｐＭＯＳのゲート
電極とを電気的に接続する工程とを有することを特徴と
する。
は、シリコン基板上にｎ型多結晶シリコンと金属又は金
属シリサイドとの積層構造からなるゲート電極を有する
ｎＭＯＳと、ｐ型多結晶シリコンと金属又は金属シリサ
イドとの積層構造からなるゲート電極を有するｐＭＯＳ
とを形成する工程と、前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極の側部及び間隙にシリコン窒化膜か
らなるゲート側壁を形成する工程と、前記ｎＭＯＳのゲ
ート電極及びｐＭＯＳのゲート電極の上層に層間絶縁膜
を形成する工程と、少なくとも前記ｎＭＯＳのゲート電
極とｐＭＯＳのゲート電極との間の前記シリコン窒化膜
からなるゲート側壁の上面が露出するように、前記シリ
コン窒化膜からなるゲート側壁をストッパとして、前記
層間絶縁膜のみをエッチングし、前記層間絶縁膜にコン
タクト孔を開口する工程と、前記ｎＭＯＳのゲート電極
及びｐＭＯＳのゲート電極を露出させるように、前記コ
ンタクト孔直下の前記ゲート側壁を除去する工程と、前
記コンタクト孔内側壁及び前記ｎＭＯＳのゲート電極及
びｐＭＯＳのゲート電極の露出部に金属配線層を形成
し、前記ｎＭＯＳのゲート電極と前記ｐＭＯＳのゲート
電極とを電気的に接続する工程とを有することを特徴と
する。
【００１８】あるいは、本発明の半導体装置の製造方法
は、シリコン基板上にｎ型多結晶シリコンと金属又は金
属シリサイドとの積層構造からなるゲート電極を有する
ｎＭＯＳと、ｐ型多結晶シリコンと金属又は金属シリサ
イドとの積層構造からなるゲート電極を有するｐＭＯＳ
とを形成する工程と、前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極にシリコン窒化膜からなるゲート側
壁を形成する工程と、前記各ゲート電極部及び前記ゲー
ト側壁の表面にシリコン窒化膜を形成する工程と、前記
ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の上層
に層間絶縁膜を形成する工程と、少なくとも前記ｎＭＯ
Ｓのゲート電極とｐＭＯＳの電極との間の前記シリコン
窒化膜からなるゲート側壁の上面が露出するように、前
記シリコン窒化膜をストッパとして、前記層間絶縁膜の
みをエッチングし、前記層間絶縁膜にコンタクト孔を開
口する工程と、前記ｎＭＯＳのゲート電極及びｐＭＯＳ
のゲート電極を露出させるように、前記コンタクト孔直
下の前記シリコン窒化膜及び前記ゲート側壁を除去する
工程と、前記コンタクト孔内側壁及び前記ｎＭＯＳのゲ
ート電極及びｐＭＯＳのゲート電極の露出部に金属配線
層を形成し、前記ｎＭＯＳのゲート電極と前記ｐＭＯＳ
のゲート電極とを電気的に接続する工程とを有すること
を特徴とする。
は、シリコン基板上にｎ型多結晶シリコンと金属又は金
属シリサイドとの積層構造からなるゲート電極を有する
ｎＭＯＳと、ｐ型多結晶シリコンと金属又は金属シリサ
イドとの積層構造からなるゲート電極を有するｐＭＯＳ
とを形成する工程と、前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極にシリコン窒化膜からなるゲート側
壁を形成する工程と、前記各ゲート電極部及び前記ゲー
ト側壁の表面にシリコン窒化膜を形成する工程と、前記
ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の上層
に層間絶縁膜を形成する工程と、少なくとも前記ｎＭＯ
Ｓのゲート電極とｐＭＯＳの電極との間の前記シリコン
窒化膜からなるゲート側壁の上面が露出するように、前
記シリコン窒化膜をストッパとして、前記層間絶縁膜の
みをエッチングし、前記層間絶縁膜にコンタクト孔を開
口する工程と、前記ｎＭＯＳのゲート電極及びｐＭＯＳ
のゲート電極を露出させるように、前記コンタクト孔直
下の前記シリコン窒化膜及び前記ゲート側壁を除去する
工程と、前記コンタクト孔内側壁及び前記ｎＭＯＳのゲ
ート電極及びｐＭＯＳのゲート電極の露出部に金属配線
層を形成し、前記ｎＭＯＳのゲート電極と前記ｐＭＯＳ
のゲート電極とを電気的に接続する工程とを有すること
を特徴とする。
【００１９】
【発明の実施の形態】以下に、本発明の半導体装置及び
その製造方法の発明の実施の形態について説明する。本
発明の半導体装置及びその製造方法においては、ＣＭＯ
ＳのｎＭＯＳのゲート電極とｐＭＯＳのゲート電極の接
続部における電気抵抗を下げることができる。この理由
は、本発明ではｎＭＯＳのゲート電極とｐＭＯＳのゲー
ト電極をこれらの少なくとも側面を含む形で接続するた
めである。実際にはゲート電極の上面と側面の両方を用
いて配線金属で電気的に接続する。前記したように、従
来はゲート電極の上面のみで配線金属との接触を行って
いたが、本発明ではゲート電極の側面をも配線金属と接
触するため、従来の技術と比べて配線金属との接触面積
が大幅に増大し配線抵抗が低下する。
その製造方法の発明の実施の形態について説明する。本
発明の半導体装置及びその製造方法においては、ＣＭＯ
ＳのｎＭＯＳのゲート電極とｐＭＯＳのゲート電極の接
続部における電気抵抗を下げることができる。この理由
は、本発明ではｎＭＯＳのゲート電極とｐＭＯＳのゲー
ト電極をこれらの少なくとも側面を含む形で接続するた
めである。実際にはゲート電極の上面と側面の両方を用
いて配線金属で電気的に接続する。前記したように、従
来はゲート電極の上面のみで配線金属との接触を行って
いたが、本発明ではゲート電極の側面をも配線金属と接
触するため、従来の技術と比べて配線金属との接触面積
が大幅に増大し配線抵抗が低下する。
【００２０】例えば、前記したゲート長が０．１８μ
ｍ、コンタクト孔の直径が０．２４μｍ、ゲート間隔が
０．１８μｍの従来のＣＭＯＳでは、前述の通りゲート
電極上面部分とコンタクト孔とのオーバーラップ長は片
側０．０３μｍとなる。一方、本発明では接続部として
ゲート電極の側面も用いるため、上面と側面とを合わせ
たオーバーラップ長は０．２３μｍとなる（ゲート電極
の厚さを０．２μｍとした場合）。この場合のオーバー
ラップ長は、従来の上面のみを用いた場合の約７．７倍
となる。また、このオーバーラップ長は、コンタクト孔
の直径の０．２４μｍにほぼ等しい。そのため、従来と
比べてゲート電極の接続部における電気抵抗を十分下げ
ることが可能なほどに、格段に大きな接触面積を確保す
ることができる。
ｍ、コンタクト孔の直径が０．２４μｍ、ゲート間隔が
０．１８μｍの従来のＣＭＯＳでは、前述の通りゲート
電極上面部分とコンタクト孔とのオーバーラップ長は片
側０．０３μｍとなる。一方、本発明では接続部として
ゲート電極の側面も用いるため、上面と側面とを合わせ
たオーバーラップ長は０．２３μｍとなる（ゲート電極
の厚さを０．２μｍとした場合）。この場合のオーバー
ラップ長は、従来の上面のみを用いた場合の約７．７倍
となる。また、このオーバーラップ長は、コンタクト孔
の直径の０．２４μｍにほぼ等しい。そのため、従来と
比べてゲート電極の接続部における電気抵抗を十分下げ
ることが可能なほどに、格段に大きな接触面積を確保す
ることができる。
【００２１】本発明の半導体装置の製造方法によれば、
得られる半導体装置のゲート抵抗を低下させることがで
きるばかりでなく、製造時に不純物の相互拡散が生じな
い。相互拡散はゲート電極を構成する金属又は金属シリ
サイド中の不純物の拡散速度が速いために生じるもので
ある。本発明の半導体装置の製造方法では、ｎＭＯＳの
ゲート電極とｐＭＯＳのゲート電極とを予め分離してお
き、その後に窒化チタン及びタングステンで電気的に接
続している。この際、窒化チタンが不純物のバリアメタ
ルとなり不純物の拡散が抑止されるため、不純物の相互
拡散によるしきい値の増加がない。
得られる半導体装置のゲート抵抗を低下させることがで
きるばかりでなく、製造時に不純物の相互拡散が生じな
い。相互拡散はゲート電極を構成する金属又は金属シリ
サイド中の不純物の拡散速度が速いために生じるもので
ある。本発明の半導体装置の製造方法では、ｎＭＯＳの
ゲート電極とｐＭＯＳのゲート電極とを予め分離してお
き、その後に窒化チタン及びタングステンで電気的に接
続している。この際、窒化チタンが不純物のバリアメタ
ルとなり不純物の拡散が抑止されるため、不純物の相互
拡散によるしきい値の増加がない。
【００２２】
実施例１ 次に、本発明の半導体装置及びその製造方法の第１の実
施例について図面を参照して説明する。本実施例は、本
発明の半導体装置の製造方法を、ゲート電極と拡散層上
とを自己整合的にシリサイド化する、所謂サリサイドプ
ロセスに適用したものである。図１には本発明の半導体
装置を説明するための図を示す。図１（ａ）は半導体装
置（ＣＭＯＳ）の断面図であり、図１（ｂ）はその平面
図である。図１（ｂ）のＡ−Ｂ間の断面が図１（ａ）に
対応する。また、図２及び図３には、図１に示した本発
明の半導体装置の製造方法を、主要工程順に示した断面
図を示す。
施例について図面を参照して説明する。本実施例は、本
発明の半導体装置の製造方法を、ゲート電極と拡散層上
とを自己整合的にシリサイド化する、所謂サリサイドプ
ロセスに適用したものである。図１には本発明の半導体
装置を説明するための図を示す。図１（ａ）は半導体装
置（ＣＭＯＳ）の断面図であり、図１（ｂ）はその平面
図である。図１（ｂ）のＡ−Ｂ間の断面が図１（ａ）に
対応する。また、図２及び図３には、図１に示した本発
明の半導体装置の製造方法を、主要工程順に示した断面
図を示す。
【００２３】まず、図２（ａ）に示すように、ｐ型のシ
リコン基板１上に、ｐウェル２とｎウェル３をイオン注
入法により形成した後、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成する。次に、厚さ１０ｎ
ｍのゲート酸化膜５を介してＣＶＤ法により厚さ２００
ｎｍの多結晶シリコンを堆積し、フォトリソグラフィ法
と異方性エッチングにより、ｎＭＯＳのゲート電極６と
ｐＭＯＳのゲート電極７とを形成する。この時、ｎＭＯ
Ｓのゲート電極６とｐＭＯＳのゲート電極７との間は
０．１８μｍ分離させておく。次に、ＣＶＤ法により厚
さ１００ｎｍのシリコン窒化膜を堆積し、異方性エッチ
ングによりシリコン窒化膜ゲート側壁８を形成する。こ
のとき、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電
極７との間隔は、ゲート電極の２倍以下であるため、こ
れらの間はシリコン窒化膜８で埋められることになる。
次に、フォトレジストでｐＭＯＳ領域を被い、ヒ素イオ
ンを５０ｋｅＶの加速エネルギーで、３×１０15ｃｍ-2
注入し、ｎＭＯＳのゲート電極６をｎ型にドーピングす
る。同様に、フォトレジストでｎＭＯＳ領域を被い、２
フッ化ボロン（ＢＦ2）イオンを３０ｋｅＶの加速エネ
ルギーで、３×１０15ｃｍ-2注入し、ｐＭＯＳのゲート
電極７をｐ型にドーピングする。
リコン基板１上に、ｐウェル２とｎウェル３をイオン注
入法により形成した後、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成する。次に、厚さ１０ｎ
ｍのゲート酸化膜５を介してＣＶＤ法により厚さ２００
ｎｍの多結晶シリコンを堆積し、フォトリソグラフィ法
と異方性エッチングにより、ｎＭＯＳのゲート電極６と
ｐＭＯＳのゲート電極７とを形成する。この時、ｎＭＯ
Ｓのゲート電極６とｐＭＯＳのゲート電極７との間は
０．１８μｍ分離させておく。次に、ＣＶＤ法により厚
さ１００ｎｍのシリコン窒化膜を堆積し、異方性エッチ
ングによりシリコン窒化膜ゲート側壁８を形成する。こ
のとき、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電
極７との間隔は、ゲート電極の２倍以下であるため、こ
れらの間はシリコン窒化膜８で埋められることになる。
次に、フォトレジストでｐＭＯＳ領域を被い、ヒ素イオ
ンを５０ｋｅＶの加速エネルギーで、３×１０15ｃｍ-2
注入し、ｎＭＯＳのゲート電極６をｎ型にドーピングす
る。同様に、フォトレジストでｎＭＯＳ領域を被い、２
フッ化ボロン（ＢＦ2）イオンを３０ｋｅＶの加速エネ
ルギーで、３×１０15ｃｍ-2注入し、ｐＭＯＳのゲート
電極７をｐ型にドーピングする。
【００２４】次に、全面に厚さ１０ｎｍのコバルトをス
パッタし、６００℃で３０秒間アニールを行うことによ
って、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７との上部をそれぞれコバルトシリサイド化する。次
に、未反応のコバルトを塩酸と過酸化水素水の混合液に
浸して除去することにより、図２（ｂ）に示すように、
ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７の上
部にコバルトシリサイド膜９を形成する。
パッタし、６００℃で３０秒間アニールを行うことによ
って、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７との上部をそれぞれコバルトシリサイド化する。次
に、未反応のコバルトを塩酸と過酸化水素水の混合液に
浸して除去することにより、図２（ｂ）に示すように、
ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７の上
部にコバルトシリサイド膜９を形成する。
【００２５】次に、図２（ｃ）に示すように、ＣＶＤ法
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７とを跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
本発明では、少なくとも各ゲート電極の側面を電気的に
接続するものであり、これにより従来と比べて格段に大
きな接触面積を得ることができる。しかし、コンタクト
孔１１の開口時に各ゲート電極の側面のみを露出させる
には、非常に高い精度の技術が要される。そのため、各
ゲート電極の上面部分が若干露出するように各ゲート電
極の間隔の距離よりも大きいコンタクト孔を開口し、上
面部分も電気的接続部分として用いる。このとき、シリ
コン窒化膜に対して選択性を有するＣ4Ｆ8などのガスを
用い、シリコン窒化膜ゲート側壁８をストッパとして、
層間絶縁膜１０のみをエッチングする。シリコン窒化膜
ゲート側壁８は、酸化物である層間絶縁膜１０と異なる
物質であり、エッチング時にストッパとして用いること
ができる物質であれば他のもので代替が可能である。
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７とを跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
本発明では、少なくとも各ゲート電極の側面を電気的に
接続するものであり、これにより従来と比べて格段に大
きな接触面積を得ることができる。しかし、コンタクト
孔１１の開口時に各ゲート電極の側面のみを露出させる
には、非常に高い精度の技術が要される。そのため、各
ゲート電極の上面部分が若干露出するように各ゲート電
極の間隔の距離よりも大きいコンタクト孔を開口し、上
面部分も電気的接続部分として用いる。このとき、シリ
コン窒化膜に対して選択性を有するＣ4Ｆ8などのガスを
用い、シリコン窒化膜ゲート側壁８をストッパとして、
層間絶縁膜１０のみをエッチングする。シリコン窒化膜
ゲート側壁８は、酸化物である層間絶縁膜１０と異なる
物質であり、エッチング時にストッパとして用いること
ができる物質であれば他のもので代替が可能である。
【００２６】次に、図３（ａ）に示すように、コンタク
ト孔１１直下のシリコン窒化膜ゲート側壁８を、酸化膜
に対して選択性を有するＨＢｒなどのガスでエッチング
して除去する。このようなプロセスを用いることによ
り、フィールド酸化膜４のエッチングを防止することが
できる。
ト孔１１直下のシリコン窒化膜ゲート側壁８を、酸化膜
に対して選択性を有するＨＢｒなどのガスでエッチング
して除去する。このようなプロセスを用いることによ
り、フィールド酸化膜４のエッチングを防止することが
できる。
【００２７】次に、図３（ｂ）に示すように、窒化チタ
ン１２をスパッタし、タングステン１３をＣＶＤ法と異
方性エッチングによりコンタクト孔１１内に埋め込ん
で、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７
とを、それぞれの側面を含む形で電気的に接続する。こ
のようにして、図１に示された構造のＣＭＯＳが完成す
る。
ン１２をスパッタし、タングステン１３をＣＶＤ法と異
方性エッチングによりコンタクト孔１１内に埋め込ん
で、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７
とを、それぞれの側面を含む形で電気的に接続する。こ
のようにして、図１に示された構造のＣＭＯＳが完成す
る。
【００２８】実施例２ 次に、本発明の半導体装置及びその製造方法の第２の実
施例について図面を参照して説明する。本実施例も第１
の実施例と同様に、本発明の半導体装置の製造方法を、
ゲート電極と拡散層上を自己整合的にシリサイド化す
る、所謂サリサイドプロセスに適用したものである。図
４には本発明の半導体装置を説明するための図を示す。
図４（ａ）は半導体装置（ＣＭＯＳ）の断面図であり、
図４（ｂ）はその平面図である。図４（ｂ）のＡ−Ｂ間
の断面が図４（ａ）に対応する。また、図５及び図６に
は、図４に示した本発明の半導体装置の製造方法を、主
要工程順に示した断面図を示す。
施例について図面を参照して説明する。本実施例も第１
の実施例と同様に、本発明の半導体装置の製造方法を、
ゲート電極と拡散層上を自己整合的にシリサイド化す
る、所謂サリサイドプロセスに適用したものである。図
４には本発明の半導体装置を説明するための図を示す。
図４（ａ）は半導体装置（ＣＭＯＳ）の断面図であり、
図４（ｂ）はその平面図である。図４（ｂ）のＡ−Ｂ間
の断面が図４（ａ）に対応する。また、図５及び図６に
は、図４に示した本発明の半導体装置の製造方法を、主
要工程順に示した断面図を示す。
【００２９】まず、図５（ａ）に示すように、ｐ型のシ
リコン基板１上に、ｐウェル２とｎウェル３をイオン注
入法により形成した後、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成する。次に、厚さ１０ｎ
ｍのゲート酸化膜５を介してＣＶＤ法により厚さ２００
ｎｍの多結晶シリコンを堆積し、フォトリソグラフィ法
と異方性エッチングにより、ｎＭＯＳのゲート電極６と
ｐＭＯＳのゲート電極７とを形成する。この時、ｎＭＯ
Ｓのゲート電極６とｐＭＯＳのゲート電極７との間は
０．１８μｍ分離させておく。次に、ＣＶＤ法により厚
さ５０ｎｍのシリコン窒化膜を堆積し、異方性エッチン
グによりシリコン窒化膜ゲート側壁８を形成する。この
とき、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７との間隔が、ゲート電極の２倍以上であることが、第
１の実施例との相違点である。このため、これらの間で
はフィールド酸化膜４が露出することになる。次に、フ
ォトレジストでｐＭＯＳ領域を被い、ヒ素イオンを５０
ｋｅＶの加速エネルギーで、３×１０15ｃｍ-2注入し、
ｎＭＯＳのゲート電極６をｎ型にドーピングする。同様
に、フォトレジストでｎＭＯＳ領域を被い、２フッ化ボ
ロン（ＢＦ2）イオンを３０ｋｅＶの加速エネルギー
で、３×１０15ｃｍ-2注入し、ｐＭＯＳのゲート電極７
をｐ型にドーピングする。
リコン基板１上に、ｐウェル２とｎウェル３をイオン注
入法により形成した後、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成する。次に、厚さ１０ｎ
ｍのゲート酸化膜５を介してＣＶＤ法により厚さ２００
ｎｍの多結晶シリコンを堆積し、フォトリソグラフィ法
と異方性エッチングにより、ｎＭＯＳのゲート電極６と
ｐＭＯＳのゲート電極７とを形成する。この時、ｎＭＯ
Ｓのゲート電極６とｐＭＯＳのゲート電極７との間は
０．１８μｍ分離させておく。次に、ＣＶＤ法により厚
さ５０ｎｍのシリコン窒化膜を堆積し、異方性エッチン
グによりシリコン窒化膜ゲート側壁８を形成する。この
とき、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７との間隔が、ゲート電極の２倍以上であることが、第
１の実施例との相違点である。このため、これらの間で
はフィールド酸化膜４が露出することになる。次に、フ
ォトレジストでｐＭＯＳ領域を被い、ヒ素イオンを５０
ｋｅＶの加速エネルギーで、３×１０15ｃｍ-2注入し、
ｎＭＯＳのゲート電極６をｎ型にドーピングする。同様
に、フォトレジストでｎＭＯＳ領域を被い、２フッ化ボ
ロン（ＢＦ2）イオンを３０ｋｅＶの加速エネルギー
で、３×１０15ｃｍ-2注入し、ｐＭＯＳのゲート電極７
をｐ型にドーピングする。
【００３０】次に、全面に厚さ１０ｎｍのコバルトをス
パッタし、６００℃で３０秒間アニールを行うことによ
って、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７との上部をそれぞれコバルトシリサイド化する。次
に、未反応のコバルトを塩酸と過酸化水素水の混合液に
浸して除去することにより、図５（ｂ）に示すように、
ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７の上
部にコバルトシリサイド膜９を形成する。さらにこの
後、ＣＶＤ法により全面を厚さ５０ｎｍのシリコン窒化
膜１６で被う。
パッタし、６００℃で３０秒間アニールを行うことによ
って、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７との上部をそれぞれコバルトシリサイド化する。次
に、未反応のコバルトを塩酸と過酸化水素水の混合液に
浸して除去することにより、図５（ｂ）に示すように、
ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７の上
部にコバルトシリサイド膜９を形成する。さらにこの
後、ＣＶＤ法により全面を厚さ５０ｎｍのシリコン窒化
膜１６で被う。
【００３１】次に、図５（ｃ）に示すように、ＣＶＤ法
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７を跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
このとき、シリコン窒化膜に対して選択性を有するＣ4
Ｆ8などのガスを用い、シリコン窒化膜１６をストッパ
として、層間絶縁膜１０のみをエッチングする。
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７を跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
このとき、シリコン窒化膜に対して選択性を有するＣ4
Ｆ8などのガスを用い、シリコン窒化膜１６をストッパ
として、層間絶縁膜１０のみをエッチングする。
【００３２】次に、図６（ａ）に示すように、コンタク
ト孔１１直下のシリコン窒化膜１６およびシリコン窒化
膜ゲート側壁８を、酸化膜に対して選択性を有するＨＢ
ｒなどのガスでエッチングして除去する。このようなプ
ロセスを用いることにより、フィールド酸化膜のエッチ
ングを防止することができる。
ト孔１１直下のシリコン窒化膜１６およびシリコン窒化
膜ゲート側壁８を、酸化膜に対して選択性を有するＨＢ
ｒなどのガスでエッチングして除去する。このようなプ
ロセスを用いることにより、フィールド酸化膜のエッチ
ングを防止することができる。
【００３３】次に、図６（ｂ）に示すように、窒化チタ
ン１２をスパッタし、タングステン１３をＣＶＤ法と異
方性エッチングによりコンタクト孔内に埋め込んで、ｎ
ＭＯＳのゲート電極６と、ｐＭＯＳのゲート電極７と
を、それぞれの側面を含む形で電気的に接続する。この
ようにして、図４に示された構造のＣＭＯＳが完成す
る。
ン１２をスパッタし、タングステン１３をＣＶＤ法と異
方性エッチングによりコンタクト孔内に埋め込んで、ｎ
ＭＯＳのゲート電極６と、ｐＭＯＳのゲート電極７と
を、それぞれの側面を含む形で電気的に接続する。この
ようにして、図４に示された構造のＣＭＯＳが完成す
る。
【００３４】本実施例に従えば、シリコン窒化膜を堆積
する工程が実施例１と比較して１回余分に必要となるも
のの、ゲート電極の間隔、ゲート側壁の幅及びコンタク
ト孔の直径などの制約を受けずに、本発明の半導体装置
（ＣＭＯＳ）の構造を実現することができる。
する工程が実施例１と比較して１回余分に必要となるも
のの、ゲート電極の間隔、ゲート側壁の幅及びコンタク
ト孔の直径などの制約を受けずに、本発明の半導体装置
（ＣＭＯＳ）の構造を実現することができる。
【００３５】実施例３ 次に、本発明の半導体装置及びその製造方法の第３の実
施例について図面を参照して説明する。本実施例は、本
発明の半導体装置の製造方法を、ゲート電極を多結晶シ
リコンと金属シリサイドの２層構造のパターニングによ
り形成する、所謂ポリサイドプロセスに適用したもので
ある。図７及び図８には、それぞれ本発明の半導体装置
の製造方法によるＣＭＯＳの製造方法を、主要工程順に
示した断面図を示す。
施例について図面を参照して説明する。本実施例は、本
発明の半導体装置の製造方法を、ゲート電極を多結晶シ
リコンと金属シリサイドの２層構造のパターニングによ
り形成する、所謂ポリサイドプロセスに適用したもので
ある。図７及び図８には、それぞれ本発明の半導体装置
の製造方法によるＣＭＯＳの製造方法を、主要工程順に
示した断面図を示す。
【００３６】まず、図７（ａ）に示すように、ｐ型のシ
リコン基板１上に、ｐウェル２とｎウェル３をイオン注
入法により形成した後、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成する。次に、厚さ１０ｎ
ｍのゲート酸化膜５を介して、厚さ１００ｎｍの多結晶
シリコンと、厚さ１００ｎｍのタングステンシリサイド
膜１７を、それぞれ、ＣＶＤ法とスパッタ法により順次
被着させ、フォトリソグラフィ法と異方性エッチングに
より、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７を形成する。この際、ｎＭＯＳのゲート電極６とｐＭ
ＯＳのゲート電極７の間は０．１８μｍ分離させてお
く。
リコン基板１上に、ｐウェル２とｎウェル３をイオン注
入法により形成した後、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成する。次に、厚さ１０ｎ
ｍのゲート酸化膜５を介して、厚さ１００ｎｍの多結晶
シリコンと、厚さ１００ｎｍのタングステンシリサイド
膜１７を、それぞれ、ＣＶＤ法とスパッタ法により順次
被着させ、フォトリソグラフィ法と異方性エッチングに
より、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極
７を形成する。この際、ｎＭＯＳのゲート電極６とｐＭ
ＯＳのゲート電極７の間は０．１８μｍ分離させてお
く。
【００３７】次に、図７（ｂ）に示すように、ＣＶＤ法
により厚さ１００ｎｍのシリコン窒化膜を堆積し、異方
性エッチングによりシリコン窒化膜ゲート側壁８を形成
する。このとき、ｎＭＯＳのゲート電極６とｐＭＯＳの
ゲート電極の間隔７は、ゲート側壁の２倍以下であるの
で、これらの間はシリコン窒化膜で埋められることにな
る。次に、フォトレジストでｐＭＯＳ領域を被い、ヒ素
イオンを５０ｋｅＶの加速エネルギーで、３×１０15ｃ
ｍ-2注入し、ｐＭＯＳのゲート電極７をｐ型にドーピン
グする。
により厚さ１００ｎｍのシリコン窒化膜を堆積し、異方
性エッチングによりシリコン窒化膜ゲート側壁８を形成
する。このとき、ｎＭＯＳのゲート電極６とｐＭＯＳの
ゲート電極の間隔７は、ゲート側壁の２倍以下であるの
で、これらの間はシリコン窒化膜で埋められることにな
る。次に、フォトレジストでｐＭＯＳ領域を被い、ヒ素
イオンを５０ｋｅＶの加速エネルギーで、３×１０15ｃ
ｍ-2注入し、ｐＭＯＳのゲート電極７をｐ型にドーピン
グする。
【００３８】次に、図７（ｃ）に示すように、ＣＶＤ法
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７とを跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
本発明では、少なくとも各ゲート電極の側面を電気的に
接続するものであり、これにより従来と比べて格段に大
きな接触面積を得ることができる。しかし、コンタクト
孔１１の開口時に各ゲート電極の側面のみを露出させる
には、非常に高い精度の技術が要される。そのため、各
ゲート電極の上面部分が若干露出するように各ゲート電
極の間隔の距離よりも大きいコンタクト孔を開口し、上
面部分も電気的接続部分として用いる。このとき、シリ
コン窒化膜に対して選択性を有するＣ4Ｆ8などのガスを
用い、シリコン窒化膜ゲート側壁８をストッパとして、
層間絶縁膜１０のみをエッチングする。
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７とを跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
本発明では、少なくとも各ゲート電極の側面を電気的に
接続するものであり、これにより従来と比べて格段に大
きな接触面積を得ることができる。しかし、コンタクト
孔１１の開口時に各ゲート電極の側面のみを露出させる
には、非常に高い精度の技術が要される。そのため、各
ゲート電極の上面部分が若干露出するように各ゲート電
極の間隔の距離よりも大きいコンタクト孔を開口し、上
面部分も電気的接続部分として用いる。このとき、シリ
コン窒化膜に対して選択性を有するＣ4Ｆ8などのガスを
用い、シリコン窒化膜ゲート側壁８をストッパとして、
層間絶縁膜１０のみをエッチングする。
【００３９】次に、図８（ａ）に示すように、コンタク
ト孔１１直下のシリコン窒化膜ゲート側壁８を、酸化膜
に対して選択性を有するＨＢｒなどのガスでエッチング
して除去する。このようなプロセスを用いることによ
り、フィールド酸化膜４のエッチングを防止することが
できる。
ト孔１１直下のシリコン窒化膜ゲート側壁８を、酸化膜
に対して選択性を有するＨＢｒなどのガスでエッチング
して除去する。このようなプロセスを用いることによ
り、フィールド酸化膜４のエッチングを防止することが
できる。
【００４０】次に、図８（ｂ）に示すように、窒化チタ
ン１２をスパッタし、タングステン１３をＣＶＤ法と異
方性エッチングによりコンタクト孔１１内に埋め込ん
で、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７
とを、それぞれの側面を含む形で電気的に接続してＣＭ
ＯＳが完成する。
ン１２をスパッタし、タングステン１３をＣＶＤ法と異
方性エッチングによりコンタクト孔１１内に埋め込ん
で、ｎＭＯＳのゲート電極６とｐＭＯＳのゲート電極７
とを、それぞれの側面を含む形で電気的に接続してＣＭ
ＯＳが完成する。
【００４１】実施例４ 次に、本発明の半導体装置及びその製造方法の第４の実
施例について図面を参照して説明する。本実施例も第３
の実施例と同様に、本発明の半導体装置の製造方法を、
ゲート電極を多結晶シリコンと金属シリサイドの２層構
造のパターニングにより形成する、いわゆるポリサイド
プロセスに適用したものである。図９及び図１０には、
それぞれ本発明の半導体装置の製造方法によるＣＭＯＳ
の製造方法を、主要工程順に示した断面図を示す。
施例について図面を参照して説明する。本実施例も第３
の実施例と同様に、本発明の半導体装置の製造方法を、
ゲート電極を多結晶シリコンと金属シリサイドの２層構
造のパターニングにより形成する、いわゆるポリサイド
プロセスに適用したものである。図９及び図１０には、
それぞれ本発明の半導体装置の製造方法によるＣＭＯＳ
の製造方法を、主要工程順に示した断面図を示す。
【００４２】まず、図９（ａ）に示すように、ｐ型シリ
コン基板１上に、ｐウェル２とｎウェル３をイオン注入
法により形成した後、厚さ３００ｎｍのフィールド酸化
膜４を選択酸化法により形成する。次に、厚さ１０ｎｍ
のゲート酸化膜５を介して、厚さ１００ｎｍの多結晶シ
リコンと、厚さ１００ｎｍのタングステンシリサイド膜
１７を、それぞれ、ＣＶＤ法とスパッタ法により順次被
着させ、フォトリソグラフィ法と異方性エッチングによ
り、ｎＭＯＳのゲート電極６とｐ型ＭＯＳゲート電極７
を形成する。この際、ｎＭＯＳのゲート電極６とｐＭＯ
Ｓのゲート電極７の間は０．１８μｍ分離させておく。
コン基板１上に、ｐウェル２とｎウェル３をイオン注入
法により形成した後、厚さ３００ｎｍのフィールド酸化
膜４を選択酸化法により形成する。次に、厚さ１０ｎｍ
のゲート酸化膜５を介して、厚さ１００ｎｍの多結晶シ
リコンと、厚さ１００ｎｍのタングステンシリサイド膜
１７を、それぞれ、ＣＶＤ法とスパッタ法により順次被
着させ、フォトリソグラフィ法と異方性エッチングによ
り、ｎＭＯＳのゲート電極６とｐ型ＭＯＳゲート電極７
を形成する。この際、ｎＭＯＳのゲート電極６とｐＭＯ
Ｓのゲート電極７の間は０．１８μｍ分離させておく。
【００４３】次に、図９（ｂ）に示すように、ＣＶＤ法
により厚さ５０ｎｍのシリコン窒化膜を堆積し、異方性
エッチングによりシリコン窒化膜ゲート側壁８を形成す
る。このとき、ｎＭＯＳのゲート電極６とｐＭＯＳのゲ
ート電極７の間隔は、ゲート側壁の２倍以上であること
が、第３の実施例との相違点である。このため、これら
の間ではフィールド酸化膜が露出することになる。次
に、フォトレジストでｐＭＯＳ領域を被い、ヒ素イオン
を５０ｋｅＶの加速エネルギーで３×１０15ｃｍ-2注入
し、ｎＭＯＳのゲート電極６をｎ型にドーピングする。
同様に、フォトレジストでｎＭＯＳ領域を被い、２フッ
化ボロン（ＢＦ2）イオンを３０ｋｅＶの加速エネルギ
ーで３×１０15ｃｍ-2注入し、ｐＭＯＳのゲート電極７
をｐ型にドーピングする。この後、ＣＶＤ法により全面
を厚さ５０ｎｍのシリコン膣化膜１６で被う。
により厚さ５０ｎｍのシリコン窒化膜を堆積し、異方性
エッチングによりシリコン窒化膜ゲート側壁８を形成す
る。このとき、ｎＭＯＳのゲート電極６とｐＭＯＳのゲ
ート電極７の間隔は、ゲート側壁の２倍以上であること
が、第３の実施例との相違点である。このため、これら
の間ではフィールド酸化膜が露出することになる。次
に、フォトレジストでｐＭＯＳ領域を被い、ヒ素イオン
を５０ｋｅＶの加速エネルギーで３×１０15ｃｍ-2注入
し、ｎＭＯＳのゲート電極６をｎ型にドーピングする。
同様に、フォトレジストでｎＭＯＳ領域を被い、２フッ
化ボロン（ＢＦ2）イオンを３０ｋｅＶの加速エネルギ
ーで３×１０15ｃｍ-2注入し、ｐＭＯＳのゲート電極７
をｐ型にドーピングする。この後、ＣＶＤ法により全面
を厚さ５０ｎｍのシリコン膣化膜１６で被う。
【００４４】次に、図９（ｃ）に示すように、ＣＶＤ法
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７を跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
このとき、シリコン窒化膜に対して選択性を有するＣ4
Ｆ8などのガスを用い、シリコン窒化膜１６をストッパ
として、層間絶縁膜１０のみをエッチングする。
により厚さ８００ｎｍの層間絶縁膜１０を堆積し、フォ
トリソグラフィ法と異方性エッチングにより、ｎＭＯＳ
のゲート電極６とｐＭＯＳのゲート電極７を跨ぐよう
に、直径０．２４μｍのコンタクト孔１１を開口する。
このとき、シリコン窒化膜に対して選択性を有するＣ4
Ｆ8などのガスを用い、シリコン窒化膜１６をストッパ
として、層間絶縁膜１０のみをエッチングする。
【００４５】次に、図１０（ａ）に示すように、コンタ
クト孔１１直下のシリコン窒化膜１６およびシリコン窒
化膜ゲート側壁８を、酸化膜に対して選択性を有するＨ
Ｂｒなどのガスでエッチングして除去する。このような
プロセスを用いることにより、フィールド酸化膜のエッ
チングを防止することができる。
クト孔１１直下のシリコン窒化膜１６およびシリコン窒
化膜ゲート側壁８を、酸化膜に対して選択性を有するＨ
Ｂｒなどのガスでエッチングして除去する。このような
プロセスを用いることにより、フィールド酸化膜のエッ
チングを防止することができる。
【００４６】次に、図１０（ｂ）に示すように、窒化チ
タン１２をスパッタし、タングステン１３をＣＶＤ法と
異方性エッチングによりコンタクト孔内に埋め込んで、
ｎＭＯＳのゲート電極６と、ｐＭＯＳのゲート電極７と
を、それぞれの側面を含む形で電気的に接続してＣＭＯ
Ｓが完成する。
タン１２をスパッタし、タングステン１３をＣＶＤ法と
異方性エッチングによりコンタクト孔内に埋め込んで、
ｎＭＯＳのゲート電極６と、ｐＭＯＳのゲート電極７と
を、それぞれの側面を含む形で電気的に接続してＣＭＯ
Ｓが完成する。
【００４７】本実施例に従えば、シリコン窒化膜を堆積
する工程が実施例３と比較して１回余分に必要となるも
のの、ゲート電極の間隔、ゲート側壁の幅及びコンタク
ト孔の直径などの制約を受けずに、本発明の構造を実現
することができる。
する工程が実施例３と比較して１回余分に必要となるも
のの、ゲート電極の間隔、ゲート側壁の幅及びコンタク
ト孔の直径などの制約を受けずに、本発明の構造を実現
することができる。
【００４８】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような優れた効果を奏する。
本発明の半導体装置及びその製造方法は、サリサイドプ
ロセス又はポリサイドプロセスで半導体装置（ＣＭＯ
Ｓ）を製造する際に、ゲート電極中の不純物の相互拡散
を防ぎつつ、ｎＭＯＳのゲート電極とｐＭＯＳのゲート
電極の接続部における電気抵抗を下げることができる。
その理由は、予め分離された形で形成されたｎＭＯＳの
ゲート電極とｐＭＯＳのゲート電極とを、それらの上面
だけではなく側面を含む形で、これらに跨って開口され
たコンタクト孔内に形成された金属配線にて接続するた
めである。
いるので、以下に記載するような優れた効果を奏する。
本発明の半導体装置及びその製造方法は、サリサイドプ
ロセス又はポリサイドプロセスで半導体装置（ＣＭＯ
Ｓ）を製造する際に、ゲート電極中の不純物の相互拡散
を防ぎつつ、ｎＭＯＳのゲート電極とｐＭＯＳのゲート
電極の接続部における電気抵抗を下げることができる。
その理由は、予め分離された形で形成されたｎＭＯＳの
ゲート電極とｐＭＯＳのゲート電極とを、それらの上面
だけではなく側面を含む形で、これらに跨って開口され
たコンタクト孔内に形成された金属配線にて接続するた
めである。
【図１】本発明の実施例１における半導体装置を示す図
であり、図１（ａ）は半導体装置（ＣＭＯＳ）の断面図
であり、図１（ｂ）はその平面図である。図１（ｂ）の
Ａ−Ｂ間の断面が図１（ａ）に対応する。
であり、図１（ａ）は半導体装置（ＣＭＯＳ）の断面図
であり、図１（ｂ）はその平面図である。図１（ｂ）の
Ａ−Ｂ間の断面が図１（ａ）に対応する。
【図２】図１に示した本発明の半導体装置の製造方法の
主要工程順の断面を示す図である。
主要工程順の断面を示す図である。
【図３】図１に示した本発明の半導体装置の製造方法の
主要工程順の断面を示す図である。
主要工程順の断面を示す図である。
【図４】本発明の実施例２における半導体装置を示す図
であり、図４（ａ）は半導体装置（ＣＭＯＳ）の断面図
であり、図４（ｂ）はその平面図である。図４（ｂ）の
Ａ−Ｂ間の断面が図４（ａ）に対応する。
であり、図４（ａ）は半導体装置（ＣＭＯＳ）の断面図
であり、図４（ｂ）はその平面図である。図４（ｂ）の
Ａ−Ｂ間の断面が図４（ａ）に対応する。
【図５】図４に示した本発明の半導体装置の製造方法の
主要工程順の断面を示す図である。
主要工程順の断面を示す図である。
【図６】図４に示した本発明の半導体装置の製造方法の
主要工程順の断面を示す図である。
主要工程順の断面を示す図である。
【図７】本発明の実施例３における半導体装置の製造方
法の主要工程順の断面を示す図である。
法の主要工程順の断面を示す図である。
【図８】本発明の実施例３における半導体装置の製造方
法の主要工程順の断面を示す図である。
法の主要工程順の断面を示す図である。
【図９】本発明の実施例４における半導体装置の製造方
法の主要工程順の断面を示す図である。
法の主要工程順の断面を示す図である。
【図１０】本発明の実施例４における半導体装置の製造
方法の主要工程順の断面を示す図である。
方法の主要工程順の断面を示す図である。
【図１１】特開平５−１９８６８６号公報に記載の半導
体装置及びその製造方法の主要な工程の半導体装置の断
面を示す図である。
体装置及びその製造方法の主要な工程の半導体装置の断
面を示す図である。
【図１２】特開平８−２６４６６１号公報に記載の半導
体装置及びその製造方法の主要な工程の半導体装置の断
面を示す図である。
体装置及びその製造方法の主要な工程の半導体装置の断
面を示す図である。
１ シリコン基板 ２ ｐウェル ３ ｎウェル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ｎＭＯＳのゲート電極 ７ ｐＭＯＳのゲート電極 ８ シリコン窒化膜ゲート側壁 ９ コバルトシリサイド膜 １０ 層間絶縁膜 １１ コンタクト孔 １２ 窒化チタン １３ タングステン １４ ｎＭＯＳの拡散層 １５ ｐＭＯＳの拡散層 １６ シリコン窒化膜 １７ タングステンシリサイド膜 １８ ゲート側壁 １９ チタンシリサイド膜 ２０ 金属配線 ２１ 酸化膜ゲート側壁
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092
Claims (4)
- 【請求項１】シリコン基板上にｎ型多結晶シリコンから
なるゲート電極を有するｎＭＯＳと、ｐ型多結晶シリコ
ンからなるゲート電極を有するｐＭＯＳとを形成する工
程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
側部及び間隙にシリコン窒化膜からなるゲート側壁を形
成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
多結晶シリコンの一部を金属シリサイド化する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
上層に層間絶縁膜を形成する工程と、 少なくとも前記ｎＭＯＳのゲート電極とｐＭＯＳ電極と
の間の前記シリコン窒化膜からなるゲート側壁の上面が
露出するように、前記シリコン窒化膜からなるゲート側
壁をストッパとして、前記層間絶縁膜のみをエッチング
し、前記層間絶縁膜にコンタクト孔を開口する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極を
露出させるように、前記コンタクト孔直下の前記ゲート
側壁を除去する工程と、 前記コンタクト孔内側壁及び前記ｎＭＯＳのゲート電極
及びｐＭＯＳのゲート電極の露出部に金属配線層を形成
し、前記ｎＭＯＳのゲート電極と前記ｐＭＯＳのゲート
電極とを電気的に接続する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】シリコン基板上にｎ型多結晶シリコンから
なるゲート電極を有するｎＭＯＳと、ｐ型多結晶シリコ
ンからなるゲート電極を有するｐＭＯＳとを形成する工
程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極に
シリコン窒化膜からなるゲート側壁を形成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
多結晶シリコンの一部を金属シリサイド化する工程と、 前記各ゲート電極部及び前記ゲート側壁の表面にシリコ
ン窒化膜を形成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
上層に層間絶縁膜を形成する工程と、 少なくとも前記ｎＭＯＳのゲート電極とｐＭＯＳのゲー
ト電極との間の前記シリコン窒化膜からなるゲート側壁
の上面が露出するように、前記シリコン窒化膜をストッ
パとして、前記層間絶縁膜のみをエッチングし、前記層
間絶縁膜にコンタクト孔を開口する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極を
露出させるように、前記コンタクト孔直下の前記シリコ
ン窒化膜及び前記ゲート側壁を除去する工程と、前記コ
ンタクト孔内側壁及び前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極の露出部に金属配線層を形成し、前
記ｎＭＯＳのゲート電極と前記ｐＭＯＳのゲート電極と
を電気的に接続する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項３】シリコン基板上にｎ型多結晶シリコンと金
属又は金属シリサイドとの積層構造からなるゲート電極
を有するｎＭＯＳと、ｐ型多結晶シリコンと金属又は金
属シリサイドとの積層構造からなるゲート電極を有する
ｐＭＯＳとを形成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
側部及び間隙にシリコン窒化膜からなるゲート側壁を形
成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
上層に層間絶縁膜を形成する工程と、 少なくとも前記ｎＭＯＳのゲート電極とｐＭＯＳのゲー
ト電極との間の前記シリコン窒化膜からなるゲート側壁
の上面が露出するように、前記シリコン窒化膜からなる
ゲート側壁をストッパとして、前記層間絶縁膜のみをエ
ッチングし、前記層間絶縁膜にコンタクト孔を開口する
工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極を
露出させるように、前記コンタクト孔直下の前記ゲート
側壁を除去する工程と、 前記コンタクト孔内側壁及び前記ｎＭＯＳのゲート電極
及びｐＭＯＳのゲート電極の露出部に金属配線層を形成
し、前記ｎＭＯＳのゲート電極と前記ｐＭＯＳのゲート
電極とを電気的に接続する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項４】シリコン基板上にｎ型多結晶シリコンと金
属又は金属シリサイドとの積層構造からなるゲート電極
を有するｎＭＯＳと、ｐ型多結晶シリコンと金属又は金
属シリサイドとの積層構造からなるゲート電極を有する
ｐＭＯＳとを形成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極に
シリコン窒化膜からなるゲート側壁を形成する工程と、 前記各ゲート電極部及び前記ゲート側壁の表面にシリコ
ン窒化膜を形成する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極の
上層に層間絶縁膜を形成する工程と、 少なくとも前記ｎＭＯＳのゲート電極とｐＭＯＳの電極
との間の前記シリコン窒化膜からなるゲート側壁の上面
が露出するように、前記シリコン窒化膜をストッパとし
て、前記層間絶縁膜のみをエッチングし、前記層間絶縁
膜にコンタクト孔を開口する工程と、 前記ｎＭＯＳのゲート電極及びｐＭＯＳのゲート電極を
露出させるように、前記コンタクト孔直下の前記シリコ
ン窒化膜及び前記ゲート側壁を除去する工程と、前記コ
ンタクト孔内側壁及び前記ｎＭＯＳのゲート電極及びｐ
ＭＯＳのゲート電極の露出部に金属配線層を形成し、前
記ｎＭＯＳのゲート電極と前記ｐＭＯＳのゲート電極と
を電気的に接続する工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09291986A JP3141825B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09291986A JP3141825B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11126828A JPH11126828A (ja) | 1999-05-11 |
| JP3141825B2 true JP3141825B2 (ja) | 2001-03-07 |
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|---|---|---|---|---|
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| JP5268962B2 (ja) * | 2010-02-09 | 2013-08-21 | パナソニック株式会社 | 半導体装置 |
| WO2012132225A1 (ja) * | 2011-03-25 | 2012-10-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| CN104103588B (zh) * | 2013-04-10 | 2017-02-15 | 上海华虹宏力半导体制造有限公司 | Cmos器件的制造方法 |
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- 1997-10-24 JP JP09291986A patent/JP3141825B2/ja not_active Expired - Fee Related
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