WO2012132225A1 - 半導体装置及びその製造方法 - Google Patents

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element isolation
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constant insulating
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智弘 藤田
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a field effect transistor (MISFET: Metal-Insulator-Semiconductor Field-Effect Transistor) having a gate insulating film having a high dielectric constant insulating film and the manufacturing thereof. Regarding the method.
  • MISFET Metal-Insulator-Semiconductor Field-Effect Transistor
  • MISFETs MISFETs
  • LSIs Large Scale Integrated Circuits
  • the “high dielectric constant insulating film” is an insulating film made of a dielectric having a relative dielectric constant higher than that of silicon oxide and silicon oxynitride. Examples of the dielectric include metal oxide containing hafnium (Hf). Can be mentioned.
  • a high dielectric constant insulating film containing a metal such as lanthanum (La) or aluminum (Al) for adjusting the threshold voltage is used as a gate insulating film, and a metal-containing film or a metal-containing film and a silicon film are used as a gate electrode.
  • a metal-containing film or a metal-containing film and a silicon film are used as a gate electrode.
  • FIG. 10A is a plan view showing a configuration of a conventional semiconductor device.
  • FIG. 10B is a cross-sectional view in the gate width direction showing the configuration of the conventional semiconductor device.
  • FIG. 10C is a cross-sectional view in the gate length direction showing the configuration of the conventional semiconductor device.
  • FIG. 10B is a cross-sectional view taken along line 10B-10B shown in FIG. 10A.
  • the left side (NTR) in FIG. 10C is a cross-sectional view taken along line 10CN-10CN shown in FIG. 10A.
  • FIG. 10C is a cross-sectional view taken along line 10CP-10CP shown in FIG. 10A.
  • FIG. 10A only the active region, the high dielectric constant insulating film in the gate insulating film, and the silicon film in the gate electrode are shown, and the other components are not shown.
  • the conventional semiconductor device includes an n-type MIS transistor and a p-type MIS transistor.
  • the n-type MIS transistor includes a p-type well region 103a formed in the n-type transistor region NTR in the semiconductor substrate 101 and an active region 101a surrounded by the element isolation region 102 in the semiconductor substrate 101 (p-type well region 103a).
  • the n-type MIS transistor has a gate insulating film 106a formed on the active region 101a and the element isolation region 102, and a gate electrode 109a formed on the gate insulating film 106a.
  • the n-type MIS transistor has an n-type extension region 110a formed in the active region 101a below the side of the gate electrode 109a, and a sidewall 111a formed on the side surface of the gate electrode 109a.
  • the n-type MIS transistor has an n-type source / drain region 112a formed outside the sidewall 111a in the active region 101a.
  • the gate insulating film 106a includes a silicon oxide film 104a and a high dielectric constant insulating film 105a containing La.
  • the gate electrode 109a has a titanium nitride film (TiN film) 107a and a polysilicon film 108a.
  • the p-type MIS transistor includes an n-type well region 103b formed in the p-type transistor region PTR in the semiconductor substrate 101 and an active region 101b surrounded by the element isolation region 102 in the semiconductor substrate 101 (n-type well region 103b).
  • the p-type MIS transistor has a gate insulating film 106b formed on the active region 101b and the element isolation region 102, and a gate electrode 109b formed on the gate insulating film 106b.
  • the p-type MIS transistor has a p-type extension region 110b formed in the active region 101b below the side of the gate electrode 109b, and a sidewall 111b formed on the side surface of the gate electrode 109b.
  • the p-type MIS transistor has a p-type source / drain region 112b formed outside the sidewall 111b in the active region 101b.
  • the gate insulating film 106b has a silicon oxide film 104b and a high dielectric constant insulating film 105b containing Al.
  • the gate electrode 109b has a TiN film 107b and a polysilicon film 108b.
  • the n-type MIS transistor and the p-type MIS transistor constitute a CMIS (Complementary Metal Insulator Semiconductor) transistor having a dual gate electrode.
  • the active region 101a and the active region 101b are separated from each other with an element isolation portion interposed therebetween.
  • the gate electrode 109a and the gate electrode 109b are integrally connected to each other on the element isolation portion.
  • the “element isolation portion” refers to a portion of the element isolation region 102 located between the active region 101a and the active region 101b.
  • one side surface 105ax of the high dielectric constant insulating film 105a in the gate width direction coincides with the side surface of the gate electrode 109a in the gate width direction.
  • the other side surface 105ay in the gate width direction of the high dielectric constant insulating film 105a is located on the center of the element isolation portion.
  • the n-type MIS transistor has a gate insulating film having a high dielectric constant insulating film containing a metal such as La (hereinafter referred to as “n-type adjusting metal”) for adjusting the threshold voltage.
  • the p-type MIS transistor has a gate insulating film having a high dielectric constant insulating film containing a metal such as Al (hereinafter referred to as “p-type adjusting metal”) for adjusting the threshold voltage.
  • the threshold voltage of the n-type MIS transistor increases as the gate width becomes narrower.
  • the threshold voltage of the p-type MIS transistor may slightly increase as the gate width becomes narrower, but the degree of increase in the threshold voltage is smaller than that of the n-type MIS transistor. Not much of a problem.
  • the present invention provides a semiconductor device having an n-type MIS transistor provided with a gate insulating film having a high dielectric constant insulating film containing an n-type adjusting metal, even if the gate width may be reduced.
  • the threshold voltage is prevented from increasing.
  • n-type MIS transistor having a gate insulating film having a high-dielectric-constant insulating film containing an n-type adjusting metal
  • the inventor of the present application is concerned with the factors that increase the threshold voltage of the n-type MIS transistor as the gate width becomes narrower. As a result of intensive studies, the following knowledge has been obtained.
  • a high dielectric constant in which oxygen (for example, oxygen contained in the element isolation region) contains La during a heat treatment performed after the formation of the high dielectric constant insulating film (eg, heat treatment for activating impurities contained in the source / drain implantation region). It diffuses in the high-permittivity insulating film containing Al and the high-permittivity insulating film and reacts with La and Al.
  • the high dielectric constant insulating film 105a is formed in contact with the element isolation region 102 as shown in FIG. 10B. Therefore, during heat treatment, oxygen contained in the element isolation region 102 diffuses into the high dielectric constant insulating film 105a through a portion of the high dielectric constant insulating film 105a that contacts the element isolation region 102, and the high dielectric constant insulating film 105a. It reacts with La contained in.
  • the high dielectric constant insulating film 105b is formed in contact with the element isolation region 102 as shown in FIG. 10B. Therefore, during the heat treatment, oxygen contained in the element isolation region 102 diffuses into the high dielectric constant insulating film 105b through a portion of the high dielectric constant insulating film 105b that contacts the element isolation region 102, and the high dielectric constant insulating film 105b. Reacts with Al contained in.
  • the amount of oxygen diffused in the high dielectric constant insulating film containing La depends on the contact area where the high dielectric constant insulating film containing La contacts the element isolation region, and the oxygen diffusion amount increases as the contact area increases. To do.
  • the amount of oxygen diffusion diffused into the high dielectric constant insulating film containing Al depends on the contact area where the high dielectric constant insulating film containing Al is in contact with the element isolation region, and as the contact area increases, oxygen diffusion The amount increases.
  • the high dielectric constant insulating film containing La is more likely to diffuse oxygen than the high dielectric constant insulating film containing Al. This is due to the following reason.
  • Standard free energy of formation of La oxide is ⁇ 322 kcal
  • the standard free energy of formation of Al oxide is ⁇ 267 kcal.
  • the standard free energy of formation of La oxide is negatively larger than the standard free energy of formation of Al oxide.
  • La is easier to react with oxygen than Al. Therefore, the high dielectric constant insulating film containing La is more likely to diffuse oxygen than the high dielectric constant insulating film containing Al.
  • Standard free energy of formation of La oxide (or Al oxide) refers to the amount of change in free energy when La oxide (or Al oxide) is produced from La (or Al). That is, the amount of change obtained by subtracting the free energy of La (or Al) before the reaction from the free energy of La oxide (or Al oxide) after the reaction.
  • the amount of oxygen diffused in the high dielectric constant insulating film containing La is larger than the amount of oxygen diffused in the high dielectric constant insulating film containing Al.
  • oxygen contained in the element isolation region 102 diffuses into the high dielectric constant insulating film 105a through a portion in contact with the element isolation region 102 in the high dielectric constant insulating film 105a during heat treatment. To do. Then, it reacts with La contained in the high dielectric constant insulating film 105a. As a result, a portion of the gate insulating film 106a formed on the active region 101a (hereinafter referred to as “active region corresponding portion”) in the vicinity of the element isolation region 102 is negatively charged. Become. In other words, both ends in the gate width direction of the active region corresponding portion are in a negative charge state.
  • the gate width becomes narrower, the ratio of the negatively charged portion in the active region corresponding portion (the negatively charged portion / active region corresponding portion) increases. In other words, the ratio of the portion where holes are induced on the surface of the active region 101a (the portion where holes are induced / the surface of the active region 101a) increases. For this reason, the threshold voltage of the n-type MIS transistor is increased. “Gate width” refers to the width of the surface of the active region 101a in the gate width direction.
  • oxygen contained in the element isolation region 102 diffuses into the high dielectric constant insulating film 105b through a portion in contact with the element isolation region 102 in the high dielectric constant insulating film 105b at the time of heat treatment. Reacts with Al contained in the insulating film 105b.
  • the amount of oxygen diffused into the high dielectric constant insulating film containing La is larger than the amount of oxygen diffused into the high dielectric constant insulating film containing Al.
  • the amount of oxygen diffused in the high dielectric constant insulating film is smaller in the case of the p-type MIS transistor than in the case of the n-type MIS transistor.
  • the threshold voltage of the p-type MIS transistor may be slightly higher, the degree of increase in the threshold voltage is smaller than that of the n-type MIS transistor.
  • the semiconductor device according to the present invention is a semiconductor device including an n-type MIS transistor.
  • the n-type MIS transistor has a first active region surrounded by an element isolation region in a semiconductor substrate.
  • the n-type MIS transistor has a first gate insulating film formed on the first active region and the element isolation region and having a first high dielectric constant insulating film containing a first adjustment metal.
  • the n-type MIS transistor has a first gate electrode formed on the first gate insulating film.
  • the first high dielectric constant insulating film has one end protruding on the first element isolation portion in the element isolation region adjacent to one end in the gate width direction of the first active region.
  • the first gate electrode has an end portion protruding on the first element isolation portion.
  • the protrusion amount at which one end portion of the first high dielectric constant insulating film protrudes above the first element isolation portion is smaller than the protrusion amount at which the end portion of the first gate electrode protrudes above the first element isolation portion.
  • the amount of protrusion of the first high-dielectric-constant insulating film protruding onto the element isolation region can be reduced, so that the first high-dielectric-constant insulating film is more isolated than the conventional n-type MIS transistor.
  • the contact area in contact with can be reduced. For this reason, it is possible to reduce the amount of oxygen diffusion in which oxygen contained in the element isolation region diffuses into the first high dielectric constant insulating film. Therefore, even when the gate width is reduced as the semiconductor device is miniaturized, it is possible to prevent the threshold voltage of the n-type MIS transistor from increasing.
  • the first adjustment metal is preferably lanthanum.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the protruding amount that the one end portion of the first high dielectric constant insulating film protrudes onto the first element isolation portion is not less than 10 nm and not more than 50 nm. The protruding amount of the end portion of the first gate electrode protruding above the first element isolation portion is 60 nm or more and 150 nm or less.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the semiconductor device further includes a p-type MIS transistor.
  • the p-type MIS transistor is surrounded by the element isolation region in the semiconductor substrate, and the second element isolation portion in the element isolation region adjacent to the other end in the gate width direction of the first active region between the first active region. And a second active region provided with a gap therebetween.
  • the p-type MIS transistor has a second gate insulating film formed on the second active region and the element isolation region and having a second high dielectric constant insulating film containing a second adjustment metal.
  • the p-type MIS transistor has a second gate electrode formed on the second gate insulating film. The first gate electrode and the second gate electrode are connected to each other on the second element isolation portion.
  • the second adjustment metal is preferably aluminum.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the first high dielectric constant insulating film has the other end protruding on the second element isolation portion. The other side surface of the first high dielectric constant insulating film in the gate width direction is located on the second element isolation portion. The distance from the other end of the first active region in the gate width direction to the other side surface of the first high-dielectric-constant insulating film in the gate width direction is the first high region from the other end of the second active region in the gate width direction. It is smaller than the distance to the other side surface in the gate width direction of the dielectric constant insulating film.
  • the protrusion amount that the other end portion of the first high dielectric constant insulating film protrudes onto the second element isolation portion is set to the second element isolation portion from the other end in the gate width direction of the first active region. It can be made smaller than the distance to the center. As a result, the protrusion amount of the first high dielectric constant insulating film protruding onto the element isolation region can be further reduced.
  • the protruding amount of the other end portion of the first high dielectric constant insulating film protruding onto the second element isolation portion is such that one end portion of the first high dielectric constant insulating film is It is the same as the protruding amount protruding on the first element isolation part (including “same level”).
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the second high dielectric constant insulating film has the first portion. The first portion is formed on the second element isolation portion, on the second active region, and on the third element isolation portion in the element isolation region adjacent to one end of the second active region in the gate width direction. The The first portion is adjacent to the other end of the first high dielectric constant insulating film on the second element isolation portion.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the second high dielectric constant insulating film has a second portion. The second portion is formed between the first element isolation portion and the end portion of the first gate electrode. The second portion is adjacent to one end of the first high dielectric constant insulating film on the first element isolation portion.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the first gate electrode includes a metal-containing film formed on the first gate insulating film and a silicon film formed on the metal-containing film.
  • the protrusion amount at which the end portion of the metal-containing film protrudes onto the first element isolation portion is the same as the protrusion amount at which the end portion of the silicon film protrudes onto the first element isolation portion (including “same level”). .
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the second high-dielectric-constant insulating film protrudes on the third element isolation portion in the element isolation region adjacent to the one end of the second active region in the gate width direction. Part.
  • the second gate electrode has an end portion protruding on the third element isolation portion.
  • the protrusion amount at which one end portion of the second high dielectric constant insulating film protrudes onto the third element isolation portion is smaller than the protrusion amount at which the end portion of the second gate electrode protrudes above the third element isolation portion.
  • the 2nd high dielectric constant insulating film is an element isolation region.
  • the contact area in contact with can be reduced. For this reason, it is possible to reduce the amount of oxygen diffusion in which oxygen contained in the element isolation region diffuses into the second high dielectric constant insulating film. Therefore, it is possible to prevent the threshold voltage of the p-type MIS transistor from becoming slightly high.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the first high dielectric constant insulating film has the other end protruding on the second element isolation portion.
  • the second high dielectric constant insulating film has the other end protruding on the second element isolation part adjacent to the other end of the second active region in the gate width direction. The other end of the first high dielectric constant insulating film and the other end of the second high dielectric constant insulating film are separated from each other on the second element isolation portion.
  • the first gate electrode covers the upper surface of the first high dielectric constant insulating film and one side surface of the first high dielectric constant insulating film in the gate width direction.
  • One side surface of the formed first high dielectric constant insulating film in the gate width direction is in contact with the first gate electrode.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the first gate electrode includes a metal-containing film formed on the first gate insulating film and a silicon film formed on the metal-containing film.
  • the protrusion amount at which the end portion of the metal-containing film protrudes onto the first element isolation portion is the same as the protrusion amount at which the end portion of the silicon film protrudes onto the first element isolation portion (including “same level”).
  • the metal-containing film is formed so as to cover the upper surface of the first high dielectric constant insulating film and one side surface of the first high dielectric constant insulating film in the gate width direction. One side surface of the first high dielectric constant insulating film in the gate width direction is in contact with the metal-containing film.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the first gate electrode includes a metal-containing film formed on the first gate insulating film and a silicon film formed on the metal-containing film.
  • the protrusion amount at which the end portion of the metal-containing film protrudes onto the first element isolation portion is smaller than the protrusion amount at which the end portion of the silicon film protrudes onto the first element isolation portion.
  • the protruding amount at which the end portion of the metal-containing film protrudes onto the first element isolation portion is such that one end portion of the first high dielectric constant insulating film is the first element isolation portion. It is the same as the protruding amount protruding above (including “same level”).
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the silicon film includes the upper surface of the metal-containing film, one side surface in the gate width direction of the metal-containing film located on the first element isolation portion, and the first high dielectric constant insulating film. It is formed so as to cover one side surface in the gate width direction. One side surface of the first high dielectric constant insulating film in the gate width direction and one side surface of the metal-containing film in the gate width direction are in contact with the silicon film.
  • the configuration is as follows. That is, in the semiconductor device according to the present invention, the first gate electrode includes the first metal-containing film formed on the first gate insulating film and the first metal-containing film formed on the first metal-containing film. And a silicon film.
  • the second gate electrode has a second metal-containing film formed on the second gate insulating film and a second silicon film formed on the second metal-containing film.
  • the first silicon film and the second silicon film are integrally connected to each other on the second element isolation portion. The first metal-containing film and the second metal-containing film are separated from each other on the second element isolation portion without being connected to each other.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having an n-type MIS transistor having a first gate electrode formed on a first active region of a semiconductor substrate via a first gate insulating film. Is the method.
  • the method for manufacturing a semiconductor device includes a step (a) of forming a first active region surrounded by an element isolation region on a semiconductor substrate.
  • the method for manufacturing a semiconductor device includes a step of forming a first gate insulating film having a first high dielectric constant insulating film containing a first adjustment metal on the first active region and the element isolation region (b) ).
  • the method for manufacturing a semiconductor device includes a step (c) of forming a first gate electrode on the first gate insulating film.
  • the first high dielectric constant insulating film has one end protruding on the first element isolation portion in the element isolation region adjacent to one end in the gate width direction of the first active region.
  • the first gate electrode has an end protruding on the first element isolation portion. The protrusion amount at which one end portion of the first high dielectric constant insulating film protrudes above the first element isolation portion is smaller than the protrusion amount at which the end portion of the first gate electrode protrudes above the first element isolation portion.
  • the amount of protrusion of the first high-dielectric-constant insulating film protruding onto the element isolation region can be reduced, so that the first high-dielectric-constant insulating film is more isolated than the conventional n-type MIS transistor.
  • the contact area in contact with can be reduced. Therefore, during the heat treatment performed after the formation of the first high dielectric constant insulating film (for example, the heat treatment for activating the impurity contained in the source / drain implantation region), oxygen contained in the element isolation region is converted into the first high dielectric constant.
  • the amount of oxygen diffused in the insulating film can be reduced. Therefore, even when the gate width is reduced as the semiconductor device is miniaturized, it is possible to prevent the threshold voltage of the n-type MIS transistor from increasing.
  • the configuration is as follows. That is, in the method for manufacturing a semiconductor device according to the present invention, the semiconductor device is a p-type MIS transistor having a second gate electrode formed on the second active region in the semiconductor substrate via the second gate insulating film. It has further.
  • the step (a) includes a second element isolation portion in the element isolation region that is surrounded by the element isolation region in the semiconductor substrate and is adjacent to the other end in the gate width direction of the first active region between the first active region. Forming a second active region provided across the substrate.
  • the step (b) includes a step of forming a second gate insulating film having a second high dielectric constant insulating film containing the second adjustment metal on the second active region and the element isolation region.
  • Step (c) includes forming a second gate electrode on the second gate insulating film. In step (c), the first gate electrode and the second gate electrode are connected to each other on the second element isolation portion.
  • the semiconductor device and the manufacturing method thereof according to the present invention it is possible to prevent the threshold voltage of the n-type MIS transistor from being increased even if the gate width is reduced as the semiconductor device is miniaturized.
  • FIG. 1A is a plan view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device according to the first exemplary embodiment of the present invention.
  • FIG. 1C is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the first exemplary embodiment of the present invention.
  • FIG. 2A is a cross-sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 2B is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 1A is a plan view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device according to the first exemplary embodiment of the present invention.
  • FIG. 2C is a cross-sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 3A is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 3B is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 3C is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 4A is a cross-sectional view in the gate length direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 4B is a cross-sectional view in the gate length direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 4C is a sectional view in the gate length direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 5A is a plan view showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 5B is a sectional view in the gate width direction showing the configuration of the semiconductor device according to the second exemplary embodiment of the present invention.
  • FIG. 5C is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the second exemplary embodiment of the present invention.
  • FIG. 5A is a plan view showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 5B is a sectional view in the gate width direction showing the configuration of the semiconductor device according to the second exemplary embodiment of the present invention.
  • FIG. 6A is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 6B is a cross-sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 6C is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 7A is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 7B is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 7C is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
  • FIG. 8A is a plan view showing a configuration of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 8B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device according to the third exemplary embodiment of the present invention.
  • FIG. 8C is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the third exemplary embodiment of the present invention.
  • FIG. 9A is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIG. 9A is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIG. 9B is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIG. 9C is a sectional view in the gate width direction showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps.
  • FIG. 10A is a plan view showing a configuration of a conventional semiconductor device.
  • FIG. 10B is a cross-sectional view in the gate width direction showing the configuration of the conventional semiconductor device.
  • FIG. 10C is a cross-sectional view in the gate length direction showing the configuration of the conventional semiconductor device.
  • FIG. 1A is a plan view showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 1B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 1C is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 1B is a cross-sectional view taken along line 1B-1B shown in FIG. 1A.
  • the left side (NTR) in FIG. 1C is a cross-sectional view taken along line 1CN-1CN shown in FIG. 1A.
  • FIG. 1C is a cross-sectional view taken along line 1CP-1CP shown in FIG. 1A.
  • FIG. 1A only the active region, the high dielectric constant insulating film in the gate insulating film, and the silicon film in the gate electrode are shown, and the other components are not shown.
  • the semiconductor device according to the present embodiment includes an n-type MIS transistor and a p-type MIS transistor.
  • the n-type MIS transistor includes a p-type well region 13a formed in the n-type transistor region NTR in the semiconductor substrate 11 and an active region 11a surrounded by the element isolation region 12 in the semiconductor substrate 11 (p-type well region 13a).
  • the n-type MIS transistor has a gate insulating film 16a formed on the active region 11a and the element isolation region 12, and a gate electrode 19a formed on the gate insulating film 16a.
  • the n-type MIS transistor includes an n-type extension region 21a formed in the active region 11a below the side of the gate electrode 19a, and an offset spacer 20a having an I-shaped cross-section formed on the side surface of the gate electrode 19a. Have.
  • the n-type MIS transistor includes a sidewall 24a formed on the side surface of the gate electrode 19a via an offset spacer 20a, and an n-type source / drain region 25a formed on the active region 11a on the outer side of the sidewall 24a.
  • the gate insulating film 16a includes a base film 14a formed on and in contact with the active region 11a, a high dielectric constant insulating film formed on the base film 14a and the element isolation region 12 and including an n-type adjusting metal (for example, La). And a film 15a.
  • the gate electrode 19a has a metal-containing film 17a formed on the gate insulating film 16a and a silicon film 18a formed on the metal-containing film 17a.
  • the side wall 24a includes an inner side wall 22a having an L-shaped cross section and an outer side wall 23a formed on the inner side wall 22a.
  • the p-type MIS transistor includes an n-type well region 13b formed in the p-type transistor region PTR in the semiconductor substrate 11 and an active region 11b surrounded by the element isolation region 12 in the semiconductor substrate 11 (n-type well region 13b).
  • the p-type MIS transistor has a gate insulating film 16b formed on the active region 11b and the element isolation region 12, and a gate electrode 19b formed on the gate insulating film 16b.
  • the p-type MIS transistor includes a p-type extension region 21b formed below the gate electrode 19b in the active region 11b, and an offset spacer 20b having an I-shaped cross-section formed on the side surface of the gate electrode 19b. Have.
  • the p-type MIS transistor includes a side wall 24b formed on the side surface of the gate electrode 19b via an offset spacer 20b, and a p-type source / drain region 25b formed on the outer side of the side wall 24b in the active region 11b. Have.
  • the gate insulating film 16b includes a base film 14b formed on and in contact with the active region 11b, a high dielectric constant insulating film formed on the base film 14b and the element isolation region 12 and including a p-type adjusting metal (for example, Al). And a film 15b.
  • the gate electrode 19b has a metal-containing film 17b formed on the gate insulating film 16b and a silicon film 18b formed on the metal-containing film 17b.
  • the side wall 24b has an inner side wall 22b whose cross-sectional shape is L-shaped, and an outer side wall 23b formed on the inner side wall 22b.
  • the element isolation region 12 has a first element isolation part 12X, a second element isolation part 12Y, and a third element isolation part 12Z.
  • the “second element isolation portion 12Y” in the element isolation region 12 refers to a portion located between the active region 11a and the active region 11b.
  • the “first element isolation portion 12X” in the element isolation region 12 refers to a portion facing the second element isolation portion 12Y across the active region 11a.
  • the “third element isolation portion 12Z” in the element isolation region 12 refers to a portion facing the second element isolation portion 12Y across the active region 11b.
  • the n-type MIS transistor and the p-type MIS transistor constitute a CMIS transistor having a dual gate electrode.
  • the active region 11a and the active region 11b are separated from each other with the second element isolation portion 12Y interposed therebetween.
  • the gate electrode 19a and the gate electrode 19b are integrally connected to each other on the second element isolation portion 12Y.
  • the metal-containing film 17a and the metal-containing film 17b are integrally connected to each other on the second element isolation portion 12Y.
  • the silicon film 18a and the silicon film 18b are integrally connected to each other on the second element isolation portion 12Y.
  • the offset spacer 20a and the offset spacer 20b are integrally connected to each other on the second element isolation portion 12Y.
  • the sidewall 24a and the sidewall 24b are integrally connected to each other on the second element isolation portion 12Y.
  • the left side of the n-type transistor region NTR that is, the center of the second element isolation portion 12Y of the integrally formed metal-containing film 17a and metal-containing film 17b.
  • the portion formed in () is referred to as a metal-containing film 17a.
  • a portion formed in the p-type transistor region PTR that is, the right side of the center of the second element isolation portion 12Y
  • a metal-containing film 17b is referred to as a metal-containing film 17b.
  • the high dielectric constant insulating film 15a is formed on the active region 11a (base film 14a) and on the first and second element isolation portions 12X and 12Y.
  • the high dielectric constant insulating film 15a has one end projecting on the first element isolation part 12X and the other end projecting on the second element isolation part 12Y.
  • One side surface 15ax in the gate width direction of the high dielectric constant insulating film 15a is located on the first element isolation portion 12X.
  • the other side surface 15ay in the gate width direction of the high dielectric constant insulating film 15a is located on the second element isolation portion 12Y.
  • the high dielectric constant insulating film 15b has a first portion 15b1 (particularly, refer to FIG. 1A) formed on the active region 11b (base film 14b) and on the second and third element isolation portions 12Y and 12Z.
  • the high dielectric constant insulating film 15b includes a second portion 15b2 (particularly, see FIG. 1A) formed between the first element isolation portion 12X and the gate electrode 19a.
  • the high dielectric constant insulating film 15a is sandwiched between the first portion 15b1 of the high dielectric constant insulating film 15b and the second portion 15b2 of the high dielectric constant insulating film 15b.
  • the first portion 15b1 in the high dielectric constant insulating film 15b is sandwiched between the high dielectric constant insulating film 15a and the offset spacer 20b.
  • the second portion 15b2 of the high dielectric constant insulating film 15b is sandwiched between the high dielectric constant insulating film 15a and the offset spacer 20a.
  • the first portion 15b1 of the high dielectric constant insulating film 15b is adjacent to the other end of the high dielectric constant insulating film 15a on the second element isolation portion 12Y.
  • the second portion 15b2 of the high dielectric constant insulating film 15b is adjacent to one end of the high dielectric constant insulating film 15a on the first element isolation portion 12X.
  • the other side surface 15ay in the gate width direction of the high dielectric constant insulating film 15a is in contact with the first portion 15b1 of the high dielectric constant insulating film 15b.
  • One side surface 15ax in the gate width direction of the high dielectric constant insulating film 15a is in contact with the second portion 15b2 of the high dielectric constant insulating film 15b.
  • the gate electrode 19a has an end protruding on the first element isolation part 12X.
  • the gate electrode 19b has an end protruding on the third element isolation portion 12Z.
  • a side surface 19ax in the gate width direction of the gate electrode 19a is located on the first element isolation portion 12X.
  • a side surface 19bx in the gate width direction of the gate electrode 19b is located on the third element isolation portion 12Z.
  • the integrally formed metal-containing film 17a and metal-containing film 17b are formed on the upper surface of the high dielectric constant insulating film 15a and on the upper surface of the high dielectric constant insulating film 15b.
  • the high dielectric constant insulating film 15b is formed so as to sandwich the high dielectric constant insulating film 15a between the first portion 15b1 and the second portion 15b2.
  • One of the side surfaces in the gate width direction of the integrally formed metal-containing film 17a and metal-containing film 17b is in contact with the offset spacer 20a. The other side is in contact with the offset spacer 20b.
  • the integrally formed silicon film 18a and silicon film 18b are formed on the upper surfaces of the integrally formed metal-containing film 17a and metal-containing film 17b.
  • the dual gate electrode has an integrally formed gate electrode 19a and gate electrode 19b.
  • a second portion 15b2 of the high dielectric constant insulating film 15b is interposed between one end of the dual gate electrodes in the gate width direction and the first element isolation portion 12X.
  • the first portion 15b1 of the high dielectric constant insulating film 15b is provided between the other end portion and the third element isolation portion 12Z and between the pn boundary portion of the dual gate electrode and the second element isolation portion 12Y. Is partly intervened.
  • the “pn boundary part” in the dual gate electrode refers to a part formed on the second element isolation part 12Y.
  • the protruding amount of one end portion of the high dielectric constant insulating film 15a protruding above the first element isolation portion 12X (hereinafter referred to as “the protruding amount of one end portion of the high dielectric constant insulating film 15a”) is the end portion of the gate electrode 19a. Is smaller than the protruding amount protruding on the first element isolation portion 12X (hereinafter referred to as “the protruding amount of the end portion of the gate electrode 19a”).
  • the protruding amount of one end portion of the high dielectric constant insulating film 15a means the distance from one end in the gate width direction of the active region 11a to one side surface 15ax in the gate width direction of the high dielectric constant insulating film 15a.
  • the protruding amount of the end of the gate electrode 19a refers to the distance from one end of the active region 11a in the gate width direction to the side surface 19ax of the gate electrode 19a in the gate width direction.
  • the “one end” in the gate width direction of the active region 11a refers to an end adjacent to the first element isolation portion 12X.
  • the protruding amount of one end portion of the high dielectric constant insulating film 15a and the protruding amount of the other end portion of the high dielectric constant insulating film 15a protruding on the second element isolation portion 12Y (hereinafter referred to as “the other end of the high dielectric constant insulating film 15a”). For example, it is the same (including “same level”).
  • the “projection amount of the other end portion in the high dielectric constant insulating film 15a” refers to the other side surface 15ay in the gate width direction of the high dielectric constant insulating film 15a from the other end in the gate width direction of the active region 11a. The distance.
  • the “other end” in the gate width direction of the active region 11a is an end adjacent to the second element isolation portion 12Y.
  • the protruding amount of one end of the high dielectric constant insulating film 15a and the protruding amount of the other end of the high dielectric constant insulating film 15a are, for example, not less than 10 nm and not more than 50 nm.
  • the protruding amount of the end portion of the gate electrode 19a is, for example, not less than 60 nm and not more than 150 nm.
  • the distance from the other end in the gate width direction of the active region 11a to the other side surface 15ay in the gate width direction of the high dielectric constant insulating film 15a is the active region 11b is smaller than the distance from the other end in the gate width direction to the other side surface 15ay in the gate width direction of the high dielectric constant insulating film 15a.
  • the protruding amount of the other end of the high dielectric constant insulating film 15a is smaller than the distance from the other end of the active region 11a in the gate width direction to the center of the second element isolation portion 12Y.
  • the “other end” in the gate width direction of the active region 11b is an end adjacent to the second element isolation portion 12Y.
  • the protrusion amount at which the end portion of the metal-containing film 17a protrudes on the first element isolation portion 12X and the protrusion amount at which the end portion of the silicon film 18a protrudes on the first element isolation portion 12X are, for example, the same ( Is also included).
  • the protrusion amount at which the end portion of the metal-containing film 17b protrudes onto the third element isolation portion 12Z and the protrusion amount at which the end portion of the silicon film 18b protrudes onto the third element isolation portion 12Z are, for example, the same ( Is also included).
  • the protrusion amount of one end portion in the high dielectric constant insulating film 15a is not dependent on the protrusion amount of the end portion in the gate electrode 19a and compared with the protrusion amount of the end portion in the gate electrode 19a. Can be reduced. Further, the protruding amount of the other end portion of the high dielectric constant insulating film 15a does not depend on the distance from the other end of the active region 11a in the gate width direction to the center of the second element isolation portion 12Y. Therefore, the protruding amount of the other end of the high dielectric constant insulating film 15a can be made smaller than the distance from the other end of the active region 11a in the gate width direction to the center of the second element isolation portion 12Y.
  • the protrusion amount of the high dielectric constant insulating film 15a protruding onto the element isolation region 12 can be reduced. Therefore, compared with the conventional n-type MIS transistor as shown in FIGS. 10A to 10C, the contact area where the high dielectric constant insulating film 15a contacts the element isolation region 12 can be reduced. For this reason, the amount of oxygen diffused by oxygen contained in the element isolation region 12 into the high dielectric constant insulating film 15a can be reduced. Therefore, even when the gate width is reduced as the semiconductor device is miniaturized, it is possible to prevent the threshold voltage of the n-type MIS transistor from increasing.
  • the contact area where the high dielectric constant insulating film 15b contacts the element isolation region 12 is larger than that of the conventional p-type MIS transistor as shown in FIGS. 10A to 10C.
  • the amount of oxygen diffused in the high dielectric constant insulating film is small compared to the case of the n-type MIS transistor. For this reason, the threshold voltage of the p-type MIS transistor is only slightly increased.
  • FIGS. 2A to 2C are cross-sectional views in the gate width direction showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps.
  • 4A to 4C are cross-sectional views in the gate length direction showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps.
  • the steps shown in FIGS. 3A to 3C correspond to the steps shown in FIGS. 4A to 4C, respectively.
  • an element isolation region 12 made of, for example, silicon oxide (SiO 2 ) is formed on a semiconductor substrate 11 made of, for example, silicon.
  • an active region 11 a surrounded by the element isolation region 12 is formed in the n-type transistor region NTR in the semiconductor substrate 11.
  • an active region 11 b surrounded by the element isolation region 12 is formed in the p-type transistor region PTR in the semiconductor substrate 11.
  • the element isolation region 12 can be distinguished into the first element isolation part 12X, the second element isolation part 12Y, and the third element isolation part 12Z by the active region 11a and the active region 11b.
  • a p-type well region 13 a is formed in the n-type transistor region NTR in the semiconductor substrate 11.
  • an n-type well region 13 b is formed in the p-type transistor region PTR in the semiconductor substrate 11.
  • a base film 14A made of silicon oxide is formed on the active region 11a.
  • a base film 14B made of silicon oxide is formed on the active region 11b.
  • a high dielectric constant insulating film 15X, a p-type adjusting metal film 15Y containing a p-type adjusting metal, and a protective film 31 are sequentially formed on the entire surface of the semiconductor substrate 11.
  • the film thickness of the base films 14A and 14B is, for example, about 0.8 nm to 1.2 nm.
  • the film thickness of the high dielectric constant insulating film 15X is, for example, about 1 nm to 2 nm.
  • the film thickness of the p-type adjusting metal film 15Y is, for example, about 0.8 nm to 1.5 nm.
  • the film thickness of the protective film 31 is, for example, about 5 nm to 20 nm.
  • the high dielectric constant insulating film 15X is an insulating film made of, for example, hafnium oxide (HfSiO, HfSiON, HfO, HfON, HfZrO, HfZrON, or the like).
  • the p-type adjusting metal film 15Y is a p-type adjusting metal, for example, an aluminum oxide film (Al 2 O 3 film) containing Al.
  • the protective film 31 is made of, for example, titanium nitride (TiN).
  • the portions formed on the active region 11a in the protective film 31 and the p-type adjusting metal film 15Y are removed by photolithography and etching.
  • the opening 32 where the high dielectric constant insulating film 15X is exposed is formed on the bottom surface.
  • the opening width of the opening 32 in the gate width direction is larger than the width of the surface of the active region 11a in the gate width direction.
  • the distances X1 and X2 are, for example, not less than 10 nm and not more than 50 nm.
  • an n-type adjusting metal film 15Z containing an n-type adjusting metal is formed on the entire surface of the semiconductor substrate 11.
  • the n-type adjusting metal film 15Z is formed on the portion of the high dielectric constant insulating film 15X exposed at the bottom surface of the opening 32.
  • the film thickness of the n-type adjusting metal film 15Z is, for example, about 1.5 nm to 2.5 nm.
  • the n-type adjusting metal film 15Z is a lanthanum oxide film (LaO film) containing an n-type adjusting metal, for example, La.
  • the semiconductor substrate 11 is heat-treated at about 700 ° C., for example.
  • the n-type adjusting metal (for example, La) in the n-type adjusting metal film 15Z is diffused into the high dielectric constant insulating film 15X to form the high dielectric constant insulating film 15A including the n-type adjusting metal.
  • the p-type adjusting metal (for example, Al) in the p-type adjusting metal film 15Y is diffused into the high dielectric constant insulating film 15X to form the high dielectric constant insulating film 15B containing the p-type adjusting metal. .
  • the n-type adjusting metal (for example, La) in the n-type adjusting metal film 15Z is diffused by the protective film 31 into the portion of the high dielectric constant insulating film 15X formed under the protective film 31. Can be prevented.
  • the width in the gate width direction of the high dielectric constant insulating film 15A is substantially the same as the width in the gate width direction of a high dielectric constant insulating film (see FIG. 3B: 15a) to be formed later. Thereafter, the remaining n-type adjusting metal film 15Z, the remaining p-type adjusting metal film 15Y, and the protective film 31 are removed.
  • the gate insulating film 16 having the base film 14A, the base film 14B, the high dielectric constant insulating film 15A, and the high dielectric constant insulating film 15B is formed.
  • the high dielectric constant insulating film 15A is set such that the width in the gate width direction is substantially the same as the width in the gate width direction of the high dielectric constant insulating film (see FIG. 3B: 15a).
  • a metal-containing film 17 made of, for example, titanium nitride or tantalum nitride (TaN) is formed on the gate insulating film 16 by, eg, CVD (Chemical Vapor Deposition).
  • a silicon film 18 made of, eg, polysilicon is formed on the metal-containing film 17 by, eg, CVD.
  • the film thickness of the metal-containing film 17 is, for example, about 5 nm to 20 nm.
  • the film thickness of the silicon film 18 is, for example, about 40 nm to 80 nm.
  • the gate electrode film 19 having the metal-containing film 17 and the silicon film 18 is formed on the gate insulating film 16.
  • a resist pattern (not shown) having a gate electrode pattern shape is formed on the gate electrode film 19 by photolithography. Thereafter, using the resist pattern as a mask, the gate electrode film 19 and the gate insulating film 16 are sequentially patterned by dry etching, for example.
  • the gate electrode film 19 includes a metal-containing film 17 and a silicon film 18, and the gate insulating film film 16 includes base films 14A and 14B and high dielectric constant insulating films 15A and 15B. Thereafter, the resist pattern is removed.
  • a gate electrode 19b having a metal-containing film 17b and a silicon film 18b is disposed on the active region 11b via a gate insulating film 16b having a base film 14b and a high dielectric constant insulating film 15b containing a p-type adjusting metal. Is formed.
  • an offset spacer film made of silicon nitride (SiN) is formed on the entire surface of the semiconductor substrate 11. Thereafter, for example, anisotropic dry etching is performed on the offset spacer film.
  • an offset spacer 20a having an I-shaped cross section is formed on the side surface of the gate electrode 19a.
  • an offset spacer 20b having an I-shaped cross section is formed on the side surface of the gate electrode 19b.
  • n-type impurity such as arsenic (As) is performed using the gate electrode 19a and the offset spacer 20a as a mask.
  • an n-type extension implantation region 21A is formed below the side of the gate electrode 19a in the active region 11a.
  • a p-type impurity such as boron fluoride (BF2) is performed using the gate electrode 19b and the offset spacer 20b as a mask.
  • a p-type impurity such as boron fluoride (BF2) is performed.
  • a p-type extension implantation region 21B is formed below the side of the gate electrode 19b in the active region 11b.
  • an inner sidewall film made of, for example, silicon oxide and an outer sidewall film made of, for example, silicon nitride are sequentially formed on the entire surface of the semiconductor substrate 11 by, eg, CVD. Thereafter, for example, anisotropic dry etching is sequentially performed on the outer sidewall film and the inner sidewall film.
  • a sidewall 24a having an inner sidewall 22a and an outer sidewall 23a having an L-shaped cross section is provided on the side surface of the gate electrode 19a via the offset spacer 20a.
  • a sidewall 24b having an inner sidewall 22b and an outer sidewall 23b having an L-shaped cross section is formed on the side surface of the gate electrode 19b via an offset spacer 20b.
  • ion implantation of an n-type impurity such as arsenic is performed using the gate electrode 19a and the sidewall 24a as a mask.
  • an n-type source / drain implantation region is formed in the active region 11a outside the sidewall 24a.
  • ion implantation of a p-type impurity such as boron (B) is performed using the gate electrode 19b and the side wall 24b as a mask.
  • a p-type source / drain injection region is formed below the side wall 24b in the active region 11b.
  • the semiconductor substrate 11 is heat-treated at, for example, about 1000 ° C.
  • the n-type impurity contained in the n-type extension implantation region 21A is activated to form the n-type extension region 21a.
  • an n-type impurity contained in the n-type source / drain implantation region is activated to form an n-type source / drain region 25a.
  • the p-type impurity contained in the p-type extension implantation region 21B is activated to form the p-type extension region 21b.
  • the p-type impurity contained in the p-type source / drain implantation region is activated to form the p-type source / drain region 25b.
  • the semiconductor device according to this embodiment can be manufactured.
  • the width in the gate width direction is substantially the same as the width in the gate width direction of the high dielectric constant insulating film 15a to be formed later.
  • a gate electrode 19a is formed as shown in FIG. 3B. In other words, after determining the width of the high dielectric constant insulating film 15a in the gate width direction, the width of the gate electrode 19a in the gate width direction is determined.
  • the protruding amount of one end portion of the high dielectric constant insulating film 15a can be uniquely determined without depending on the protruding amount of the end portion of the gate electrode 19a. Therefore, the protruding amount at one end of the high dielectric constant insulating film 15a can be made smaller than the protruding amount at the end of the gate electrode 19a. Furthermore, the protruding amount of the other end of the high dielectric constant insulating film 15a can be uniquely determined without depending on the distance from the other end of the active region 11a in the gate width direction to the center of the second element isolation portion 12Y. Therefore, the protruding amount of the other end of the high dielectric constant insulating film 15a can be made smaller than the distance from the other end of the active region 11a in the gate width direction to the center of the second element isolation portion 12Y.
  • the protrusion amount of the high dielectric constant insulating film 15a protruding onto the element isolation region 12 can be reduced. Therefore, compared with the conventional n-type MIS transistor as shown in FIGS. 10A to 10C, the contact area where the high dielectric constant insulating film 15a contacts the element isolation region 12 can be reduced. Therefore, during the heat treatment performed after the formation of the high dielectric constant insulating film 15A (for example, the heat treatment for activating the impurity contained in the source / drain implantation region), oxygen contained in the element isolation region 12 is converted into the high dielectric constant insulating film 15a. The amount of oxygen diffused into the inside can be reduced. Therefore, even when the gate width is reduced as the semiconductor device is miniaturized, it is possible to prevent the threshold voltage of the n-type MIS transistor from increasing.
  • silicide layers are formed on the silicon film 18a in the gate electrode 19a, the n-type source / drain region 25a, the silicon film 18b in the gate electrode 19b, and the p-type source / drain region 25b, respectively. May be.
  • FIG. 5A is a plan view showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 5B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 5C is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 5B is a cross-sectional view taken along line 5B-5B shown in FIG. 5A.
  • the left side (NTR) in FIG. 5C is a cross-sectional view taken along line 5CN-5CN shown in FIG. 5A.
  • the right side (PTR) in FIG. 5C is a cross-sectional view taken along line 5CP-5CP shown in FIG. 5A.
  • FIG. 5A only the active region, the high dielectric constant insulating film in the gate insulating film, and the silicon film in the gate electrode are shown, and the other components are not shown.
  • 5A to 5C the same reference numerals as those shown in FIGS. 1A to 1C are attached to the same constituent elements as those in the first embodiment. Therefore, in this embodiment, the same description as that of the first embodiment is omitted as appropriate.
  • the first embodiment and this embodiment are different in the following points.
  • the shape of the high dielectric constant insulating film 15b and the shape of the high dielectric constant insulating film 15d are different from each other.
  • the shapes of the high-dielectric-constant insulating film 15b and the high-dielectric-constant insulating film 15d are different from each other.
  • the shapes of the metal-containing film 17c and the metal-containing film 17d thus formed are different from each other.
  • the high dielectric constant insulating film 15d is formed on the active region 11b (base film 14b) and on the second and third element isolation portions 12Y and 12Z.
  • the high dielectric constant insulating film 15d has one end protruding on the third element isolation part 12Z and the other end protruding on the second element isolation part 12Y.
  • One side surface 15dx in the gate width direction of the high dielectric constant insulating film 15d is located on the third element isolation portion 12Z.
  • the other side surface 15dy of the high dielectric constant insulating film 15d in the gate width direction is located on the second element isolation portion 12Y.
  • the other end of the high dielectric constant insulating film 15a and the other end of the high dielectric constant insulating film 15d are separated from each other on the second element isolation portion 12Y.
  • One end of the high dielectric constant insulating film 15a is separated from the offset spacer 20a on the first element isolation portion 12X.
  • One end of the high dielectric constant insulating film 15d is separated from the offset spacer 20b on the third element isolation portion 12Z.
  • the gate electrode 19c has an end protruding on the first element isolation portion 12X.
  • the gate electrode 19d has an end protruding on the third element isolation portion 12Z.
  • a side surface 19cx in the gate width direction of the gate electrode 19c is located on the first element isolation portion 12X.
  • a side surface 19dx in the gate width direction of the gate electrode 19d is located on the third element isolation portion 12Z.
  • the metal-containing film 17c and the metal-containing film 17d are integrally connected to each other on the second element isolation portion 12Y.
  • One of the side surfaces in the gate width direction of the integrally formed metal-containing film 17c and metal-containing film 17d is in contact with the offset spacer 20a.
  • the other side is in contact with the offset spacer 20b.
  • the metal-containing film 17c is formed so as to cover the upper surface of the high dielectric constant insulating film 15a and the one side surface 15ax and the other side surface 15ay of the high dielectric constant insulating film 15a in the gate width direction.
  • the metal-containing film 17d is formed so as to cover the upper surface of the high dielectric constant insulating film 15d and the one side surface 15dx and the other side surface 15dy of the high dielectric constant insulating film 15d in the gate width direction.
  • One side surface 15ax and the other side surface 15ay in the gate width direction of the high dielectric constant insulating film 15a are in contact with the metal-containing film 17c in the gate electrode 19c.
  • One side surface 15dx and the other side surface 15dy in the gate width direction of the high dielectric constant insulating film 15d are in contact with the metal-containing film 17d in the gate electrode 19d.
  • the integrally formed silicon film 18a and silicon film 18b are formed on the upper surfaces of the integrally formed metal-containing film 17c and metal-containing film 17d.
  • a high dielectric constant insulating film is formed between one end of the dual gate electrode having the gate electrode 19c and the gate electrode 19d formed in the gate width direction in the gate width direction and the first element isolation portion 12X. Is not interposed, and the lower surface of one end is in contact with the first element isolation portion 12X.
  • a high dielectric constant insulating film is not interposed between the other end portion and the third element isolation portion 12Z, and the lower surface of the other end portion is in contact with the third element isolation portion 12Z.
  • a high dielectric constant insulating film is not interposed between the pn boundary portion of the dual gate electrode and the second element isolation portion 12Y, and the lower surface of the pn boundary portion is in contact with the second element isolation portion 12Y.
  • the protruding amount at one end of the high dielectric constant insulating film 15a is smaller than the protruding amount at the end of the gate electrode 19c.
  • the protruding amount of one end of the high dielectric constant insulating film 15a and the protruding amount of the other end of the high dielectric constant insulating film 15a are, for example, the same (including “same level”).
  • the protruding amount at one end of the high dielectric constant insulating film 15a and the protruding amount at the other end of the high dielectric constant insulating film 15a are, for example, not less than 10 nm and not more than 50 nm.
  • the protruding amount of the end of the gate electrode 19c is, for example, not less than 60 nm and not more than 150 nm.
  • the protruding amount of one end portion of the high dielectric constant insulating film 15d protruding above the third element isolation portion 12Z (hereinafter referred to as “the protruding amount of one end portion of the high dielectric constant insulating film 15d”) is the end portion of the gate electrode 19d. Is smaller than the protruding amount protruding on the third element isolation portion 12Z (hereinafter referred to as “the protruding amount of the end portion of the gate electrode 19d”).
  • the protruding amount of one end portion of the high dielectric constant insulating film 15d and the protruding amount of the other end portion of the high dielectric constant insulating film 15d protruding on the second element isolation portion 12Y (hereinafter referred to as “the other end of the high dielectric constant insulating film 15d”). For example, it is the same (including “same level”).
  • the protruding amount of one end of the high dielectric constant insulating film 15d and the protruding amount of the other end of the high dielectric insulating film 15d are, for example, 10 nm or more and 50 nm or less.
  • the protruding amount of the end portion of the gate electrode 19d is, for example, not less than 60 nm and not more than 150 nm.
  • the distance from the other end in the gate width direction of the active region 11b to the other side surface 15dy in the gate width direction of the high dielectric constant insulating film 15d is the active region 11a is smaller than the distance from the other end in the gate width direction to the other side surface 15dy in the gate width direction of the high dielectric constant insulating film 15d.
  • the protruding amount of the other end portion of the high dielectric constant insulating film 15d is smaller than the distance from the other end in the gate width direction of the active region 11b to the center of the second element isolation portion 12Y.
  • the protrusion amount at which the end portion of the metal-containing film 17c protrudes on the first element isolation portion 12X and the protrusion amount at which the end portion of the silicon film 18a protrudes on the first element isolation portion 12X are, for example, the same (“same level” Is also included).
  • the protrusion amount at which the end portion of the metal-containing film 17d protrudes above the third element isolation portion 12Z and the protrusion amount at which the end portion of the silicon film 18b protrudes above the third element isolation portion 12Z are, for example, the same ( Is also included).
  • the protruding amount of one end portion of the high dielectric constant insulating film 15d means the distance from one end of the active region 11b in the gate width direction to one side surface 15dx of the high dielectric constant insulating film 15d in the gate width direction.
  • the “projection amount of the other end portion in the high dielectric constant insulating film 15d” refers to the distance from the other end in the gate width direction of the active region 11b to the other side surface 15dy in the gate width direction of the high dielectric constant insulating film 15d.
  • the protruding amount of the end of the gate electrode 19d refers to the distance from one end of the active region 11b in the gate width direction to the side surface 19dx of the gate electrode 19d in the gate width direction.
  • the “one end” in the gate width direction of the active region 11b is an end adjacent to the third element isolation portion 12Z.
  • the “other end” in the gate width direction of the active region 11b refers to an end adjacent to the second element isolation portion 12Y.
  • FIGS. 6A to 6C and FIGS. 7A to 7C are cross-sectional views in the gate width direction showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps.
  • FIG. 6A to FIG. 7C the same reference numerals as those shown in FIG. 2A to FIG. 4C are attached to the same constituent elements as those in the first embodiment. Therefore, in this embodiment, the same description as that of the first embodiment is omitted as appropriate.
  • portions formed in the n-type transistor region NTR in the protective film 31 and the p-type adjusting metal film 15Y are sequentially removed by photolithography and etching.
  • the p-type adjusting metal film 15Y and the protective film 31 are left on the portion of the high dielectric constant insulating film 15X formed in the p-type transistor region PTR.
  • an n-type adjusting metal film 15Z is formed on the entire surface of the semiconductor substrate 11.
  • the n-type adjusting metal film 15Z is formed on the portion of the high dielectric constant insulating film 15X formed in the n-type transistor region NTR.
  • the film thickness of the n-type adjusting metal film 15Z is, for example, about 1.5 nm to 2.5 nm.
  • the n-type adjusting metal film 15Z is a lanthanum oxide film (LaO film) containing an n-type adjusting metal, for example, La.
  • the semiconductor substrate 11 is heat-treated at about 700 ° C., for example.
  • the n-type adjusting metal (for example, La) in the n-type adjusting metal film 15Z is diffused into the high dielectric constant insulating film 15X to form the high dielectric constant insulating film 15A including the n-type adjusting metal.
  • the p-type adjusting metal (for example, Al) in the p-type adjusting metal film 15Y is diffused into the high dielectric constant insulating film 15X to form the high dielectric constant insulating film 15D containing the p-type adjusting metal. .
  • the n-type adjusting metal (for example, La) in the n-type adjusting metal film 15Z is diffused by the protective film 31 into the portion of the high dielectric constant insulating film 15X formed under the protective film 31. Can be prevented. Thereafter, the remaining n-type adjusting metal film 15Z, the remaining p-type adjusting metal film 15Y, and the protective film 31 are removed. In this way, the gate insulating film 16 having the base films 14A and 14B and the high dielectric constant insulating films 15A and 15D is formed.
  • the high dielectric constant insulating films 15A and 15D are patterned by photolithography and etching. Thereby, high dielectric constant insulating films 15Aa and 15Dd are formed.
  • the width in the gate width direction of the high dielectric constant insulating film 15Aa is substantially the same as the width in the gate width direction of a high dielectric constant insulating film (see FIG. 7C: 15a) to be formed later.
  • the protruding amount Y1a and the protruding amount Y2a are substantially the same as the protruding amount at one end of the high dielectric constant insulating film 15a and the protruding amount at the other end of the high dielectric constant insulating film 15a, respectively.
  • the width in the gate width direction of the high dielectric constant insulating film 15Dd is substantially the same as the width in the gate width direction of a high dielectric constant insulating film (see FIG.
  • the protruding amount Y1b and the protruding amount Y2b are substantially the same as the protruding amount at one end of the high dielectric constant insulating film 15d and the protruding amount at the other end of the high dielectric constant insulating film 15d, respectively.
  • the protrusion amount Y1a, the protrusion amount Y2a, the protrusion amount Y1b, and the protrusion amount Y2b are, for example, the same (including “same level”), for example, 10 nm or more and 50 nm or less.
  • the width in the gate length direction of the high dielectric constant insulating film 15Aa should be at least larger than the gate length of a gate electrode (see FIG. 7C: 19a) to be formed later.
  • the high dielectric constant insulating film 15Aa is formed so as to completely cover the surface of the active region 11a.
  • the width in the gate length direction of the high dielectric constant insulating film 15Dd should be at least larger than the gate length of the gate electrode (see FIG. 7C: 19d) to be formed later.
  • the surface of the active region 11b is completely covered. It is desirable to form a high dielectric constant insulating film 15Dd so as to cover it.
  • the gate insulating film 16A having the base film 14A and the high dielectric constant insulating film 15Aa is formed.
  • the high dielectric constant insulating film 15Aa is set such that the width in the gate width direction is substantially the same as the width in the gate width direction of the high dielectric constant insulating film (see FIG. 7C: 15a).
  • a gate insulating film 16D having a base film 14B and a high dielectric constant insulating film 15Dd is formed.
  • the high dielectric constant insulating film 15Dd is set such that the width in the gate width direction is substantially the same as the width in the gate width direction of the high dielectric constant insulating film (see FIG. 7C: 15d).
  • a metal-containing film 17 made of, for example, titanium nitride or tantalum nitride is formed on the semiconductor substrate 11 by, for example, a CVD method so as to cover the high dielectric constant insulating films 15Aa and 15Dd.
  • a silicon film 18 made of, eg, polysilicon is formed on the metal-containing film 17 by, eg, CVD.
  • the film thickness of the metal-containing film 17 is, for example, about 5 nm to 20 nm.
  • the film thickness of the silicon film 18 is, for example, about 40 nm to 80 nm.
  • a gate electrode film 19 having the metal-containing film 17 and the silicon film 18 is formed.
  • a resist pattern (not shown) having a gate electrode pattern shape is formed on the gate electrode film 19 by photolithography. Thereafter, using the resist pattern as a mask, the gate electrode film 19, the gate insulating film 16A, and the gate insulating film 16D are sequentially patterned by dry etching, for example.
  • the gate electrode film 19 includes a metal-containing film 17 and a silicon film 18.
  • the gate insulating film film 16A includes a base film 14A and a high dielectric constant insulating film 15Aa.
  • the gate insulating film 16D includes a base film 14B and a high dielectric constant insulating film 15Dd. Thereafter, the resist pattern is removed.
  • a gate electrode 19d having a metal-containing film 17d and a silicon film 18b is disposed on the active region 11b via a base insulating film 14b and a gate insulating film 16d having a high dielectric constant insulating film 15d containing a p-type adjusting metal. Is formed.
  • FIG. 7C is a cross-sectional view in the gate width direction and is not shown, the following can be understood from FIG. 4B in the first embodiment, that is, the cross-sectional view in the gate length direction. That is, both ends of the base film 14A and the high dielectric constant insulating film 15Aa in the gate length direction are removed, and the width in the gate length direction is smaller than the width of the base film 14A and the high dielectric constant insulating film 15Aa in the gate length direction. A base film 14a and a high dielectric constant insulating film 15a are formed.
  • both ends of the base film 14B and the high dielectric constant insulating film 15Dd in the gate length direction are removed, and the width in the gate length direction is larger than the width of the base film 14B and the high dielectric constant insulating film 15Dd in the gate length direction.
  • a small base film 14b and a high dielectric constant insulating film 15d are formed.
  • offset spacers 20a and 20b, n-type extension region 21a, p-type extension region 21b, sidewalls 24a and 24b, n-type source / drain region 25a and p-type source / drain region 25b are formed.
  • the semiconductor device according to this embodiment can be manufactured.
  • the high dielectric constant insulating film 15Dd whose width in the gate width direction is set to be substantially the same as the width in the gate width direction of the high dielectric constant insulating film 15d to be formed later is formed.
  • a gate electrode 19d is formed as shown in FIG. 7C. In other words, after determining the width of the high dielectric constant insulating film 15d in the gate width direction, the width of the gate electrode 19d in the gate width direction is determined.
  • the protruding amount of one end portion of the high dielectric constant insulating film 15d can be uniquely determined without depending on the protruding amount of the end portion of the gate electrode 19d. Therefore, the protruding amount at one end of the high dielectric constant insulating film 15d can be made smaller than the protruding amount at the end of the gate electrode 19d. Furthermore, the protruding amount of the other end of the high dielectric constant insulating film 15d can be uniquely determined without depending on the distance from the other end of the active region 11b in the gate width direction to the center of the second element isolation portion 12Y. Therefore, the protruding amount of the other end portion of the high dielectric constant insulating film 15d can be made smaller than the distance from the other end in the gate width direction of the active region 11b to the center of the second element isolation portion 12Y.
  • the amount of protrusion of the high dielectric constant insulating film 15d protruding onto the element isolation region 12 can be reduced, so that the high dielectric constant insulating film 15d is higher than the conventional p-type MIS transistor as shown in FIGS. 10A to 10C.
  • the contact area where the film 15d contacts the element isolation region 12 can be reduced. For this reason, during the heat treatment performed after the formation of the high dielectric constant insulating film 15D, it is possible to reduce the amount of oxygen diffusion in which oxygen contained in the element isolation region 12 diffuses into the high dielectric constant insulating film 15d. Therefore, it is possible to prevent the threshold voltage of the p-type MIS transistor from becoming slightly high.
  • the np contact surface where the n-type adjusting metal film 15Z and the p-type adjusting metal film 15Y are in contact with each other is positioned immediately above the center of the second element isolation portion 12Y. Then, heat treatment is performed in a state where the active region 11a and the active region 11b are separated from directly above.
  • the p-type adjustment metal (for example, Al) contained in the p-type adjustment metal film 15Y is changed in the high dielectric constant insulating film 15X. It is assumed that the p-type adjusting metal film 15Y may be diffused to the lower side.
  • the p-type adjusting metal for example, Al
  • the p-type adjusting metal is applied to the portion of the high dielectric constant insulating film 15X formed immediately above the active region 11a. It is possible to prevent diffusion. Therefore, the threshold voltage of the n-type MIS transistor can be stabilized.
  • the n-type adjusting metal (for example, La) contained in the n-type adjusting metal film 15Z is transferred to the high dielectric constant insulating film 15X. It is possible to prevent diffusion to a portion formed immediately above the active region 11b. Therefore, the threshold voltage of the p-type MIS transistor can be stabilized.
  • the high dielectric constant insulating film 15A is patterned as shown in FIG. 7A to obtain the high dielectric constant insulating film 15Aa.
  • the protruding amount Y1a and the protruding amount Y2a are substantially the same as the protruding amount at one end of the high dielectric constant insulating film 15a and the protruding amount at the other end of the high dielectric constant insulating film 15a, respectively. It is set to become.
  • the protruding amount of one end portion of the high dielectric constant insulating film 15a and the protruding amount of the other end portion of the high dielectric constant insulating film 15a are determined.
  • the boundary surface between the high dielectric constant insulating film 15A and the high dielectric constant insulating film 15D is directly below the np contact surface (in other words, the second Suppose that it is not located just above the center of the element isolation part 12Y, but is located on the left side (or on the right side) above the center of the second element isolation part 12Y.
  • the protruding amount of the other end of the high dielectric constant insulating film 15a is determined after the heat treatment, the protruding amount of the other end of the high dielectric insulating film 15a is shorter (or longer) than the design amount. Can be prevented.
  • the protrusion amount of the other end portion of the high dielectric constant insulating film 15a is shorter (or longer) than the design amount, so that the threshold voltage of the n-type MIS transistor becomes lower (or higher) than the design voltage. ) Can be prevented. Thereby, the threshold voltage of the n-type MIS transistor can be further stabilized.
  • FIG. 8A is a plan view showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 8B is a cross-sectional view in the gate width direction showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 8C is a cross-sectional view in the gate length direction showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 8B is a cross-sectional view taken along line 8B-8B shown in FIG. 8A.
  • the left side (NTR) in FIG. 8C is a cross-sectional view taken along line 8CN-8CN shown in FIG. 8A.
  • FIG. 8C is a cross-sectional view taken along line 8CP-8CP shown in FIG. 8A.
  • FIG. 8A only the metal-containing film and the silicon film in the active region and the gate electrode are shown, and the other components are not shown.
  • FIG. 8A to FIG. 8C the same reference numerals as those shown in FIG. 5A to FIG. 5C are attached to the same constituent elements as those in the second embodiment. Therefore, in this embodiment, the same description as that of the second embodiment is omitted as appropriate.
  • the second embodiment differs from the present embodiment in the following points.
  • the metal-containing film 17e is formed on the upper surface of the high dielectric constant insulating film 15a.
  • the metal-containing film 17f is formed on the upper surface of the high dielectric constant insulating film 15d.
  • the metal-containing film 17e and the metal-containing film 17f are separated from each other on the second element isolation portion 12Y without being connected to each other.
  • the metal-containing film 17e is separated from the offset spacer 20a on the first element isolation portion 12X.
  • the metal-containing film 17f is separated from the offset spacer 20b on the third element isolation portion 12Z.
  • the silicon film 18e and the silicon film 18f are integrally connected to each other on the second element isolation portion 12Y.
  • the side surface of the silicon film 18e in the gate width direction (see the side surface 19ex of the gate electrode 19e in the gate width direction) is in contact with the offset spacer 20a.
  • the side surface in the gate width direction of the silicon film 18f (see the side surface 19fx in the gate width direction of the gate electrode 19f) is in contact with the offset spacer 20b.
  • the silicon film 18e covers the upper surface of the metal-containing film 17e, one side surface 17ex and the other side surface 17ey of the metal-containing film 17e, and one side surface and the other side surface of the high dielectric constant insulating film 15a in the gate width direction. Is formed.
  • the silicon film 18f covers the upper surface of the metal-containing film 17f, the one side surface 17fx and the other side surface 17fy of the metal-containing film 17f in the gate width direction, and the one side surface and the other side surface of the high dielectric constant insulating film 15d in the gate width direction. Is formed.
  • One side surface and the other side surface of the high dielectric constant insulating film 15a in the gate width direction are in contact with the silicon film 18e in the gate electrode 19e.
  • One side surface and the other side surface of the high dielectric constant insulating film 15d in the gate width direction are in contact with the silicon film 18f in the gate electrode 19f.
  • One side surface 17ex and the other side surface 17ey of the metal-containing film 17e in the gate width direction are in contact with the silicon film 18e in the gate electrode 19e.
  • One side surface 17fx and the other side surface 17fy in the gate width direction of the metal-containing film 17f are in contact with the silicon film 18f in the gate electrode 19f.
  • Both ends in the gate width direction of the integrally formed silicon film 18e and silicon film 18f are as follows. That is, the metal-containing film and the high dielectric constant insulating film are not interposed between one end portion and the first element isolation portion 12X, and the lower surface of one end portion is connected to the first element isolation portion 12X. It touches. The metal-containing film and the high dielectric constant insulating film are not interposed between the other end portion and the third element isolation portion 12Z, and the lower surface of the other end portion is connected to the third element isolation portion 12Z. It touches.
  • the metal-containing film and the high dielectric constant insulating film are not interposed between the pn boundary portion of the silicon film 18e and the silicon film 18f formed integrally and the second element isolation portion 12Y, and the pn boundary portion The lower surface is in contact with the second element isolation portion 12Y.
  • the “pn boundary portion” in the integrally formed silicon film 18e and silicon film 18f refers to a portion formed on the second element isolation portion 12Y.
  • the planar shape of the metal-containing film 17e is substantially the same as that of the high dielectric constant insulating film 15a.
  • the width in the gate width direction and the width in the gate length direction of the metal-containing film 17e are substantially the same as the width in the gate width direction and the width in the gate length direction of the high dielectric constant insulating film 15a, respectively.
  • the planar shape of the metal-containing film 17f is substantially the same as the planar shape of the high dielectric constant insulating film 15d.
  • the width in the gate width direction and the width in the gate length direction of the metal-containing film 17f are substantially the same as the width in the gate width direction and the width in the gate length direction of the high dielectric constant insulating film 15d, respectively.
  • the protruding amount of one end portion of the metal-containing film 17e protruding onto the first element isolation portion 12X (hereinafter referred to as “the protruding amount of one end portion of the metal-containing film 17e”) is the same as that of one end portion of the high dielectric constant insulating film 15a. It is the same as the protruding amount (including “same level”), for example, 10 nm or more and 50 nm or less.
  • the protrusion amount at which the other end portion of the metal-containing film 17e protrudes onto the second element isolation portion 12Y is the high dielectric constant insulating film 15a.
  • the protruding amount of the other end is the same as the protruding amount of the other end (including “same level”), for example, 10 nm or more and 50 nm or less.
  • the protruding amount of one end of the metal-containing film 17e and the protruding amount of the other end of the metal-containing film 17e are, for example, the same (including “same level”).
  • the protrusion amount of one end portion of the metal-containing film 17f protruding onto the third element isolation portion 12Z is equal to that of one end portion of the high dielectric constant insulating film 15d. It is the same as the protruding amount (including “same level”), for example, 10 nm or more and 50 nm or less.
  • the protruding amount of the other end portion of the metal-containing film 17f protruding above the second element isolation portion 12Y (hereinafter referred to as “the protruding amount of the other end portion of the metal-containing film 17f”) is the high dielectric constant insulating film 15d.
  • the protruding amount of one end of the metal-containing film 17f and the protruding amount of the other end of the metal-containing film 17f are, for example, the same (including “same level”).
  • the protruding amount of one end of the metal-containing film 17e is compared with the protruding amount of the end of the silicon film 18e protruding on the first element isolation portion 12X (hereinafter referred to as “the protruding amount of the end of the silicon film 18e”). Small.
  • the protruding amount of the end portion in the silicon film 18e is, for example, not less than 60 nm and not more than 150 nm.
  • the protruding amount of one end of the metal-containing film 17f is compared with the protruding amount of the end of the silicon film 18f protruding above the third element isolation portion 12Z (hereinafter referred to as “the protruding amount of the end of the silicon film 18f”). Small.
  • the protruding amount of the end of the silicon film 18f is, for example, not less than 60 nm and not more than 150 nm.
  • FIGS. 9A to 9C are cross-sectional views in the gate width direction showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps.
  • FIG. 9A to FIG. 9C the same reference numerals as those shown in FIG. 6A to FIG. 7C are attached to the same constituent elements as those in the second embodiment. Therefore, in this embodiment, the same description as that of the second embodiment is omitted as appropriate.
  • a metal-containing film 17 made of, for example, titanium nitride or tantalum nitride is formed on the gate insulating film 16 by, eg, CVD.
  • the film thickness of the metal-containing film 17 is, for example, about 5 nm to 20 nm.
  • the metal-containing film 17 and the high dielectric constant insulating films 15A and 15D are sequentially patterned by photolithography and etching. Thereby, the high dielectric constant insulating films 15Aa and 15Dd and the metal-containing films 17E and 17F are formed.
  • the widths of the high dielectric constant insulating film 15Aa and the metal-containing film 17E in the gate width direction are the gates of the high dielectric constant insulating film (see FIG. 9C: 15a) and the metal-containing film (see FIG. 9C: 17e) to be formed later, respectively. It is substantially the same as the width in the width direction.
  • the widths of the high dielectric constant insulating film 15Dd and the metal-containing film 17F in the gate width direction are the gates of the high dielectric constant insulating film (see FIG. 9C: 15d) and the metal-containing film (see FIG. 9C: 17f) to be formed later, respectively. It is substantially the same as the width in the width direction.
  • the planar shape of the high dielectric constant insulating film 15Aa and the planar shape of the metal-containing film 17E are substantially the same.
  • the planar shape of the high dielectric constant insulating film 15Dd and the planar shape of the metal-containing film 17F are substantially the same.
  • the protrusion amount Y1a, the protrusion amount Y2a, the protrusion amount Y1b, and the protrusion amount Y2b are, for example, the same (including “same level”), for example, 10 nm or more and 50 nm or less.
  • the width in the gate length direction of the high dielectric constant insulating film 15Aa and the metal-containing film 17E should be at least larger than the gate length of the gate electrode (see FIG. 9C: 19e) to be formed later.
  • the width of the high dielectric constant insulating film 15Dd and the metal-containing film 17F in the gate length direction should be at least larger than the gate length of the gate electrode (see FIG. 9C: 19f) to be formed later.
  • the gate insulating film 16A and the gate insulating film film 16D are formed.
  • the gate insulating film 16A was set so that the base film 14A and the width in the gate width direction were substantially the same as the width in the gate width direction of the high dielectric constant insulating film (see FIG. 9C: 15a).
  • the gate insulating film 16D is set so that the width in the gate width direction of the base film 14B is substantially the same as the width in the gate width direction of the high dielectric constant insulating film (see FIG. 9C: 15d).
  • High dielectric constant insulating film 15Dd High dielectric constant insulating film 15Dd.
  • a metal-containing film 17E whose planar shape is substantially the same as the planar shape of the high dielectric constant insulating film 15Aa is formed.
  • a metal-containing film 17F whose planar shape is substantially the same as that of the high dielectric constant insulating film 15Dd is formed.
  • a silicon film made of, eg, polysilicon is formed on the semiconductor substrate 11 by, eg, CVD so as to cover the high dielectric constant insulating films 15Aa, 15Dd and the metal-containing films 17E, 17F.
  • the film thickness of the silicon film is, for example, about 40 nm to 80 nm.
  • the gate electrode film having the metal-containing films 17E and 17F and the silicon film is formed.
  • a resist pattern (not shown) having a gate electrode pattern shape is formed on the silicon film by photolithography.
  • the gate electrode film, the gate insulating film 16A, and the gate insulating film 16D are sequentially patterned by, for example, dry etching using the resist pattern as a mask.
  • the gate electrode film includes metal-containing films 17E and 17F and a silicon film.
  • the gate insulating film 16A includes a base film 14A and a high dielectric constant insulating film 15Aa.
  • the gate insulating film film 16D includes a base film 14B and a high dielectric constant insulating film 15Dd. Thereafter, the resist pattern is removed.
  • the gate electrode 19e having the metal-containing film 17e and the silicon film 18e is formed on the active region 11a via the base film 14a and the gate insulating film 16a having the high dielectric constant insulating film 15a containing the n-type adjusting metal. Is formed.
  • a gate electrode 19f having a metal-containing film 17f and a silicon film 18f is formed on the active region 11b via a base film 14b and a gate insulating film 16d having a high dielectric constant insulating film 15d containing a p-type adjusting metal. Is formed.
  • FIG. 9C is a cross-sectional view in the gate width direction and is not shown, as can be seen from FIG. 4B in the first embodiment, that is, the cross-sectional view in the gate length direction, the base film 14A, the high dielectric constant insulation Both ends in the gate length direction of the film 15Aa and the metal-containing film 17E are removed. Then, the base film 14a, the high dielectric constant insulating film 15a, and the metal-containing film 17e whose width in the gate length direction is smaller than the width of the base film 14A, the high dielectric constant insulating film 15Aa, and the metal-containing film 17E in the gate length direction are formed. Is done.
  • both ends of the base film 14B, the high dielectric constant insulating film 15Dd, and the metal-containing film 17F in the gate length direction are removed. Then, the base film 14b, the high dielectric constant insulating film 15d, and the metal-containing film 17f whose width in the gate length direction is smaller than the width of the base film 14B, the high dielectric constant insulating film 15Dd, and the metal-containing film 17F in the gate length direction are formed. Is done.
  • offset spacers 20a and 20b, n-type extension region 21a, p-type extension region 21b, sidewalls 24a and 24b, n-type source / drain region 25a and p-type source / drain region 25b are formed.
  • the semiconductor device according to this embodiment can be manufactured.
  • the width in the gate width direction of the high dielectric constant insulating films 15a and 15d and the width in the gate width direction of the metal-containing films 17e and 17f are substantially the same is given as a specific example.
  • the present invention is not limited to this. Due to manufacturing variations, the width of the high dielectric constant insulating film in the gate width direction and the width of the metal-containing film in the gate width direction may be different from each other. Specifically, for example, when performing patterning on the metal-containing film 17 and the high dielectric constant insulating films 15A and 15D as shown in FIG. 9B, the width of the high dielectric constant insulating films 15Aa and 15Dd in the gate width direction and the metal containing film There may be a difference between the widths of 17E and 17F in the gate width direction.
  • the present invention can prevent an increase in the threshold voltage of the n-type MIS transistor even when the gate width is narrowed, and a high dielectric constant including an n-type adjusting metal.
  • the present invention is useful for a semiconductor device having an n-type MIS transistor provided with a gate insulating film having an insulating film, and a manufacturing method thereof.

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Abstract

　本発明に係る半導体装置は、ｎ型ＭＩＳトランジスタを有し、ｎ型ＭＩＳトランジスタは、半導体基板（１１）における素子分離領域（１２）に囲まれたの第１の活性領域（１１ａ）と、第１の調整用金属を含む第１の高誘電率絶縁膜（１５ａ）を有する第１のゲート絶縁膜（１６ａ）と、第１のゲート絶縁膜上に形成された第１のゲート電極（１９ａ）とを有する。第１の高誘電率絶縁膜（１５ａ）における一端部が第１の素子分離部（１２Ｘ）上に突き出す突き出し量は、第１のゲート電極（１９ａ）における端部が第１の素子分離部（１２Ｘ）上に突き出す突き出し量に比べて小さい。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、高誘電率絶縁膜を有するゲート絶縁膜を備えた電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ―Ｉｎｓｕｌａｔｏｒ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ―Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置及びその製造方法に関する。
　従来、大規模集積回路（ＬＳＩ:Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）の高集積化及び高速化に伴い、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」という）の微細化が進められている。ＭＩＳトランジスタの微細化に伴い、ゲート絶縁膜の膜厚を薄膜化することが求められている。
　そこで、近年、ゲートリークを増加させることなく、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）を薄膜化するために、ゲート絶縁膜として、従来のシリコン酸化膜及びシリコン酸窒化膜に代えて、高誘電率絶縁膜を用いる手法が提案されている。「高誘電率絶縁膜」とは、酸化シリコン及び酸窒化シリコンよりも高い比誘電率を持つ誘電体からなる絶縁膜であり、誘電体として、例えば、ハフニウム（Ｈｆ）を含む金属酸化物等が挙げられる。
　ゲート絶縁膜として高誘電率絶縁膜を用い、ゲート電極として従来のポリシリコン膜のみを用いた場合、ＭＩＳトランジスタの閾値電圧を十分に低下させることができない。そこで、ゲート絶縁膜として、閾値電圧を調整するためのランタン（Ｌａ）又はアルミニウム（Ａｌ）等の金属を含む高誘電率絶縁膜を用い、ゲート電極として、金属含有膜又は金属含有膜とシリコン膜との積層膜を用いる技術が提案されている（例えば特許文献１参照）。ｎ型ＭＩＳトランジスタの場合、Ｌａを含むＨｆ系膜をゲート絶縁膜として用いることにより、ｎ型ＭＩＳトランジスタの閾値電圧を低くすることができる。一方、ｐ型ＭＩＳトランジスタの場合、Ａｌを含むＨｆ系膜をゲート絶縁膜として用いることにより、ｐ型ＭＩＳトランジスタの閾値電圧を低くすることができる。
　以下に、従来の半導体装置の構成について、図１０Ａ～図１０Ｃを参照しながら説明する。図１０Ａは、従来の半導体装置の構成を示す平面図である。図１０Ｂは、従来の半導体装置の構成を示すゲート幅方向の断面図である。図１０Ｃは、従来の半導体装置の構成を示すゲート長方向の断面図である。具体的には、図１０Ｂは、図１０Ａに示す１０Ｂ－１０Ｂ線における断面図である。図１０Ｃにおける左側（ＮＴＲ）は、図１０Ａに示す１０ＣＮ－１０ＣＮ線における断面図である。図１０Ｃにおける右側（ＰＴＲ）は、図１０Ａに示す１０ＣＰ－１０ＣＰ線における断面図である。なお、図１０Ａにおいて、活性領域、ゲート絶縁膜における高誘電率絶縁膜及びゲート電極におけるシリコン膜のみを図示し、その他の構成要素の図示を省略している。
　図１０Ａ～図１０Ｃに示すように、従来の半導体装置は、ｎ型ＭＩＳトランジスタと、ｐ型ＭＩＳトランジスタとを備えている。
　ｎ型ＭＩＳトランジスタは、半導体基板１０１におけるｎ型トランジスタ領域ＮＴＲに形成されたｐ型ウェル領域１０３ａと、半導体基板１０１（ｐ型ウェル領域１０３ａ）における素子分離領域１０２に囲まれた活性領域１０１ａとを有する。ｎ型ＭＩＳトランジスタは、活性領域１０１ａ上及び素子分離領域１０２上に形成されたゲート絶縁膜１０６ａと、ゲート絶縁膜１０６ａ上に形成されたゲート電極１０９ａとを有する。ｎ型ＭＩＳトランジスタは、活性領域１０１ａにおけるゲート電極１０９ａの側方下に形成されたｎ型エクステンション領域１１０ａと、ゲート電極１０９ａの側面上に形成されたサイドウォール１１１ａとを有する。ｎ型ＭＩＳトランジスタは、活性領域１０１ａにおけるサイドウォール１１１ａの外側方下に形成されたｎ型ソースドレイン領域１１２ａを有する。
　ゲート絶縁膜１０６ａは、シリコン酸化膜１０４ａと、Ｌａを含む高誘電率絶縁膜１０５ａとを有している。ゲート電極１０９ａは、窒化チタン膜（ＴｉＮ膜）１０７ａと、ポリシリコン膜１０８ａとを有している。
　ｐ型ＭＩＳトランジスタは、半導体基板１０１におけるｐ型トランジスタ領域ＰＴＲに形成されたｎ型ウェル領域１０３ｂと、半導体基板１０１（ｎ型ウェル領域１０３ｂ）における素子分離領域１０２に囲まれた活性領域１０１ｂとを有する。ｐ型ＭＩＳトランジスタは、活性領域１０１ｂ上及び素子分離領域１０２上に形成されたゲート絶縁膜１０６ｂと、ゲート絶縁膜１０６ｂ上に形成されたゲート電極１０９ｂとを有する。ｐ型ＭＩＳトランジスタは、活性領域１０１ｂにおけるゲート電極１０９ｂの側方下に形成されたｐ型エクステンション領域１１０ｂと、ゲート電極１０９ｂの側面上に形成されたサイドウォール１１１ｂとを有する。ｐ型ＭＩＳトランジスタは、活性領域１０１ｂにおけるサイドウォール１１１ｂの外側方下に形成されたｐ型ソースドレイン領域１１２ｂを有する。
　ゲート絶縁膜１０６ｂは、シリコン酸化膜１０４ｂと、Ａｌを含む高誘電率絶縁膜１０５ｂとを有している。ゲート電極１０９ｂは、ＴｉＮ膜１０７ｂと、ポリシリコン膜１０８ｂとを有している。
　ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタは、デュアルゲート電極を有するＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを構成している。活性領域１０１ａと活性領域１０１ｂとは、それらの間に素子分離部を挟んで、互いに分離されている。ゲート電極１０９ａとゲート電極１０９ｂとは、素子分離部上において、互いに接続して一体化形成されている。「素子分離部」とは、素子分離領域１０２における活性領域１０１ａと活性領域１０１ｂとの間に位置する部分をいう。
　図１０Ｂに示すように、高誘電率絶縁膜１０５ａのゲート幅方向の一側面１０５ａｘは、ゲート電極１０９ａのゲート幅方向の側面と一致している。高誘電率絶縁膜１０５ａのゲート幅方向の他側面１０５ａｙは、素子分離部の中央上に位置している。
特開２０１０－２７２５９６号公報
　ｎ型ＭＩＳトランジスタは、閾値電圧を調整するための例えばＬａ等の金属（以下、「ｎ型調整用金属」と称す）を含む高誘電率絶縁膜を有するゲート絶縁膜を有する。ｐ型ＭＩＳトランジスタは、閾値電圧を調整するための例えばＡｌ等の金属（以下、「ｐ型調整用金属」と称す）を含む高誘電率絶縁膜を有するゲート絶縁膜を有する。ｎ型ＭＩＳトランジスタ、及びｐ型ＭＩＳトランジスタの各々について、本願発明者が鋭意検討を重ねた結果、以下のことを新たに見出している。
　半導体装置の微細化に伴い、ゲート幅を狭くすることが必要とされる。しかしながら、ｎ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに従って、ｎ型ＭＩＳトランジスタの閾値電圧が高くなるという問題が発生する。一方、ｐ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに従って、ｐ型ＭＩＳトランジスタの閾値電圧が僅かに高くなることはあるものの、ｎ型ＭＩＳトランジスタに比べて、閾値電圧が高くなる度合いが小さく、あまり問題視されない。
　本発明は、ｎ型調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
　ｎ型調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を有するｎ型ＭＩＳトランジスタの場合、ゲート幅が狭くなるに従って、ｎ型ＭＩＳトランジスタの閾値電圧が高くなる要因について、本願発明者が鋭意検討を重ねた結果、以下の知見を得ている。
　高誘電率絶縁膜の形成後に行う熱処理（例えばソースドレイン注入領域に含まれる不純物を活性化させるための熱処理等）時に、酸素（例えば素子分離領域等に含まれる酸素）が、Ｌａを含む高誘電率絶縁膜及びＡｌを含む高誘電率絶縁膜中に拡散して、Ｌａ及びＡｌと反応する。
　具体的には、ｎ型ＭＩＳトランジスタの場合、図１０Ｂに示すように、高誘電率絶縁膜１０５ａは、素子分離領域１０２に接して形成されている。このため、熱処理時に、高誘電率絶縁膜１０５ａにおける素子分離領域１０２と接触する部分を通じて、素子分離領域１０２に含まれる酸素が、高誘電率絶縁膜１０５ａに拡散して、高誘電率絶縁膜１０５ａに含まれるＬａと反応する。
　ｐ型ＭＩＳトランジスタの場合、図１０Ｂに示すように、高誘電率絶縁膜１０５ｂは、素子分離領域１０２と接して形成されている。このため、熱処理時に、高誘電率絶縁膜１０５ｂにおける素子分離領域１０２と接触する部分を通じて、素子分離領域１０２に含まれる酸素が、高誘電率絶縁膜１０５ｂに拡散して、高誘電率絶縁膜１０５ｂに含まれるＡｌと反応する。
　Ｌａを含む高誘電率絶縁膜中に拡散する酸素拡散量は、Ｌａを含む高誘電率絶縁膜が素子分離領域と接触する接触面積に依存し、接触面積が大きくなるに従って、酸素拡散量が増加する。同様に、Ａｌを含む高誘電率絶縁膜中に拡散する酸素拡散量は、Ａｌを含む高誘電率絶縁膜が素子分離領域と接触する接触面積に依存し、接触面積が大きくなるに従って、酸素拡散量が増加する。
　Ｌａを含む高誘電率絶縁膜は、Ａｌを含む高誘電率絶縁膜に比べて酸素が拡散し易い。これは、以下の理由による。
　Ｌａ酸化物の標準生成自由エネルギーは、－３２２ｋｃａｌであり、Ａｌ酸化物の標準生成自由エネルギーは、－２６７ｋｃａｌである。このように、Ｌａ酸化物の標準生成自由エネルギーは、Ａｌ酸化物の標準生成自由エネルギーに比べて負に大きい。このことから判るように、ＬａはＡｌに比べて酸素と反応し易い。よって、Ｌａを含む高誘電率絶縁膜は、Ａｌを含む高誘電率絶縁膜に比べて酸素が拡散し易い。「Ｌａ酸化物（又はＡｌ酸化物）の標準生成自由エネルギー」とは、Ｌａ（又はＡｌ）からＬａ酸化物（又はＡｌ酸化物）を生成するときの自由エネルギーの変化量をいう。即ち、反応後のＬａ酸化物（又はＡｌ酸化物）の自由エネルギーから、反応前のＬａ（又はＡｌ）の自由エネルギーを差し引いた変化量をいう。
　従って、Ｌａを含む高誘電率絶縁膜中に拡散する酸素拡散量は、Ａｌを含む高誘電率絶縁膜中に拡散する酸素拡散量に比べて多い。
　酸素が、Ｌａを含む高誘電率絶縁膜中に拡散して、Ｌａと反応すると、ｎ型ＭＩＳトランジスタの閾値電圧が高くなる。
　具体的には、ｎ型ＭＩＳトランジスタの場合、熱処理時に、高誘電率絶縁膜１０５ａにおける素子分離領域１０２と接触する部分を通じて、素子分離領域１０２に含まれる酸素が、高誘電率絶縁膜１０５ａに拡散する。そして、高誘電率絶縁膜１０５ａに含まれるＬａと反応する。これにより、ゲート絶縁膜１０６ａにおける活性領域１０１ａ上に形成された部分（以下、「活性領域対応部分」と称す）における、素子分離領域１０２の近傍に位置する部分が負の電荷を帯びた状態となる。言い換えれば、活性領域対応部分におけるゲート幅方向の両端部が、負の電荷を帯びた状態となる。これにより、活性領域１０１ａの表面における、ゲート絶縁膜１０６ａにおける負の電荷を帯びた部分の直下に位置する部分、言い換えれば、活性領域１０１ａの表面におけるゲート幅方向の両端部に、正孔が誘起される。その結果、ｎ型ＭＩＳトランジスタにおける正孔が誘起された部分の閾値電圧が局所的に高くなり、延いては、ｎ型ＭＩＳトランジスタ全体の閾値電圧が高くなる。
　ゲート幅が狭くなるに従って、活性領域対応部分における負の電荷を帯びた部分が占める割合（負の電荷を帯びた部分／活性領域対応部分）が高くなる。言い換えれば、活性領域１０１ａの表面における正孔が誘起された部分が占める割合（正孔が誘起された部分／活性領域１０１ａの表面）が高くなる。そのため、ｎ型ＭＩＳトランジスタの閾値電圧が高くなる。「ゲート幅」とは、活性領域１０１ａの表面のゲート幅方向の幅をいう。
　ｐ型ＭＩＳトランジスタの場合、熱処理時に、高誘電率絶縁膜１０５ｂにおける素子分離領域１０２と接触する部分を通じて、素子分離領域１０２に含まれる酸素が、高誘電率絶縁膜１０５ｂに拡散して、高誘電率絶縁膜１０５ｂに含まれるＡｌと反応する。しかしながら、Ｌａを含む高誘電率絶縁膜中に拡散する酸素拡散量は、Ａｌを含む高誘電率絶縁膜中に拡散する酸素拡散量に比べて多い。言い換えれば、ｐ型ＭＩＳトランジスタの場合、ｎ型ＭＩＳトランジスタの場合に比べて、高誘電率絶縁膜中に拡散する酸素拡散量が少ない。このため、ｐ型ＭＩＳトランジスタの閾値電圧は僅かに高くなることはあるものの、ｎ型ＭＩＳトランジスタに比べて、閾値電圧が高くなる度合いが小さい。
　本発明は、本願発明者が得た以上の知見に基づいて成されたものである。具体的には、本発明に係る半導体装置は、ｎ型ＭＩＳトランジスタを備えた半導体装置である。ｎ型ＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第１の活性領域を有する。ｎ型ＭＩＳトランジスタは、第１の活性領域上及び素子分離領域上に形成され、第１の調整用金属を含む第１の高誘電率絶縁膜を有する第１のゲート絶縁膜を有する。ｎ型ＭＩＳトランジスタは、第１のゲート絶縁膜上に形成された第１のゲート電極を有する。第１の高誘電率絶縁膜は、第１の活性領域のゲート幅方向の一端に隣接する素子分離領域における第１の素子分離部上に突き出している一端部を有する。第１の高誘電率絶縁膜のゲート幅方向の一側面は、第１の素子分離部上に位置する。第１のゲート電極は、第１の素子分離部上に突き出している端部を有する。第１の高誘電率絶縁膜における一端部が第１の素子分離部上に突き出す突き出し量は、第１のゲート電極における端部が第１の素子分離部上に突き出す突き出し量に比べて小さい。
　これにより、第１の高誘電率絶縁膜が素子分離領域上に突き出す突き出し量を小さくすることができるため、従来のｎ型ＭＩＳトランジスタに比べて、第１の高誘電率絶縁膜が素子分離領域と接触する接触面積を小さくすることができる。このため、素子分離領域に含まれる酸素が第１の高誘電率絶縁膜中に拡散する酸素拡散量を低減することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　本発明に係る半導体装置において、第１の調整用金属はランタンであることが好ましい。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１の高誘電率絶縁膜における一端部が第１の素子分離部上に突き出す突き出し量は、１０ｎｍ以上で且つ５０ｎｍ以下である。第１のゲート電極における端部が第１の素子分離部上に突き出す突き出し量は、６０ｎｍ以上で且つ１５０ｎｍ以下である。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、半導体装置は、ｐ型ＭＩＳトランジスタをさらに有する。ｐ型ＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれ、第１の活性領域との間に第１の活性領域のゲート幅方向の他端に隣接する素子分離領域における第２の素子分離部を挟んで設けられた第２の活性領域を有する。ｐ型ＭＩＳトランジスタは、第２の活性領域上及び素子分離領域上に形成され、第２の調整用金属を含む第２の高誘電率絶縁膜を有する第２のゲート絶縁膜を有する。ｐ型ＭＩＳトランジスタは、第２のゲート絶縁膜上に形成された第２のゲート電極を有する。第１のゲート電極と第２のゲート電極とは、第２の素子分離部上において、互いに接続している。
　本発明に係る半導体装置において、第２の調整用金属はアルミニウムであることが好ましい。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１の高誘電率絶縁膜は、第２の素子分離部上に突き出している他端部を有する。第１の高誘電率絶縁膜のゲート幅方向の他側面は、第２の素子分離部上に位置する。第１の活性領域のゲート幅方向の他端から第１の高誘電率絶縁膜のゲート幅方向の他側面までの距離は、第２の活性領域のゲート幅方向の他端から第１の高誘電率絶縁膜のゲート幅方向の他側面までの距離に比べて小さい。
　このようにすると、第１の高誘電率絶縁膜における他端部が第２の素子分離部上に突き出す突き出し量を、第１の活性領域のゲート幅方向の他端から第２の素子分離部の中央までの距離に比べて小さくすることができる。これにより、第１の高誘電率絶縁膜が素子分離領域上に突き出す突き出し量をさらに小さくすることができる。
　さらに好ましくは、本発明に係る半導体装置において、第１の高誘電率絶縁膜における他端部が第２の素子分離部上に突き出す突き出し量は、第１の高誘電率絶縁膜における一端部が第１の素子分離部上に突き出す突き出し量と同じ（「同程度」も含む）である。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第２の高誘電率絶縁膜は、第１の部分を有する。第１の部分は、第２の素子分離部上、第２の活性領域上、及び第２の活性領域のゲート幅方向の一端に隣接する素子分離領域における第３の素子分離部上に形成される。第１の部分は、第２の素子分離部上において、第１の高誘電率絶縁膜における他端部と隣接している。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第２の高誘電率絶縁膜は、第２の部分を有する。第２の部分は、第１の素子分離部と第１のゲート電極における端部との間に形成される。第２の部分は、第１の素子分離部上において、第１の高誘電率絶縁膜における一端部と隣接している。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された金属含有膜と、金属含有膜上に形成されたシリコン膜とを有する。金属含有膜における端部が第１の素子分離部上に突き出す突き出し量とシリコン膜における端部が第１の素子分離部上に突き出す突き出し量とは、同じ（「同程度」も含む）である。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第２の高誘電率絶縁膜は、第２の活性領域のゲート幅方向の一端に隣接する素子分離領域における第３の素子分離部上に突き出している一端部を有する。第２のゲート電極は、第３の素子分離部上に突き出している端部を有する。第２の高誘電率絶縁膜における一端部が第３の素子分離部上に突き出す突き出し量は、第２のゲート電極における端部が第３の素子分離部上に突き出す突き出し量に比べて小さい。
　これにより、第２の高誘電率絶縁膜が素子分離領域上に突き出す突き出し量を小さくすることができるため、従来のｐ型ＭＩＳトランジスタに比べて、第２の高誘電率絶縁膜が素子分離領域と接触する接触面積を小さくすることができる。このため、素子分離領域に含まれる酸素が第２の高誘電率絶縁膜中に拡散する酸素拡散量を低減することができる。従って、ｐ型ＭＩＳトランジスタの閾値電圧が僅かに高くなることを防止することができる。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１の高誘電率絶縁膜は、第２の素子分離部上に突き出している他端部を有する。第２の高誘電率絶縁膜は、第２の活性領域のゲート幅方向の他端に隣接する第２の素子分離部上に突き出している他端部を有する。第１の高誘電率絶縁膜における他端部と第２の高誘電率絶縁膜における他端部とは、第２の素子分離部上において、互いに離間している。
　さらに好ましくは、本発明に係る半導体装置において、第１のゲート電極は、第１の高誘電率絶縁膜の上面、及び第１の高誘電率絶縁膜のゲート幅方向の一側面を覆うように形成され、第１の高誘電率絶縁膜のゲート幅方向の一側面は、第１のゲート電極と接している。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された金属含有膜と、金属含有膜上に形成されたシリコン膜とを有する。金属含有膜における端部が第１の素子分離部上に突き出す突き出し量とシリコン膜における端部が第１の素子分離部上に突き出す突き出し量とは、同じ（「同程度」も含む）である。金属含有膜は、第１の高誘電率絶縁膜の上面、及び第１の高誘電率絶縁膜のゲート幅方向の一側面を覆うように形成される。第１の高誘電率絶縁膜のゲート幅方向の一側面は、金属含有膜と接している。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された金属含有膜と、金属含有膜上に形成されたシリコン膜とを有する。金属含有膜における端部が第１の素子分離部上に突き出す突き出し量は、シリコン膜における端部が第１の素子分離部上に突き出す突き出し量に比べて小さい。
　さらに好ましくは、本発明に係る半導体装置において、金属含有膜における端部が第１の素子分離部上に突き出す突き出し量は、第１の高誘電率絶縁膜における一端部が第１の素子分離部上に突き出す突き出し量と同じ（「同程度」も含む）である。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、シリコン膜は、金属含有膜の上面、第１の素子分離部上に位置する金属含有膜のゲート幅方向の一側面、及び第１の高誘電率絶縁膜のゲート幅方向の一側面を覆うように形成される。第１の高誘電率絶縁膜のゲート幅方向の一側面及び金属含有膜のゲート幅方向の一側面は、シリコン膜と接している。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第１の金属含有膜と、第１の金属含有膜上に形成された第１のシリコン膜とを有する。第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属含有膜と、第２の金属含有膜上に形成された第２のシリコン膜とを有する。第１のシリコン膜と第２のシリコン膜とは、第２の素子分離部上において、互いに接続して一体化形成されている。第１の金属含有膜と第２の金属含有膜とは、第２の素子分離部上において、互いに接続せずに離間している。
　本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有するｎ型ＭＩＳトランジスタを有する半導体装置の製造方法である。半導体装置の製造方法は、半導体基板に素子分離領域に囲まれた第１の活性領域を形成する工程（ａ）を有する。半導体装置の製造方法は、第１の活性領域上及び素子分離領域上に、第１の調整用金属を含む第１の高誘電率絶縁膜を有する第１のゲート絶縁膜を形成する工程（ｂ）を有する。半導体装置の製造方法は、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｃ）を有する。工程（ｂ）において、第１の高誘電率絶縁膜は、第１の活性領域のゲート幅方向の一端に隣接する素子分離領域における第１の素子分離部上に突き出している一端部を有する。工程（ｃ）において、第１のゲート電極は、第１の素子分離部上に突き出している端部を有する。第１の高誘電率絶縁膜における一端部が第１の素子分離部上に突き出す突き出し量は、第１のゲート電極における端部が第１の素子分離部上に突き出す突き出し量に比べて小さい。
　これにより、第１の高誘電率絶縁膜が素子分離領域上に突き出す突き出し量を小さくすることができるため、従来のｎ型ＭＩＳトランジスタに比べて、第１の高誘電率絶縁膜が素子分離領域と接触する接触面積を小さくすることができる。このため、第１の高誘電率絶縁膜の形成後に行う熱処理（例えばソースドレイン注入領域に含まれる不純物を活性化させるための熱処理等）時に、素子分離領域に含まれる酸素が第１の高誘電率絶縁膜中に拡散する酸素拡散量を低減することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　さらに好ましくは、以下の構成とする。すなわち、本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有するｐ型ＭＩＳトランジスタをさらに有する。工程（ａ）は、半導体基板における素子分離領域に囲まれ、第１の活性領域との間に第１の活性領域のゲート幅方向の他端に隣接する素子分離領域における第２の素子分離部を挟んで設けられた第２の活性領域を形成する工程を含む。工程（ｂ）は、第２の活性領域上及び素子分離領域上に、第２の調整用金属を含む第２の高誘電率絶縁膜を有する第２のゲート絶縁膜を形成する工程を含む。工程（ｃ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含む。工程（ｃ）において、第１のゲート電極と第２のゲート電極とは、第２の素子分離部上において、互いに接続している。
　本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
図１Ａは、本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。 図１Ｂは、本発明の第１の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。 図１Ｃは、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。 図２Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図２Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図２Ｃは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図３Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図３Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図３Ｃは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図４Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図４Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図４Ｃは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 図５Ａは、本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。 図５Ｂは、本発明の第２の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。 図５Ｃは、本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。 図６Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図６Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図６Ｃは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図７Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図７Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図７Ｃは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図８Ａは、本発明の第３の実施形態に係る半導体装置の構成を示す平面図である。 図８Ｂは、本発明の第３の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。 図８Ｃは、本発明の第３の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。 図９Ａは、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図９Ｂは、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図９Ｃは、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。 図１０Ａは、従来の半導体装置の構成を示す平面図である。 図１０Ｂは、従来の半導体装置の構成を示すゲート幅方向の断面図である。 図１０Ｃは、従来の半導体装置の構成を示すゲート長方向の断面図である。
　以下に、本発明の各実施形態について、図面を参照しながら説明する。
　（第１の実施形態）
　以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１Ａ～図１Ｃを参照しながら説明する。図１Ａは、本実施形態に係る半導体装置の構成を示す平面図である。図１Ｂは、本実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図１Ｃは、本実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。具体的には、図１Ｂは、図１Ａに示す１Ｂ－１Ｂ線における断面図である。図１Ｃにおける左側（ＮＴＲ）は、図１Ａに示す１ＣＮ－１ＣＮ線における断面図である。図１Ｃにおける右側（ＰＴＲ）は、図１Ａに示す１ＣＰ－１ＣＰ線における断面図である。なお、図１Ａにおいて、活性領域、ゲート絶縁膜における高誘電率絶縁膜及びゲート電極におけるシリコン膜のみを図示し、その他の構成要素の図示を省略している。
　図１Ａ～図１Ｃに示すように、本実施形態に係る半導体装置は、ｎ型ＭＩＳトランジスタと、ｐ型ＭＩＳトランジスタとを有する。
　ｎ型ＭＩＳトランジスタは、半導体基板１１におけるｎ型トランジスタ領域ＮＴＲに形成されたｐ型ウェル領域１３ａと、半導体基板１１（ｐ型ウェル領域１３ａ）における素子分離領域１２に囲まれた活性領域１１ａとを有する。ｎ型ＭＩＳトランジスタは、活性領域１１ａ上及び素子分離領域１２上に形成されたゲート絶縁膜１６ａと、ゲート絶縁膜１６ａ上に形成されたゲート電極１９ａとを有する。ｎ型ＭＩＳトランジスタは、活性領域１１ａにおけるゲート電極１９ａの側方下に形成されたｎ型エクステンション領域２１ａと、ゲート電極１９ａの側面上に形成された断面形状がＩ字状のオフセットスペーサ２０ａとを有する。ｎ型ＭＩＳトランジスタは、ゲート電極１９ａの側面上にオフセットスペーサ２０ａを介して形成されたサイドウォール２４ａと、活性領域１１ａにおけるサイドウォール２４ａの外側方下に形成されたｎ型ソースドレイン領域２５ａとを有する。
　ゲート絶縁膜１６ａは、活性領域１１ａ上に接して形成された下地膜１４ａと、下地膜１４ａ上及び素子分離領域１２上に形成され且つｎ型調整用金属（例えばＬａ）を含む高誘電率絶縁膜１５ａとを有している。ゲート電極１９ａは、ゲート絶縁膜１６ａ上に形成された金属含有膜１７ａと、金属含有膜１７ａ上に形成されたシリコン膜１８ａとを有している。サイドウォール２４ａは、断面形状がＬ字状の内側サイドウォール２２ａと、内側サイドウォール２２ａ上に形成された外側サイドウォール２３ａとを有している。
　ｐ型ＭＩＳトランジスタは、半導体基板１１におけるｐ型トランジスタ領域ＰＴＲに形成されたｎ型ウェル領域１３ｂと、半導体基板１１（ｎ型ウェル領域１３ｂ）における素子分離領域１２に囲まれた活性領域１１ｂとを有する。ｐ型ＭＩＳトランジスタは、活性領域１１ｂ上及び素子分離領域１２上に形成されたゲート絶縁膜１６ｂと、ゲート絶縁膜１６ｂ上に形成されたゲート電極１９ｂとを有する。ｐ型ＭＩＳトランジスタは、活性領域１１ｂにおけるゲート電極１９ｂの側方下に形成されたｐ型エクステンション領域２１ｂと、ゲート電極１９ｂの側面上に形成された断面形状がＩ字状のオフセットスペーサ２０ｂとを有する。ｐ型ＭＩＳトランジスタは、ゲート電極１９ｂの側面上にオフセットスペーサ２０ｂを介して形成されたサイドウォール２４ｂと、活性領域１１ｂにおけるサイドウォール２４ｂの外側方下に形成されたｐ型ソースドレイン領域２５ｂとを有する。
　ゲート絶縁膜１６ｂは、活性領域１１ｂ上に接して形成された下地膜１４ｂと、下地膜１４ｂ上及び素子分離領域１２上に形成され且つｐ型調整用金属（例えばＡｌ）を含む高誘電率絶縁膜１５ｂとを有している。ゲート電極１９ｂは、ゲート絶縁膜１６ｂ上に形成された金属含有膜１７ｂと、金属含有膜１７ｂ上に形成されたシリコン膜１８ｂとを有している。サイドウォール２４ｂは、断面形状がＬ字状の内側サイドウォール２２ｂと、内側サイドウォール２２ｂ上に形成された外側サイドウォール２３ｂとを有している。
　図１Ｂに示すように、素子分離領域１２は、第１の素子分離部１２Ｘと、第２の素子分離部１２Ｙと、第３の素子分離部１２Ｚとを有している。
　本明細書において、素子分離領域１２における「第２の素子分離部１２Ｙ」とは、活性領域１１ａと活性領域１１ｂとの間に位置する部分をいう。素子分離領域１２における「第１の素子分離部１２Ｘ」とは、活性領域１１ａを挟んで第２の素子分離部１２Ｙと対向する部分をいう。素子分離領域１２における「第３の素子分離部１２Ｚ」とは、活性領域１１ｂを挟んで第２の素子分離部１２Ｙと対向する部分をいう。
　ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタは、デュアルゲート電極を有するＣＭＩＳトランジスタを構成している。
　活性領域１１ａと活性領域１１ｂとは、それらの間に第２の素子分離部１２Ｙを挟んで、互いに分離されている。
　ゲート電極１９ａとゲート電極１９ｂとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。具体的には、金属含有膜１７ａと金属含有膜１７ｂとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。シリコン膜１８ａとシリコン膜１８ｂとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。
　オフセットスペーサ２０ａとオフセットスペーサ２０ｂとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。サイドウォール２４ａとサイドウォール２４ｂとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。
　本実施形態では、説明を判り易くするために、一体化形成された金属含有膜１７ａ及び金属含有膜１７ｂのうち、ｎ型トランジスタ領域ＮＴＲ（即ち、第２の素子分離部１２Ｙの中央よりも左側）に形成された部分を、金属含有膜１７ａとする。ｐ型トランジスタ領域ＰＴＲ（即ち、第２の素子分離部１２Ｙの中央よりも右側）に形成された部分を、金属含有膜１７ｂとする。しかし、説明をわかりやすくするために区別したに過ぎず（図１Ｂに示す点線参照）、金属含有膜１７ａと金属含有膜１７ｂとの間に、明確な境界は存在していない。同様に、シリコン膜１８ａとシリコン膜１８ｂとの間、オフセットスペーサ２０ａとオフセットスペーサ２０ｂとの間、及びサイドウォール２４ａとサイドウォール２４ｂとの間に、明確な境界は存在していない。
　高誘電率絶縁膜１５ａは、活性領域１１ａ（下地膜１４ａ）上及び第１、第２の素子分離部１２Ｘ、１２Ｙ上に形成されている。高誘電率絶縁膜１５ａは、第１の素子分離部１２Ｘ上に突き出す一端部、及び第２の素子分離部１２Ｙ上に突き出す他端部を有している。高誘電率絶縁膜１５ａのゲート幅方向の一側面１５ａｘは、第１の素子分離部１２Ｘ上に位置している。一方、高誘電率絶縁膜１５ａのゲート幅方向の他側面１５ａｙは、第２の素子分離部１２Ｙ上に位置している。
　高誘電率絶縁膜１５ｂは、活性領域１１ｂ（下地膜１４ｂ）上及び第２、第３の素子分離部１２Ｙ、１２Ｚ上に形成された第１の部分１５ｂ１（特に、図１Ａ参照）を有する。高誘電率絶縁膜１５ｂは、第１の素子分離部１２Ｘとゲート電極１９ａとの間に形成された第２の部分１５ｂ２（特に、図１Ａ参照）を有している。
　高誘電率絶縁膜１５ｂにおける第１の部分１５ｂ１と、高誘電率絶縁膜１５ｂにおける第２の部分１５ｂ２との間には、高誘電率絶縁膜１５ａが挟み込まれている。高誘電率絶縁膜１５ｂにおける第１の部分１５ｂ１は、高誘電率絶縁膜１５ａとオフセットスペーサ２０ｂとの間に挟み込まれている。高誘電率絶縁膜１５ｂにおける第２の部分１５ｂ２は、高誘電率絶縁膜１５ａとオフセットスペーサ２０ａとの間に挟み込まれている。
　高誘電率絶縁膜１５ｂにおける第１の部分１５ｂ１は、第２の素子分離部１２Ｙ上において、高誘電率絶縁膜１５ａにおける他端部と隣接している。高誘電率絶縁膜１５ｂにおける第２の部分１５ｂ２は、第１の素子分離部１２Ｘ上において、高誘電率絶縁膜１５ａにおける一端部と隣接している。高誘電率絶縁膜１５ａのゲート幅方向の他側面１５ａｙは、高誘電率絶縁膜１５ｂにおける第１の部分１５ｂ１と接している。高誘電率絶縁膜１５ａのゲート幅方向の一側面１５ａｘは、高誘電率絶縁膜１５ｂにおける第２の部分１５ｂ２と接している。
　ゲート電極１９ａは、第１の素子分離部１２Ｘ上に突き出す端部を有している。ゲート電極１９ｂは、第３の素子分離部１２Ｚ上に突き出す端部を有している。ゲート電極１９ａのゲート幅方向の側面１９ａｘは、第１の素子分離部１２Ｘ上に位置している。ゲート電極１９ｂのゲート幅方向の側面１９ｂｘは、第３の素子分離部１２Ｚ上に位置している。
　一体化形成された金属含有膜１７ａ及び金属含有膜１７ｂは、高誘電率絶縁膜１５ａの上面上、及び高誘電率絶縁膜１５ｂの上面上に形成されている。高誘電率絶縁膜１５ｂは、第１の部分１５ｂ１と第２の部分１５ｂ２との間に高誘電率絶縁膜１５ａを挟み込むように形成されている。一体化形成された金属含有膜１７ａ及び金属含有膜１７ｂのゲート幅方向の両側面のうち、一方の側面は、オフセットスペーサ２０ａと接している。他方の側面は、オフセットスペーサ２０ｂと接している。
　一体化形成されたシリコン膜１８ａ及びシリコン膜１８ｂは、一体化形成された金属含有膜１７ａ及び金属含有膜１７ｂの上面上に形成されている。
　デュアルゲート電極は、一体化形成されたゲート電極１９ａ及びゲート電極１９ｂを有する。デュアルゲート電極におけるゲート幅方向の両端部のうち、一方の端部と第１の素子分離部１２Ｘとの間には、高誘電率絶縁膜１５ｂにおける第２の部分１５ｂ２が介在している。他方の端部と第３の素子分離部１２Ｚとの間、及びデュアルゲート電極におけるｐｎ境界部と第２の素子分離部１２Ｙとの間には、高誘電率絶縁膜１５ｂにおける第１の部分１５ｂ１の一部が介在している。デュアルゲート電極における「ｐｎ境界部」とは、第２の素子分離部１２Ｙ上に形成された部分をいう。
　高誘電率絶縁膜１５ａにおける一端部が第１の素子分離部１２Ｘ上に突き出す突き出し量（以下、「高誘電率絶縁膜１５ａにおける一端部の突き出し量」と称す）は、ゲート電極１９ａにおける端部が第１の素子分離部１２Ｘ上に突き出す突き出し量（以下、「ゲート電極１９ａにおける端部の突き出し量」と称す）に比べて小さい。
　本明細書において、「高誘電率絶縁膜１５ａにおける一端部の突き出し量」とは、活性領域１１ａのゲート幅方向の一端から、高誘電率絶縁膜１５ａのゲート幅方向の一側面１５ａｘまでの距離をいう。「ゲート電極１９ａにおける端部の突き出し量」とは、活性領域１１ａのゲート幅方向の一端から、ゲート電極１９ａのゲート幅方向の側面１９ａｘまでの距離をいう。活性領域１１ａのゲート幅方向の「一端」とは、第１の素子分離部１２Ｘと隣接する端をいう。
　高誘電率絶縁膜１５ａにおける一端部の突き出し量と、高誘電率絶縁膜１５ａにおける他端部が第２の素子分離部１２Ｙ上に突き出す突き出し量（以下、「高誘電率絶縁膜１５ａにおける他端部の突き出し量」と称す）とは、例えば同じ（「同程度」も含む）である。
　本明細書において、「高誘電率絶縁膜１５ａにおける他端部の突き出し量」とは、活性領域１１ａのゲート幅方向の他端から、高誘電率絶縁膜１５ａのゲート幅方向の他側面１５ａｙまでの距離をいう。活性領域１１ａのゲート幅方向の「他端」とは、第２の素子分離部１２Ｙと隣接する端をいう。
　高誘電率絶縁膜１５ａにおける一端部の突き出し量及び高誘電率絶縁膜１５ａにおける他端部の突き出し量は、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。ゲート電極１９ａにおける端部の突き出し量は、例えば６０ｎｍ以上で且つ１５０ｎｍ以下である。
　活性領域１１ａのゲート幅方向の他端から高誘電率絶縁膜１５ａのゲート幅方向の他側面１５ａｙまでの距離（言い換えれば、高誘電率絶縁膜１５ａにおける他端部の突き出し量）は、活性領域１１ｂのゲート幅方向の他端から高誘電率絶縁膜１５ａのゲート幅方向の他側面１５ａｙまでの距離に比べて小さい。言い換えれば、高誘電率絶縁膜１５ａにおける他端部の突き出し量は、活性領域１１ａのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に比べて小さい。
　本明細書において、活性領域１１ｂのゲート幅方向の「他端」とは、第２の素子分離部１２Ｙと隣接する端をいう。
　金属含有膜１７ａにおける端部が第１の素子分離部１２Ｘ上に突き出す突き出し量と、シリコン膜１８ａにおける端部が第１の素子分離部１２Ｘ上に突き出す突き出し量とは、例えば同じ（「同程度」も含む）である。金属含有膜１７ｂにおける端部が第３の素子分離部１２Ｚ上に突き出す突き出し量と、シリコン膜１８ｂにおける端部が第３の素子分離部１２Ｚ上に突き出す突き出し量とは、例えば同じ（「同程度」も含む）である。
　本実施形態に係る半導体装置によると、ゲート電極１９ａにおける端部の突き出し量に依存することなく、ゲート電極１９ａにおける端部の突き出し量に比べて、高誘電率絶縁膜１５ａにおける一端部の突き出し量を小さくすることができる。さらに、高誘電率絶縁膜１５ａにおける他端部の突き出し量は、活性領域１１ａのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に依存しない。そのため、活性領域１１ａのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に比べて、高誘電率絶縁膜１５ａにおける他端部の突き出し量を小さくすることができる。
　これにより、高誘電率絶縁膜１５ａが素子分離領域１２上に突き出す突き出し量を小さくすることができる。このため、図１０Ａ～図１０Ｃに示すような従来のｎ型ＭＩＳトランジスタに比べて、高誘電率絶縁膜１５ａが素子分離領域１２と接触する接触面積を小さくすることができる。このため、素子分離領域１２に含まれる酸素が高誘電率絶縁膜１５ａ中に拡散する酸素拡散量を低減することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　なお、本実施形態の場合、図１０Ａ～図１０Ｃに示すような従来のｐ型ＭＩＳトランジスタに比べて、高誘電率絶縁膜１５ｂが素子分離領域１２と接触する接触面積が大きくなる。しかしながら、既述の通り、ｐ型ＭＩＳトランジスタの場合、ｎ型ＭＩＳトランジスタの場合に比べて、高誘電率絶縁膜中に拡散する酸素拡散量が少ない。このため、ｐ型ＭＩＳトランジスタの閾値電圧が僅かに高くなるに留まる。
　以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２Ａ～図２Ｃ、図３Ａ～図３Ｃ及び図４Ａ～図４Ｃを参照しながら説明する。図２Ａ～図３Ｃは、本実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。図４Ａ～図４Ｃは、本実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図３Ａ～図３Ｃに示す工程は、それぞれ、図４Ａ～図４Ｃに示す工程と対応している。
　まず、図２Ａに示すように、例えばシリコンからなる半導体基板１１に、例えば酸化シリコン（ＳｉＯ２）からなる素子分離領域１２を形成する。これにより、半導体基板１１におけるｎ型トランジスタ領域ＮＴＲには、素子分離領域１２に囲まれた活性領域１１ａが形成される。それと共に、半導体基板１１におけるｐ型トランジスタ領域ＰＴＲには、素子分離領域１２に囲まれた活性領域１１ｂが形成される。ゲート幅方向の断面図において、活性領域１１ａ及び活性領域１１ｂによって素子分離領域１２は第１の素子分離部１２Ｘ、第２の素子分離部１２Ｙ、第３の素子分離部１２Ｚに区別することができる。その後、半導体基板１１におけるｎ型トランジスタ領域ＮＴＲに、ｐ型ウェル領域１３ａを形成する。一方、半導体基板１１におけるｐ型トランジスタ領域ＰＴＲに、ｎ型ウェル領域１３ｂを形成する。
　次に、半導体基板１１の表面を熱酸化する。これにより、活性領域１１ａ上に、酸化シリコンからなる下地膜１４Ａを形成する。それと共に、活性領域１１ｂ上に、酸化シリコンからなる下地膜１４Ｂを形成する。その後、半導体基板１１上の全面に、高誘電率絶縁膜１５Ｘ、ｐ型調整用金属を含むｐ型調整用金属膜１５Ｙ及び保護膜３１を順次形成する。下地膜１４Ａ、１４Ｂの膜厚は、例えば０．８ｎｍ～１．２ｎｍ程度である。高誘電率絶縁膜１５Ｘの膜厚は、例えば１ｎｍ～２ｎｍ程度である。ｐ型調整用金属膜１５Ｙの膜厚は、例えば０．８ｎｍ～１．５ｎｍ程度である。保護膜３１の膜厚は、例えば５ｎｍ～２０ｎｍ程度である。高誘電率絶縁膜１５Ｘは、例えばハフニウム酸化物（ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ、ＨｆＯＮ、ＨｆＺｒＯ又はＨｆＺｒＯＮ等）からなる絶縁膜である。ｐ型調整用金属膜１５Ｙは、ｐ型調整用金属、例えばＡｌを含むアルミニウム酸化膜（Ａｌ２Ｏ３膜）である。保護膜３１は、例えば窒化チタン（ＴｉＮ）からなる。
　次に、図２Ｂに示すように、フォトリソグラフィ及びエッチングにより、保護膜３１及びｐ型調整用金属膜１５Ｙにおける活性領域１１ａ上に形成された部分を除去する。これにより、底面に高誘電率絶縁膜１５Ｘが露出する開口部３２を形成する。開口部３２のゲート幅方向の開口幅は、活性領域１１ａの表面のゲート幅方向の幅よりも大きい。距離Ｘ１、Ｘ２は、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。
　次に、図２Ｃに示すように、半導体基板１１上の全面に、ｎ型調整用金属を含むｎ型調整用金属膜１５Ｚを形成する。これにより、高誘電率絶縁膜１５Ｘにおける開口部３２の底面に露出する部分上には、ｎ型調整用金属膜１５Ｚが形成される。ｎ型調整用金属膜１５Ｚの膜厚は、例えば１．５ｎｍ～２．５ｎｍ程度である。ｎ型調整用金属膜１５Ｚは、ｎ型調整用金属、例えばＬａを含むランタン酸化膜（ＬａＯ膜）である。
　次に、図３Ａ及び図４Ａに示すように、半導体基板１１に対して例えば７００℃程度の熱処理を行う。これにより、ｎ型調整用金属膜１５Ｚ中のｎ型調整用金属（例えばＬａ）を高誘電率絶縁膜１５Ｘ中に拡散させて、ｎ型調整用金属を含む高誘電率絶縁膜１５Ａを形成する。それと共に、ｐ型調整用金属膜１５Ｙ中のｐ型調整用金属（例えばＡｌ）を高誘電率絶縁膜１５Ｘ中に拡散させて、ｐ型調整用金属を含む高誘電率絶縁膜１５Ｂを形成する。このとき、保護膜３１により、高誘電率絶縁膜１５Ｘにおける保護膜３１下に形成された部分中に、ｎ型調整用金属膜１５Ｚ中のｎ型調整用金属（例えばＬａ）が拡散されることを防止することができる。高誘電率絶縁膜１５Ａのゲート幅方向の幅は、後に形成される高誘電率絶縁膜（図３Ｂ：１５ａ参照）のゲート幅方向の幅と実質的に同一である。その後、残存するｎ型調整用金属膜１５Ｚ及び残存するｐ型調整用金属膜１５Ｙ並びに保護膜３１を除去する。
　このようにして、下地膜１４Ａ、下地膜１４Ｂ、高誘電率絶縁膜１５Ａ、及び高誘電率絶縁膜１５Ｂを有するゲート絶縁膜用膜１６が形成される。高誘電率絶縁膜１５Ａは、そのゲート幅方向の幅が高誘電率絶縁膜（図３Ｂ：１５ａ参照）のゲート幅方向の幅と実質的に同一となるように設定されている。
　次に、図３Ａ及び図４Ａに示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜用膜１６上に、例えば窒化チタン又は窒化タンタル（ＴａＮ）からなる金属含有膜１７を形成する。その後、例えばＣＶＤ法により、金属含有膜１７上に、例えばポリシリコンからなるシリコン膜１８を形成する。金属含有膜１７の膜厚は、例えば５ｎｍ～２０ｎｍ程度である。シリコン膜１８の膜厚は、例えば４０ｎｍ～８０ｎｍ程度である。このようにして、ゲート絶縁膜用膜１６上に、金属含有膜１７及びシリコン膜１８を有するゲート電極用膜１９が形成される。
　次に、図３Ｂ及び図４Ｂに示すように、フォトリソグラフィにより、ゲート電極用膜１９上に、ゲート電極パターン形状を有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、例えばドライエッチングにより、ゲート電極用膜１９及びゲート絶縁膜用膜１６を順次パターニングする。ゲート電極用膜１９は金属含有膜１７及びシリコン膜１８を有し、ゲート絶縁膜用膜１６は下地膜１４Ａ、１４Ｂ及び高誘電率絶縁膜１５Ａ、１５Ｂを有する。その後、レジストパターンを除去する。これにより、活性領域１１ａ上には、下地膜１４ａ及びｎ型調整用金属を含む高誘電率絶縁膜１５ａを有するゲート絶縁膜１６ａを介して、金属含有膜１７ａ及びシリコン膜１８ａを有するゲート電極１９ａが形成される。それと共に、活性領域１１ｂ上には、下地膜１４ｂ及びｐ型調整用金属を含む高誘電率絶縁膜１５ｂを有するゲート絶縁膜１６ｂを介して、金属含有膜１７ｂ及びシリコン膜１８ｂを有するゲート電極１９ｂが形成される。
　次に、図３Ｃ及び図４Ｃに示すように、半導体基板１１上の全面に、窒化シリコン（ＳｉＮ）からなるオフセットスペーサ用膜を形成する。その後、オフセットスペーサ用膜に対して、例えば異方性ドライエッチングを行う。これにより、ゲート電極１９ａの側面上に、断面形状がＩ字状のオフセットスペーサ２０ａを形成する。それと共に、ゲート電極１９ｂの側面上に、断面形状がＩ字状のオフセットスペーサ２０ｂを形成する。
　その後、ゲート電極１９ａ及びオフセットスペーサ２０ａをマスクとして、例えば砒素（Ａｓ）等のｎ型不純物のイオン注入を行う。これにより、活性領域１１ａにおけるゲート電極１９ａの側方下に、ｎ型エクステンション注入領域２１Ａ（特に、図４Ｃ参照）を形成する。一方、ゲート電極１９ｂ及びオフセットスペーサ２０ｂをマスクとして、例えばフッ化ボロン（ＢＦ2）等のｐ型不純物のイオン注入を行う。これにより、活性領域１１ｂにおけるゲート電極１９ｂの側方下に、ｐ型エクステンション注入領域２１Ｂ（特に、図４Ｃ参照）を形成する。
　次に、例えばＣＶＤ法により、半導体基板１１上の全面に、例えば酸化シリコンからなる内側サイドウォール用膜、及び例えば窒化シリコンからなる外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、例えば異方性ドライエッチングを順次行う。これにより、図１Ｂ及び図１Ｃに示すように、ゲート電極１９ａの側面上に、オフセットスペーサ２０ａを介して、断面形状がＬ字状の内側サイドウォール２２ａ及び外側サイドウォール２３ａを有するサイドウォール２４ａを形成する。それと共に、ゲート電極１９ｂの側面上に、オフセットスペーサ２０ｂを介して、断面形状がＬ字状の内側サイドウォール２２ｂ及び外側サイドウォール２３ｂを有するサイドウォール２４ｂを形成する。
　その後、ゲート電極１９ａ及びサイドウォール２４ａをマスクとして、例えば砒素等のｎ型不純物のイオン注入を行う。これにより、活性領域１１ａにおけるサイドウォール２４ａの外側方下に、ｎ型ソースドレイン注入領域を形成する。一方、ゲート電極１９ｂ及びサイドウォール２４ｂをマスクとして、例えばボロン（Ｂ）等のｐ型不純物のイオン注入を行う。これにより、活性領域１１ｂにおけるサイドウォール２４ｂの外側方下に、ｐ型ソースドレイン注入領域を形成する。
　その後、半導体基板１１に対して、例えば１０００℃程度の熱処理を行う。これにより、図１Ｃに示すように、ｎ型エクステンション注入領域２１Ａに含まれるｎ型不純物を活性化して、ｎ型エクステンション領域２１ａを形成する。それと共に、ｎ型ソースドレイン注入領域に含まれるｎ型不純物を活性化して、ｎ型ソースドレイン領域２５ａを形成する。それと共に、ｐ型エクステンション注入領域２１Ｂに含まれるｐ型不純物を活性化して、ｐ型エクステンション領域２１ｂを形成する。それと共に、ｐ型ソースドレイン注入領域に含まれるｐ型不純物を活性化して、ｐ型ソースドレイン領域２５ｂを形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　本実施形態に係る半導体装置の製造方法によると、図３Ａに示すように、そのゲート幅方向の幅が、後に形成される高誘電率絶縁膜１５ａのゲート幅方向の幅と実質的に同一となるように設定された高誘電率絶縁膜１５Ａを形成した後に、図３Ｂに示すように、ゲート電極１９ａを形成する。言い換えれば、高誘電率絶縁膜１５ａのゲート幅方向の幅を決定した後に、ゲート電極１９ａのゲート幅方向の幅を決定する。
　このため、ゲート電極１９ａにおける端部の突き出し量に依存することなく、高誘電率絶縁膜１５ａにおける一端部の突き出し量を独自に決定できる。そのため、高誘電率絶縁膜１５ａにおける一端部の突き出し量をゲート電極１９ａにおける端部の突き出し量に比べて小さくすることができる。さらに、活性領域１１ａのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に依存することなく、高誘電率絶縁膜１５ａにおける他端部の突き出し量を独自に決定できる。そのため、高誘電率絶縁膜１５ａにおける他端部の突き出し量を、活性領域１１ａのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に比べて小さくすることができる。
　これにより、高誘電率絶縁膜１５ａが素子分離領域１２上に突き出す突き出し量を小さくすることができる。そのため、図１０Ａ～図１０Ｃに示すような従来のｎ型ＭＩＳトランジスタに比べて、高誘電率絶縁膜１５ａが素子分離領域１２と接触する接触面積を小さくすることができる。このため、高誘電率絶縁膜１５Ａの形成後に行う熱処理（例えばソースドレイン注入領域に含まれる不純物を活性化させるための熱処理等）時に、素子分離領域１２に含まれる酸素が高誘電率絶縁膜１５ａ中に拡散する酸素拡散量を低減することができる。従って、半導体装置の微細化に伴い、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができる。
　なお、本実施形態では、ゲート電極１９ａにおけるシリコン膜１８ａ上、ｎ型ソースドレイン領域２５ａ上、ゲート電極１９ｂにおけるシリコン膜１８ｂ上、及びｐ型ソースドレイン領域２５ｂ上に、それぞれ、シリサイド層を形成してもよい。
　（第２の実施形態）
　以下に、本発明の第２の実施形態に係る半導体装置の構成について、図５Ａ～図５Ｃを参照しながら説明する。図５Ａは、本実施形態に係る半導体装置の構成を示す平面図である。図５Ｂは、本実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図５Ｃは、本実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。具体的には、図５Ｂは、図５Ａに示す５Ｂ－５Ｂ線における断面図である。図５Ｃにおける左側（ＮＴＲ）は、図５Ａに示す５ＣＮ－５ＣＮ線における断面図である。図５Ｃにおける右側（ＰＴＲ）は、図５Ａに示す５ＣＰ－５ＣＰ線における断面図である。なお、図５Ａにおいて、活性領域、ゲート絶縁膜における高誘電率絶縁膜及びゲート電極におけるシリコン膜のみを図示し、その他の構成要素の図示を省略している。図５Ａ～図５Ｃにおいて、第１の実施形態における構成要素と同様の構成要素には、図１Ａ～図１Ｃに示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
　第１の実施形態と本実施形態とは、次の点が異なる。第１に、高誘電率絶縁膜１５ｂの形状と高誘電率絶縁膜１５ｄの形状とが互いに異なる。第２に、高誘電率絶縁膜１５ｂの形状と高誘電率絶縁膜１５ｄの形状とが互いに異なることに伴い、一体化形成された金属含有膜１７ａ及び金属含有膜１７ｂの形状と、一体化形成された金属含有膜１７ｃ及び金属含有膜１７ｄの形状とが、互いに異なる。
　図５Ｂに示すように、高誘電率絶縁膜１５ｄは、活性領域１１ｂ（下地膜１４ｂ）上及び第２、第３の素子分離部１２Ｙ、１２Ｚ上に形成されている。高誘電率絶縁膜１５ｄは、第３の素子分離部１２Ｚ上に突き出す一端部、及び第２の素子分離部１２Ｙ上に突き出す他端部を有している。高誘電率絶縁膜１５ｄのゲート幅方向の一側面１５ｄｘは、第３の素子分離部１２Ｚ上に位置している。一方、高誘電率絶縁膜１５ｄのゲート幅方向の他側面１５ｄｙは、第２の素子分離部１２Ｙ上に位置している。
　高誘電率絶縁膜１５ａにおける他端部と高誘電率絶縁膜１５ｄにおける他端部とは、第２の素子分離部１２Ｙ上において、互いに離間している。高誘電率絶縁膜１５ａにおける一端部は、第１の素子分離部１２Ｘ上において、オフセットスペーサ２０ａと離間している。高誘電率絶縁膜１５ｄにおける一端部は、第３の素子分離部１２Ｚ上において、オフセットスペーサ２０ｂと離間している。
　ゲート電極１９ｃは、第１の素子分離部１２Ｘ上に突き出す端部を有している。ゲート電極１９ｄは、第３の素子分離部１２Ｚ上に突き出す端部を有している。ゲート電極１９ｃのゲート幅方向の側面１９ｃｘは、第１の素子分離部１２Ｘ上に位置している。ゲート電極１９ｄのゲート幅方向の側面１９ｄｘは、第３の素子分離部１２Ｚ上に位置している。
　金属含有膜１７ｃと金属含有膜１７ｄとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。一体化形成された金属含有膜１７ｃ及び金属含有膜１７ｄのゲート幅方向の両側面のうち、一方の側面は、オフセットスペーサ２０ａと接している。他方の側面は、オフセットスペーサ２０ｂと接している。
　金属含有膜１７ｃは、高誘電率絶縁膜１５ａの上面、並びに高誘電率絶縁膜１５ａのゲート幅方向の一側面１５ａｘ及び他側面１５ａｙを覆うように形成されている。金属含有膜１７ｄは、高誘電率絶縁膜１５ｄの上面、並びに高誘電率絶縁膜１５ｄのゲート幅方向の一側面１５ｄｘ及び他側面１５ｄｙを覆うように形成されている。
　高誘電率絶縁膜１５ａのゲート幅方向の一側面１５ａｘ及び他側面１５ａｙは、ゲート電極１９ｃにおける金属含有膜１７ｃと接している。高誘電率絶縁膜１５ｄのゲート幅方向の一側面１５ｄｘ及び他側面１５ｄｙは、ゲート電極１９ｄにおける金属含有膜１７ｄと接している。
　一体化形成されたシリコン膜１８ａ及びシリコン膜１８ｂは、一体化形成された金属含有膜１７ｃ及び金属含有膜１７ｄの上面上に形成されている。
　一体化形成されたゲート電極１９ｃ及びゲート電極１９ｄを有するデュアルゲート電極におけるゲート幅方向の両端部のうち、一方の端部と第１の素子分離部１２Ｘとの間には、高誘電率絶縁膜が介在せず、一方の端部の下面は、第１の素子分離部１２Ｘと接している。他方の端部と第３の素子分離部１２Ｚとの間には、高誘電率絶縁膜が介在せず、他方の端部の下面は、第３の素子分離部１２Ｚと接している。デュアルゲート電極におけるｐｎ境界部と第２の素子分離部１２Ｙとの間には、高誘電率絶縁膜が介在せず、ｐｎ境界部の下面は、第２の素子分離部１２Ｙと接している。
　高誘電率絶縁膜１５ａにおける一端部の突き出し量は、ゲート電極１９ｃにおける端部の突き出し量に比べて小さい。高誘電率絶縁膜１５ａにおける一端部の突き出し量と、高誘電率絶縁膜１５ａにおける他端部の突き出し量とは、例えば同じ（「同程度」も含む）である。高誘電率絶縁膜１５ａにおける一端部の突き出し量及び高誘電率絶縁膜１５ａにおける他端部の突き出し量は、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。ゲート電極１９ｃにおける端部の突き出し量は、例えば６０ｎｍ以上で且つ１５０ｎｍ以下である。
　高誘電率絶縁膜１５ｄにおける一端部が第３の素子分離部１２Ｚ上に突き出す突き出し量（以下、「高誘電率絶縁膜１５ｄにおける一端部の突き出し量」と称す）は、ゲート電極１９ｄにおける端部が第３の素子分離部１２Ｚ上に突き出す突き出し量（以下、「ゲート電極１９ｄにおける端部の突き出し量」と称す）に比べて小さい。
　高誘電率絶縁膜１５ｄにおける一端部の突き出し量と、高誘電率絶縁膜１５ｄにおける他端部が第２の素子分離部１２Ｙ上に突き出す突き出し量（以下、「高誘電率絶縁膜１５ｄにおける他端部の突き出し量」と称す）とは、例えば同じ（「同程度」も含む）である。
　高誘電率絶縁膜１５ｄにおける一端部の突き出し量及び高誘電率絶縁膜１５ｄにおける他端部の突き出し量は、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。ゲート電極１９ｄにおける端部の突き出し量は、例えば６０ｎｍ以上で且つ１５０ｎｍ以下である。
　活性領域１１ｂのゲート幅方向の他端から高誘電率絶縁膜１５ｄのゲート幅方向の他側面１５ｄｙまでの距離（言い換えれば、高誘電率絶縁膜１５ｄにおける他端部の突き出し量）は、活性領域１１ａのゲート幅方向の他端から高誘電率絶縁膜１５ｄのゲート幅方向の他側面１５ｄｙまでの距離に比べて小さい。言い換えれば、高誘電率絶縁膜１５ｄにおける他端部の突き出し量は、活性領域１１ｂのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に比べて小さい。
　金属含有膜１７ｃにおける端部が第１の素子分離部１２Ｘ上に突き出す突き出し量と、シリコン膜１８ａにおける端部が第１の素子分離部１２Ｘ上に突き出す突き出し量とは、例えば同じ（「同程度」も含む）である。金属含有膜１７ｄにおける端部が第３の素子分離部１２Ｚ上に突き出す突き出し量と、シリコン膜１８ｂにおける端部が第３の素子分離部１２Ｚ上に突き出す突き出し量とは、例えば同じ（「同程度」も含む）である。
　本明細書において、「高誘電率絶縁膜１５ｄにおける一端部の突き出し量」とは、活性領域１１ｂのゲート幅方向の一端から、高誘電率絶縁膜１５ｄのゲート幅方向の一側面１５ｄｘまでの距離をいう。「高誘電率絶縁膜１５ｄにおける他端部の突き出し量」とは、活性領域１１ｂのゲート幅方向の他端から、高誘電率絶縁膜１５ｄのゲート幅方向の他側面１５ｄｙまでの距離をいう。「ゲート電極１９ｄにおける端部の突き出し量」とは、活性領域１１ｂのゲート幅方向の一端から、ゲート電極１９ｄのゲート幅方向の側面１９ｄｘまでの距離をいう。活性領域１１ｂのゲート幅方向の「一端」とは、第３の素子分離部１２Ｚと隣接する端をいう。活性領域１１ｂのゲート幅方向の「他端」とは、第２の素子分離部１２Ｙと隣接する端をいう。
　以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６Ａ～図６Ｃ及び図７Ａ～図７Ｃを参照しながら説明する。図６Ａ～図７Ｃは、本実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。なお、図６Ａ～図７Ｃにおいて、第１の実施形態における構成要素と同様の構成要素には、図２Ａ～図４Ｃに示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
　まず、第１の実施形態における図２Ａに示す工程と同様の工程を行う。これにより、図２Ａに示す構成と同様の構成を得る。
　次に、図６Ａに示すように、フォトリソグラフィ及びエッチングにより、保護膜３１及びｐ型調整用金属膜１５Ｙにおけるｎ型トランジスタ領域ＮＴＲに形成された部分を順次除去する。これにより、高誘電率絶縁膜１５Ｘにおけるｐ型トランジスタ領域ＰＴＲに形成された部分上に、ｐ型調整用金属膜１５Ｙ及び保護膜３１を残存させる。
　次に、図６Ｂに示すように、半導体基板１１上の全面に、ｎ型調整用金属膜１５Ｚを形成する。これにより、高誘電率絶縁膜１５Ｘにおけるｎ型トランジスタ領域ＮＴＲに形成された部分上には、ｎ型調整用金属膜１５Ｚが形成される。ｎ型調整用金属膜１５Ｚの膜厚は、例えば１．５ｎｍ～２．５ｎｍ程度である。ｎ型調整用金属膜１５Ｚは、ｎ型調整用金属、例えばＬａを含むランタン酸化膜（ＬａＯ膜）である。
　次に、図６Ｃに示すように、半導体基板１１に対して、例えば７００℃程度の熱処理を行う。これにより、ｎ型調整用金属膜１５Ｚ中のｎ型調整用金属（例えばＬａ）を高誘電率絶縁膜１５Ｘ中に拡散させて、ｎ型調整用金属を含む高誘電率絶縁膜１５Ａを形成する。それと共に、ｐ型調整用金属膜１５Ｙ中のｐ型調整用金属（例えばＡｌ）を高誘電率絶縁膜１５Ｘ中に拡散させて、ｐ型調整用金属を含む高誘電率絶縁膜１５Ｄを形成する。このとき、保護膜３１により、高誘電率絶縁膜１５Ｘにおける保護膜３１下に形成された部分中に、ｎ型調整用金属膜１５Ｚ中のｎ型調整用金属（例えばＬａ）が拡散されることを防止することができる。その後、残存するｎ型調整用金属膜１５Ｚ及び残存するｐ型調整用金属膜１５Ｙ並びに保護膜３１を除去する。このようにして、下地膜１４Ａ、１４Ｂ及び高誘電率絶縁膜１５Ａ、１５Ｄを有するゲート絶縁膜用膜１６が形成される。
　次に、図７Ａに示すように、フォトリソグラフィ及びエッチングにより、高誘電率絶縁膜１５Ａ、１５Ｄをパターニングする。これにより、高誘電率絶縁膜１５Ａａ、１５Ｄｄが形成される。
　高誘電率絶縁膜１５Ａａのゲート幅方向の幅は、後に形成される高誘電率絶縁膜（図７Ｃ：１５ａ参照）のゲート幅方向の幅と実質的に同一である。言い換えれば、突き出し量Ｙ１ａ及び突き出し量Ｙ２ａは、それぞれ、高誘電率絶縁膜１５ａにおける一端部の突き出し量及び高誘電率絶縁膜１５ａにおける他端部の突き出し量と実質的に同一である。高誘電率絶縁膜１５Ｄｄのゲート幅方向の幅は、後に形成される高誘電率絶縁膜（図７Ｃ：１５ｄ参照）のゲート幅方向の幅と実質的に同一である。言い換えれば、突き出し量Ｙ１ｂ及び突き出し量Ｙ２ｂは、それぞれ、高誘電率絶縁膜１５ｄにおける一端部の突き出し量及び高誘電率絶縁膜１５ｄにおける他端部の突き出し量と実質的に同一である。突き出し量Ｙ１ａと、突き出し量Ｙ２ａと、突き出し量Ｙ１ｂと、突き出し量Ｙ２ｂとは、例えば同じ（「同程度」も含む）であり、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。
　なお、高誘電率絶縁膜１５Ａａのゲート長方向の幅は、少なくとも、後に形成されるゲート電極（図７Ｃ：１９ａ参照）のゲート長よりも大きければよい。例えば活性領域１１ａの表面を完全に覆うように高誘電率絶縁膜１５Ａａが形成されることが望ましい。同様に、高誘電率絶縁膜１５Ｄｄのゲート長方向の幅は、少なくとも、後に形成されるゲート電極（図７Ｃ：１９ｄ参照）のゲート長よりも大きければよく、例えば活性領域１１ｂの表面を完全に覆うように高誘電率絶縁膜１５Ｄｄが形成されることが望ましい。
　このようにして、下地膜１４Ａと高誘電率絶縁膜１５Ａａとを有するゲート絶縁膜用膜１６Ａが形成される。高誘電率絶縁膜１５Ａａは、そのゲート幅方向の幅が高誘電率絶縁膜（図７Ｃ：１５ａ参照）のゲート幅方向の幅と実質的に同一となるように設定されている。また、下地膜１４Ｂと高誘電率絶縁膜１５Ｄｄとを有するゲート絶縁膜用膜１６Ｄが形成される。高誘電率絶縁膜１５Ｄｄは、そのゲート幅方向の幅が高誘電率絶縁膜（図７Ｃ：１５ｄ参照）のゲート幅方向の幅と実質的に同一となるように設定されている。
　次に、図７Ｂに示すように、例えばＣＶＤ法により、半導体基板１１上に、高誘電率絶縁膜１５Ａａ、１５Ｄｄを覆うように、例えば窒化チタン又は窒化タンタルからなる金属含有膜１７を形成する。その後、例えばＣＶＤ法により、金属含有膜１７上に、例えばポリシリコンからなるシリコン膜１８を形成する。金属含有膜１７の膜厚は、例えば５ｎｍ～２０ｎｍ程度である。シリコン膜１８の膜厚は、例えば４０ｎｍ～８０ｎｍ程度である。このようにして、金属含有膜１７及びシリコン膜１８を有するゲート電極用膜１９が形成される。
　次に、図７Ｃに示すように、フォトリソグラフィにより、ゲート電極用膜１９上に、ゲート電極パターン形状を有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、例えばドライエッチングにより、ゲート電極用膜１９、ゲート絶縁膜用膜１６Ａ、ゲート絶縁膜用膜１６Ｄを順次パターニングする。ゲート電極用膜１９は、金属含有膜１７及びシリコン膜１８を有している。ゲート絶縁膜用膜１６Ａは、下地膜１４Ａ及び高誘電率絶縁膜１５Ａａを有している。ゲート絶縁膜用膜１６Ｄは、下地膜１４Ｂ及び高誘電率絶縁膜１５Ｄｄを有している。その後、レジストパターンを除去する。これにより、活性領域１１ａ上には、下地膜１４ａ及びｎ型調整用金属を含む高誘電率絶縁膜１５ａを有するゲート絶縁膜１６ａを介して、金属含有膜１７ｃ及びシリコン膜１８ａを有するゲート電極１９ｃが形成される。それと共に、活性領域１１ｂ上には、下地膜１４ｂ及びｐ型調整用金属を含む高誘電率絶縁膜１５ｄを有するゲート絶縁膜１６ｄを介して、金属含有膜１７ｄ及びシリコン膜１８ｂを有するゲート電極１９ｄが形成される。
　なお、図７Ｃはゲート幅方向の断面図であるため図示されないが、第１の実施形態における図４Ｂ、即ち、ゲート長方向の断面図から以下のことが判る。すなわち、下地膜１４Ａ及び高誘電率絶縁膜１５Ａａにおけるゲート長方向の両端部が除去されて、そのゲート長方向の幅が下地膜１４Ａ及び高誘電率絶縁膜１５Ａａのゲート長方向の幅よりも小さい下地膜１４ａ及び高誘電率絶縁膜１５ａが形成される。同様に、下地膜１４Ｂ及び高誘電率絶縁膜１５Ｄｄにおけるゲート長方向の両端部が除去されて、そのゲート長方向の幅が下地膜１４Ｂ及び高誘電率絶縁膜１５Ｄｄのゲート長方向の幅よりも小さい下地膜１４ｂ及び高誘電率絶縁膜１５ｄが形成される。
　次に、第１の実施形態における図３Ｃ及び図４Ｃに示す工程以降の工程と同様の工程を行う。これにより、オフセットスペーサ２０ａ、２０ｂ、ｎ型エクステンション領域２１ａ、ｐ型エクステンション領域２１ｂ、サイドウォール２４ａ、２４ｂ、ｎ型ソースドレイン領域２５ａ及びｐ型ソースドレイン領域２５ｂを形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　本実施形態に係る半導体装置及びその製造方法によると、第１の実施形態と同様の効果を得ることができる。
　さらに、以下の効果を得ることができる。
　図７Ａに示すように、そのゲート幅方向の幅が、後に形成される高誘電率絶縁膜１５ｄのゲート幅方向の幅と実質的に同一となるように設定された高誘電率絶縁膜１５Ｄｄを形成した後に、図７Ｃに示すように、ゲート電極１９ｄを形成する。言い換えれば、高誘電率絶縁膜１５ｄのゲート幅方向の幅を決定した後に、ゲート電極１９ｄのゲート幅方向の幅を決定する。
　このため、ゲート電極１９ｄにおける端部の突き出し量に依存することなく、高誘電率絶縁膜１５ｄにおける一端部の突き出し量を独自に決定できる。そのため、高誘電率絶縁膜１５ｄにおける一端部の突き出し量をゲート電極１９ｄにおける端部の突き出し量に比べて小さくすることができる。さらに、活性領域１１ｂのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に依存することなく、高誘電率絶縁膜１５ｄにおける他端部の突き出し量を独自に決定できる。そのため、高誘電率絶縁膜１５ｄにおける他端部の突き出し量を、活性領域１１ｂのゲート幅方向の他端から第２の素子分離部１２Ｙの中央までの距離に比べて小さくすることができる。
　これにより、高誘電率絶縁膜１５ｄが素子分離領域１２上に突き出す突き出し量を小さくすることができるため、図１０Ａ～図１０Ｃに示すような従来のｐ型ＭＩＳトランジスタに比べて、高誘電率絶縁膜１５ｄが素子分離領域１２と接触する接触面積を小さくすることができる。このため、高誘電率絶縁膜１５Ｄの形成後に行う熱処理時に、素子分離領域１２に含まれる酸素が高誘電率絶縁膜１５ｄ中に拡散する酸素拡散量を低減することができる。従って、ｐ型ＭＩＳトランジスタの閾値電圧が僅かに高くなることを防止することができる。
　さらに、以下の効果を得ることができる。
　本実施形態では、図６Ｂに示すように、ｎ型調整用金属膜１５Ｚとｐ型調整用金属膜１５Ｙとが互いに接触するｎｐ接触面を、第２の素子分離部１２Ｙの中央の直上に位置させて、活性領域１１ａ及び活性領域１１ｂの直上から離した状態で、熱処理を行う。
　例えば、熱処理時に、Ｌａの拡散速度とＡｌの拡散速度との差異に起因して、ｐ型調整用金属膜１５Ｙに含まれるｐ型調整用金属（例えばＡｌ）が、高誘電率絶縁膜１５Ｘにおけるｐ型調整用金属膜１５Ｙの側方下に拡散されることがあったとする。しかし、ｎｐ接触面を活性領域１１ａの直上から離した状態で熱処理を行うため、ｐ型調整用金属（例えばＡｌ）が、高誘電率絶縁膜１５Ｘにおける活性領域１１ａの直上に形成された部分に拡散されることを防止することができる。従って、ｎ型ＭＩＳトランジスタの閾値電圧を安定させることができる。同様に、ｎｐ接触面を活性領域１１ｂの直上から離した状態で熱処理を行うため、ｎ型調整用金属膜１５Ｚに含まれるｎ型調整用金属（例えばＬａ）が、高誘電率絶縁膜１５Ｘにおける活性領域１１ｂの直上に形成された部分に拡散されることを防止することができる。従って、ｐ型ＭＩＳトランジスタの閾値電圧を安定させることができる。
　さらに、以下の効果を得ることができる。
　本実施形態では、図６Ｃに示すように、熱処理により、高誘電率絶縁膜１５Ａを形成した後に、図７Ａに示すように、高誘電率絶縁膜１５Ａをパターニングして、高誘電率絶縁膜１５Ａａを形成する。高誘電率絶縁膜１５Ａａは、突き出し量Ｙ１ａ及び突き出し量Ｙ２ａが、それぞれ、高誘電率絶縁膜１５ａにおける一端部の突き出し量及び高誘電率絶縁膜１５ａにおける他端部の突き出し量と実質的に同一となるように設定されている。このように、熱処理後に、高誘電率絶縁膜１５ａにおける一端部の突き出し量及び高誘電率絶縁膜１５ａにおける他端部の突き出し量を決定する。
　例えば、Ｌａの拡散速度とＡｌの拡散速度との差異に起因して、高誘電率絶縁膜１５Ａと高誘電率絶縁膜１５Ｄとの境界面が、ｎｐ接触面の直下（言い換えれば、第２の素子分離部１２Ｙの中央の直上）に位置せずに、第２の素子分離部１２Ｙの中央よりも左側上（又は右側上）に位置することがあったとする。しかし、熱処理後に、高誘電率絶縁膜１５ａにおける他端部の突き出し量を決定するため、高誘電率絶縁膜１５ａにおける他端部の突き出し量が、設計量よりも短くなる（又は長くなる）ことを防止することができる。従って、高誘電率絶縁膜１５ａにおける他端部の突き出し量が、設計量よりも短くなる（又は長くなる）ことにより、ｎ型ＭＩＳトランジスタの閾値電圧が、設計電圧よりも低くなる（又は高くなる）ことを防止できる。これにより、ｎ型ＭＩＳトランジスタの閾値電圧をさらに安定させることができる。
　（第３の実施形態）
　以下に、本発明の第３の実施形態に係る半導体装置の構成について、図８Ａ～図８Ｃを参照しながら説明する。図８Ａは、本実施形態に係る半導体装置の構成を示す平面図である。図８Ｂは、本実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。図８Ｃは、本実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。具体的には、図８Ｂは、図８Ａに示す８Ｂ－８Ｂ線における断面図である。図８Ｃにおける左側（ＮＴＲ）は、図８Ａに示す８ＣＮ－８ＣＮ線における断面図である。図８Ｃにおける右側（ＰＴＲ）は、図８Ａに示す８ＣＰ－８ＣＰ線における断面図である。なお、図８Ａにおいて、活性領域、ゲート電極における金属含有膜及びシリコン膜のみを図示し、その他の構成要素の図示を省略している。図８Ａ～図８Ｃにおいて、第２の実施形態における構成要素と同様の構成要素には、図５Ａ～図５Ｃに示す符号と同一の符号を付す。従って、本実施形態では、第２の実施形態と同様の説明を適宜省略する。
　第２の実施形態と本実施形態とは、次の点が異なる。第１に、第２の実施形態では、金属含有膜１７ｃと金属含有膜１７ｄとが一体化形成されているのに対し、本実施形態では、金属含有膜１７ｅと金属含有膜１７ｆとが離間している。第２に、金属含有膜１７ｅと金属含有膜１７ｆとが離間していることに伴い、一体化形成されたシリコン膜１８ａ及びシリコン膜１８ｂの形状と、一体化形成されたシリコン膜１８ｅ及びシリコン膜１８ｆの形状とが互いに異なる。
　図８Ｂに示すように、金属含有膜１７ｅは、高誘電率絶縁膜１５ａの上面上に形成されている。金属含有膜１７ｆは、高誘電率絶縁膜１５ｄの上面上に形成されている。金属含有膜１７ｅと金属含有膜１７ｆとは、第２の素子分離部１２Ｙ上において、互いに接続せずに離間している。金属含有膜１７ｅは、第１の素子分離部１２Ｘ上において、オフセットスペーサ２０ａと離間している。金属含有膜１７ｆは、第３の素子分離部１２Ｚ上において、オフセットスペーサ２０ｂと離間している。
　シリコン膜１８ｅとシリコン膜１８ｆとは、第２の素子分離部１２Ｙ上において、互いに接続して一体化形成されている。シリコン膜１８ｅのゲート幅方向の側面（ゲート電極１９ｅのゲート幅方向の側面１９ｅｘ参照）は、オフセットスペーサ２０ａと接している。シリコン膜１８ｆのゲート幅方向の側面（ゲート電極１９ｆのゲート幅方向の側面１９ｆｘ参照）は、オフセットスペーサ２０ｂと接している。
　シリコン膜１８ｅは、金属含有膜１７ｅの上面、金属含有膜１７ｅのゲート幅方向の一側面１７ｅｘ及び他側面１７ｅｙ、並びに高誘電率絶縁膜１５ａのゲート幅方向の一側面及び他側面を覆うように形成されている。シリコン膜１８ｆは、金属含有膜１７ｆの上面、金属含有膜１７ｆのゲート幅方向の一側面１７ｆｘ及び他側面１７ｆｙ、並びに高誘電率絶縁膜１５ｄのゲート幅方向の一側面及び他側面を覆うように形成されている。
　高誘電率絶縁膜１５ａのゲート幅方向の一側面及び他側面は、ゲート電極１９ｅにおけるシリコン膜１８ｅと接している。高誘電率絶縁膜１５ｄのゲート幅方向の一側面及び他側面は、ゲート電極１９ｆにおけるシリコン膜１８ｆと接している。
　金属含有膜１７ｅのゲート幅方向の一側面１７ｅｘ及び他側面１７ｅｙは、ゲート電極１９ｅにおけるシリコン膜１８ｅと接している。金属含有膜１７ｆのゲート幅方向の一側面１７ｆｘ及び他側面１７ｆｙは、ゲート電極１９ｆにおけるシリコン膜１８ｆと接している。
　一体化形成されたシリコン膜１８ｅ及びシリコン膜１８ｆにおけるゲート幅方向の両端部は以下のようになっている。すなわち、一方の端部と第１の素子分離部１２Ｘとの間には、金属含有膜及び高誘電率絶縁膜が介在せず、一方の端部の下面は、第１の素子分離部１２Ｘと接している。そして、他方の端部と第３の素子分離部１２Ｚとの間には、金属含有膜及び高誘電率絶縁膜が介在せず、他方の端部の下面は、第３の素子分離部１２Ｚと接している。また、一体化形成されたシリコン膜１８ｅ及びシリコン膜１８ｆにおけるｐｎ境界部と第２の素子分離部１２Ｙとの間には、金属含有膜及び高誘電率絶縁膜が介在せず、ｐｎ境界部の下面は、第２の素子分離部１２Ｙと接している。一体化形成されたシリコン膜１８ｅ及びシリコン膜１８ｆにおける「ｐｎ境界部」とは、第２の素子分離部１２Ｙ上に形成された部分をいう。
　金属含有膜１７ｅは、その平面形状が、高誘電率絶縁膜１５ａの平面形状と実質的に同一である。言い換えれば、金属含有膜１７ｅのゲート幅方向の幅及びゲート長方向の幅は、それぞれ、高誘電率絶縁膜１５ａのゲート幅方向の幅及びゲート長方向の幅と実質的に同一である。金属含有膜１７ｆは、その平面形状が、高誘電率絶縁膜１５ｄの平面形状と実質的に同一である。言い換えれば、金属含有膜１７ｆのゲート幅方向の幅及びゲート長方向の幅は、それぞれ、高誘電率絶縁膜１５ｄのゲート幅方向の幅及びゲート長方向の幅と実質的に同一である。
　金属含有膜１７ｅにおける一端部が第１の素子分離部１２Ｘ上に突き出す突き出し量（以下、「金属含有膜１７ｅにおける一端部の突き出し量」と称す）は、高誘電率絶縁膜１５ａにおける一端部の突き出し量と同じ（「同程度」も含む）であり、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。一方、金属含有膜１７ｅにおける他端部が第２の素子分離部１２Ｙ上に突き出す突き出し量（以下、「金属含有膜１７ｅにおける他端部の突き出し量」と称す）は、高誘電率絶縁膜１５ａにおける他端部の突き出し量と同じ（「同程度」も含む）であり、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。金属含有膜１７ｅにおける一端部の突き出し量と、金属含有膜１７ｅにおける他端部の突き出し量とは、例えば同じ（「同程度」も含む）である。
　金属含有膜１７ｆにおける一端部が第３の素子分離部１２Ｚ上に突き出す突き出し量（以下、「金属含有膜１７ｆにおける一端部の突き出し量」と称す）は、高誘電率絶縁膜１５ｄにおける一端部の突き出し量と同じ（「同程度」も含む）であり、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。一方、金属含有膜１７ｆにおける他端部が第２の素子分離部１２Ｙ上に突き出す突き出し量（以下、「金属含有膜１７ｆにおける他端部の突き出し量」と称す）は、高誘電率絶縁膜１５ｄにおける他端部の突き出し量と同じ（「同程度」も含む）であり、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。金属含有膜１７ｆにおける一端部の突き出し量と、金属含有膜１７ｆにおける他端部の突き出し量とは、例えば同じ（「同程度」も含む）である。
　金属含有膜１７ｅにおける一端部の突き出し量は、シリコン膜１８ｅにおける端部が第１の素子分離部１２Ｘ上に突き出す突き出し量（以下、「シリコン膜１８ｅにおける端部の突き出し量」と称す）に比べて小さい。シリコン膜１８ｅにおける端部の突き出し量は、例えば６０ｎｍ以上で且つ１５０ｎｍ以下である。
　金属含有膜１７ｆにおける一端部の突き出し量は、シリコン膜１８ｆにおける端部が第３の素子分離部１２Ｚ上に突き出す突き出し量（以下、「シリコン膜１８ｆにおける端部の突き出し量」と称す）に比べて小さい。シリコン膜１８ｆにおける端部の突き出し量は、例えば６０ｎｍ以上で且つ１５０ｎｍ以下である。
　以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図９Ａ～図９Ｃを参照しながら説明する。図９Ａ～図９Ｃは、本実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の断面図である。なお、図９Ａ～図９Ｃにおいて、第２の実施形態における構成要素と同様の構成要素には、図６Ａ～図７Ｃに示す符号と同一の符号を付す。従って、本実施形態では、第２の実施形態と同様の説明を適宜省略する。
　まず、第２の実施形態における図６Ａ～図６Ｃに示す工程と同様の工程を行う。これにより、図６Ｃに示す構成と同様の構成を得る。
　次に、図９Ａに示すように、例えばＣＶＤ法により、ゲート絶縁膜用膜１６上に、例えば窒化チタン又は窒化タンタルからなる金属含有膜１７を形成する。金属含有膜１７の膜厚は、例えば５ｎｍ～２０ｎｍ程度である。
　次に、図９Ｂに示すように、フォトリソグラフィ及びエッチングにより、金属含有膜１７及び高誘電率絶縁膜１５Ａ、１５Ｄを順次パターニングする。これにより、高誘電率絶縁膜１５Ａａ、１５Ｄｄ及び金属含有膜１７Ｅ、１７Ｆが形成される。
　高誘電率絶縁膜１５Ａａ及び金属含有膜１７Ｅのゲート幅方向の幅は、それぞれ、後に形成される高誘電率絶縁膜（図９Ｃ：１５ａ参照）及び金属含有膜（図９Ｃ：１７ｅ参照）のゲート幅方向の幅と実質的に同一である。高誘電率絶縁膜１５Ｄｄ及び金属含有膜１７Ｆのゲート幅方向の幅は、それぞれ、後に形成される高誘電率絶縁膜（図９Ｃ：１５ｄ参照）及び金属含有膜（図９Ｃ：１７ｆ参照）のゲート幅方向の幅と実質的に同一である。高誘電率絶縁膜１５Ａａの平面形状と金属含有膜１７Ｅの平面形状とは、実質的に同一である。高誘電率絶縁膜１５Ｄｄの平面形状と金属含有膜１７Ｆの平面形状とは、実質的に同一である。突き出し量Ｙ１ａと、突き出し量Ｙ２ａと、突き出し量Ｙ１ｂと、突き出し量Ｙ２ｂとは、例えば同じ（「同程度」も含む）であり、例えば１０ｎｍ以上で且つ５０ｎｍ以下である。
　なお、高誘電率絶縁膜１５Ａａ及び金属含有膜１７Ｅのゲート長方向の幅は、少なくとも、後に形成されるゲート電極（図９Ｃ：１９ｅ参照）のゲート長よりも大きければよい。例えば活性領域１１ａの表面を完全に覆うように高誘電率絶縁膜１５Ａａ及び金属含有膜１７Ｅが形成されることが望ましい。同様に、高誘電率絶縁膜１５Ｄｄ及び金属含有膜１７Ｆのゲート長方向の幅は、少なくとも、後に形成されるゲート電極（図９Ｃ：１９ｆ参照）のゲート長よりも大きければよい。例えば活性領域１１ｂの表面を完全に覆うように高誘電率絶縁膜１５Ｄｄ及び金属含有膜１７Ｆが形成されることが望ましい。
　このようにして、ゲート絶縁膜用膜１６Ａとゲート絶縁膜用膜１６Ｄが形成される。ゲート絶縁膜用膜１６Ａは、下地膜１４Ａと、そのゲート幅方向の幅が高誘電率絶縁膜（図９Ｃ：１５ａ参照）のゲート幅方向の幅と実質的に同一となるように設定された高誘電率絶縁膜１５Ａａとを有する。ゲート絶縁膜用膜１６Ｄは、下地膜１４Ｂと、そのゲート幅方向の幅が高誘電率絶縁膜（図９Ｃ：１５ｄ参照）のゲート幅方向の幅と実質的に同一となるように設定された高誘電率絶縁膜１５Ｄｄとを有する。ゲート絶縁膜用膜１６Ａ上には、その平面形状が高誘電率絶縁膜１５Ａａの平面形状と実質的に同一の金属含有膜１７Ｅが形成されている。ゲート絶縁膜用膜１６Ｄ上には、その平面形状が高誘電率絶縁膜１５Ｄｄの平面形状と実質的に同一の金属含有膜１７Ｆが形成されている。
　次に、図９Ｃに示すように、例えばＣＶＤ法により、半導体基板１１上に、高誘電率絶縁膜１５Ａａ、１５Ｄｄ及び金属含有膜１７Ｅ、１７Ｆを覆うように、例えばポリシリコンからなるシリコン膜を形成する。シリコン膜の膜厚は、例えば４０ｎｍ～８０ｎｍ程度である。このようにして、金属含有膜１７Ｅ、１７Ｆ及びシリコン膜を有するゲート電極用膜が形成される。
　次に、図９Ｃに示すように、フォトリソグラフィにより、シリコン膜上に、ゲート電極パターン形状を有するレジストパターン（図示省略）を形成する。その後、レジストパターンをマスクとして、例えばドライエッチングにより、ゲート電極用膜、ゲート絶縁膜用膜１６Ａ及びゲート絶縁膜用膜１６Ｄを順次パターニングする。ゲート電極用膜は、金属含有膜１７Ｅ、１７Ｆ及びシリコン膜を有する。ゲート絶縁膜用膜１６Ａは、下地膜１４Ａ及び高誘電率絶縁膜１５Ａａを有する。ゲート絶縁膜用膜１６Ｄは、下地膜１４Ｂ及び高誘電率絶縁膜１５Ｄｄを有する。その後、レジストパターンを除去する。これにより、活性領域１１ａ上には、下地膜１４ａ及びｎ型調整用金属を含む高誘電率絶縁膜１５ａを有するゲート絶縁膜１６ａを介して、金属含有膜１７ｅ及びシリコン膜１８ｅを有するゲート電極１９ｅが形成される。それと共に、活性領域１１ｂ上には、下地膜１４ｂ及びｐ型調整用金属を含む高誘電率絶縁膜１５ｄを有するゲート絶縁膜１６ｄを介して、金属含有膜１７ｆ及びシリコン膜１８ｆを有するゲート電極１９ｆが形成される。
　なお、図９Ｃは、ゲート幅方向の断面図であるため、図示されないが、第１の実施形態における図４Ｂ、即ち、ゲート長方向の断面図から判るように、下地膜１４Ａ、高誘電率絶縁膜１５Ａａ及び金属含有膜１７Ｅにおけるゲート長方向の両端部が除去される。そして、そのゲート長方向の幅が下地膜１４Ａ、高誘電率絶縁膜１５Ａａ及び金属含有膜１７Ｅのゲート長方向の幅よりも小さい下地膜１４ａ、高誘電率絶縁膜１５ａ及び金属含有膜１７ｅが形成される。同様に、下地膜１４Ｂ、高誘電率絶縁膜１５Ｄｄ及び金属含有膜１７Ｆにおけるゲート長方向の両端部が除去される。そして、そのゲート長方向の幅が下地膜１４Ｂ、高誘電率絶縁膜１５Ｄｄ及び金属含有膜１７Ｆのゲート長方向の幅よりも小さい下地膜１４ｂ、高誘電率絶縁膜１５ｄ及び金属含有膜１７ｆが形成される。
　次に、第１の実施形態における図３Ｃ及び図４Ｃに示す工程以降の工程と同様の工程を行う。これにより、オフセットスペーサ２０ａ、２０ｂ、ｎ型エクステンション領域２１ａ、ｐ型エクステンション領域２１ｂ、サイドウォール２４ａ、２４ｂ、ｎ型ソースドレイン領域２５ａ及びｐ型ソースドレイン領域２５ｂを形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　本実施形態に係る半導体装置及びその製造方法によると、第２の実施形態と同様の効果を得ることができる。
　なお、本実施形態では、高誘電率絶縁膜１５ａ、１５ｄのゲート幅方向の幅と金属含有膜１７ｅ、１７ｆのゲート幅方向の幅とが、実質的に同一である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。製造ばらつきにより、高誘電率絶縁膜のゲート幅方向の幅と金属含有膜のゲート幅方向の幅とが、互いに異なる可能性がある。具体的には例えば、図９Ｂに示すような金属含有膜１７及び高誘電率絶縁膜１５Ａ、１５Ｄに対して行うパターニング時に、高誘電率絶縁膜１５Ａａ、１５Ｄｄのゲート幅方向の幅と金属含有膜１７Ｅ、１７Ｆのゲート幅方向の幅との間に、差異が生じる可能性がある。
　以上に説明したように、本発明は、ゲート幅が狭くなることがあっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止することができ、ｎ型調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
１１，１０１　　半導体基板
１１ａ，１１ｂ，１０１ａ，１０１ｂ　　活性領域
１２，１０２　　素子分離領域
１２Ｘ　　第１の素子分離部
１２Ｙ　　第２の素子分離部
１２Ｚ　　第３の素子分離部
１３ａ，１０３ａ　　ｐ型ウェル領域
１３ｂ，１０３ｂ　　ｎ型ウェル領域
１４Ａ，１４Ｂ　　下地膜
１４ａ，１４ｂ　　下地膜
１５Ｘ　　高誘電率絶縁膜
１５Ｙ　　ｐ型調整用金属膜
１５Ｚ　　ｎ型調整用金属膜
１５Ａ，１５Ａａ　　高誘電率絶縁膜（ｎ型調整用金属を含む）
１５Ｂ，１５Ｄ，１５Ｄｄ　　高誘電率絶縁膜（ｐ型調整用金属を含む）
１５ａ，１０５ａ　　高誘電率絶縁膜（ｎ型調整用金属を含む）
１５ｂ，１５ｄ，１０５ｂ　　高誘電率絶縁膜（ｐ型調整用金属を含む）
１６　　ゲート絶縁膜用膜
１６Ａ，１６Ｄ　　ゲート絶縁膜用膜
１６ａ，１６ｂ，１６ｄ，１０６ａ，１０６ｂ　　ゲート絶縁膜
１７，１７Ｅ，１７Ｆ　　金属含有膜
１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ　　金属含有膜
１８　　シリコン膜
１８ａ，１８ｂ，１８ｅ，１８ｆ　　シリコン膜
１９　　ゲート電極用膜
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，１０９ａ，１０９ｂ　　ゲート電極
２０ａ，２０ｂ　　オフセットスペーサ
２１ａ，１１０ａ　　ｎ型エクステンション領域
２１ｂ，１１０ｂ　　ｐ型エクステンション領域
２２ａ，２２ｂ　　内側サイドウォール
２３ａ，２３ｂ　　外側サイドウォール
２４ａ，２４ｂ，１１１ａ，１１１ｂ　　サイドウォール
２５ａ，１１２ａ　　ｎ型ソースドレイン領域
２５ｂ，１１２ｂ　　ｐ型ソースドレイン領域
３１　　保護膜
３２　　開口部
１５ａｘ，１５ｄｘ，１０５ａｘ　　一側面
１５ａｙ，１５ｄｙ，１０５ａｙ　　他側面
１７ｅｘ，１７ｆｘ　　一側面
１７ｅｙ，１７ｆｙ　　他側面
１９ａｘ，１９ｂｘ，１９ｃｘ，１９ｄｘ，１９ｅｘ，１９ｆｘ　　側面
Ｘ１，Ｘ２　　距離
Ｙ１ａ，Ｙ１ｂ，Ｙ２ａ，Ｙ２ｂ　　突き出し量

Claims (20)

  1. 　ｎ型ＭＩＳトランジスタを備えた半導体装置であって、
    　前記ｎ型ＭＩＳトランジスタは、
    　半導体基板における素子分離領域に囲まれた第１の活性領域と、
    　前記第１の活性領域上及び前記素子分離領域上に形成され、第１の調整用金属を含む第１の高誘電率絶縁膜を有する第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
    　前記第１の高誘電率絶縁膜は、前記第１の活性領域のゲート幅方向の一端に隣接する前記素子分離領域における第１の素子分離部上に突き出している一端部を有し、前記第１の高誘電率絶縁膜のゲート幅方向の一側面は、前記第１の素子分離部上に位置し、
    　前記第１のゲート電極は、前記第１の素子分離部上に突き出している端部を有し、
    　前記第１の高誘電率絶縁膜における前記一端部が前記第１の素子分離部上に突き出す突き出し量は、前記第１のゲート電極における前記端部が前記第１の素子分離部上に突き出す突き出し量に比べて小さいことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の調整用金属はランタンであることを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜における前記一端部が前記第１の素子分離部上に突き出す突き出し量は、１０ｎｍ以上で且つ５０ｎｍ以下であり、
    　前記第１のゲート電極における前記端部が前記第１の素子分離部上に突き出す突き出し量は、６０ｎｍ以上で且つ１５０ｎｍ以下であることを特徴とする半導体装置。
  4. 　請求項１～３のいずれか１項に記載の半導体装置において、
    　前記半導体装置は、ｐ型ＭＩＳトランジスタをさらに備え、
    　前記ｐ型ＭＩＳトランジスタは、
    　前記半導体基板における前記素子分離領域に囲まれ、前記第１の活性領域との間に前記第１の活性領域のゲート幅方向の他端に隣接する前記素子分離領域における第２の素子分離部を挟んで設けられた第２の活性領域と、
    　前記第２の活性領域上及び前記素子分離領域上に形成され、第２の調整用金属を含む第２の高誘電率絶縁膜を有する第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
    　前記第１のゲート電極と前記第２のゲート電極とは、前記第２の素子分離部上において、互いに接続していることを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第２の調整用金属はアルミニウムであることを特徴とする半導体装置。
  6. 　請求項４又は５に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜は、前記第２の素子分離部上に突き出している他端部を有し、前記第１の高誘電率絶縁膜のゲート幅方向の他側面は、前記第２の素子分離部上に位置し、
    　前記第１の活性領域のゲート幅方向の前記他端から前記第１の高誘電率絶縁膜のゲート幅方向の前記他側面までの距離は、前記第２の活性領域のゲート幅方向の他端から前記第１の高誘電率絶縁膜のゲート幅方向の前記他側面までの距離に比べて小さいことを特徴とする半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜における前記他端部が前記第２の素子分離部上に突き出す突き出し量は、前記第１の高誘電率絶縁膜における前記一端部が前記第１の素子分離部上に突き出す突き出し量と同じであることを特徴とする半導体装置。
  8. 　請求項６又７に記載の半導体装置において、
    　前記第２の高誘電率絶縁膜は、第１の部分を有し、
    　前記第１の部分は、前記第２の素子分離部上、前記第２の活性領域上、及び前記第２の活性領域のゲート幅方向の一端に隣接する前記素子分離領域における第３の素子分離部上に形成され、
    　前記第１の部分は、前記第２の素子分離部上において、前記第１の高誘電率絶縁膜における前記他端部と隣接していることを特徴とする半導体装置。
  9. 　請求項４～８のいずれか１項に記載の半導体装置において、
    　前記第２の高誘電率絶縁膜は、第２の部分を有し、
    　前記第２の部分は、前記第１の素子分離部と前記第１のゲート電極における前記端部との間に形成され、
    　前記第２の部分は、前記第１の素子分離部上において、前記第１の高誘電率絶縁膜における前記一端部と隣接していることを特徴とする半導体装置。
  10. 　請求項１～９のいずれか１項に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有し、
    　前記金属含有膜における端部が前記第１の素子分離部上に突き出す突き出し量と前記シリコン膜における端部が前記第１の素子分離部上に突き出す突き出し量とは、同じであることを特徴とする半導体装置。
  11. 　請求項４～７のいずれか１項に記載の半導体装置において、
    　前記第２の高誘電率絶縁膜は、前記第２の活性領域のゲート幅方向の一端に隣接する前記素子分離領域における第３の素子分離部上に突き出している一端部を有し、
    　前記第２のゲート電極は、前記第３の素子分離部上に突き出している端部を有し、
    　前記第２の高誘電率絶縁膜における前記一端部が前記第３の素子分離部上に突き出す突き出し量は、前記第２のゲート電極における前記端部が前記第３の素子分離部上に突き出す突き出し量に比べて小さいことを特徴とする半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜は、前記第２の素子分離部上に突き出している他端部を有し、
    　前記第２の高誘電率絶縁膜は、前記第２の活性領域のゲート幅方向の他端に隣接する前記第２の素子分離部上に突き出している他端部を有し、
    　前記第１の高誘電率絶縁膜における前記他端部と前記第２の高誘電率絶縁膜における前記他端部とは、前記第２の素子分離部上において、互いに離間していることを特徴とする半導体装置。
  13. 　請求項１～７、１１、１２のいずれか１項に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１の高誘電率絶縁膜の上面、及び前記第１の高誘電率絶縁膜のゲート幅方向の前記一側面を覆うように形成され、
    　前記第１の高誘電率絶縁膜のゲート幅方向の前記一側面は、前記第１のゲート電極と接していることを特徴とする半導体装置。
  14. 　請求項１～７、１１～１３のいずれか１項に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有し、
    　前記金属含有膜における端部が前記第１の素子分離部上に突き出す突き出し量と前記シリコン膜における端部が前記第１の素子分離部上に突き出す突き出し量とは、同じであり、
    　前記金属含有膜は、前記第１の高誘電率絶縁膜の上面、及び前記第１の高誘電率絶縁膜のゲート幅方向の前記一側面を覆うように形成され、
    　前記第１の高誘電率絶縁膜のゲート幅方向の前記一側面は、前記金属含有膜と接していることを特徴とする半導体装置。
  15. 　請求項１～７のいずれか１項に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された金属含有膜と、前記金属含有膜上に形成されたシリコン膜とを有し、
    　前記金属含有膜における端部が前記第１の素子分離部上に突き出す突き出し量は、前記シリコン膜における端部が前記第１の素子分離部上に突き出す突き出し量に比べて小さいことを特徴とする半導体装置。
  16. 　請求項１５に記載の半導体装置において、
    　前記金属含有膜における前記端部が前記第１の素子分離部上に突き出す突き出し量は、前記第１の高誘電率絶縁膜における前記一端部が前記第１の素子分離部上に突き出す突き出し量と同じであることを特徴とする半導体装置。
  17. 　請求項１５又は１６に記載の半導体装置において、
    　前記シリコン膜は、前記金属含有膜の上面、前記第１の素子分離部上に位置する前記金属含有膜のゲート幅方向の一側面、及び前記第１の高誘電率絶縁膜のゲート幅方向の前記一側面を覆うように形成され、
    　前記第１の高誘電率絶縁膜のゲート幅方向の前記一側面及び前記金属含有膜のゲート幅方向の前記一側面は、前記シリコン膜と接していることを特徴とする半導体装置。
  18. 　請求項４～７のいずれか１項に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第１の金属含有膜と、前記第１の金属含有膜上に形成された第１のシリコン膜とを有し、
    　前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第２の金属含有膜と、前記第２の金属含有膜上に形成された第２のシリコン膜とを有し、
    　前記第１のシリコン膜と前記第２のシリコン膜とは、前記第２の素子分離部上において、互いに接続して一体化形成されている一方、前記第１の金属含有膜と前記第２の金属含有膜とは、前記第２の素子分離部上において、互いに接続せずに離間していることを特徴とする半導体装置。
  19. 　半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有するｎ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
    　前記半導体基板に素子分離領域に囲まれた前記第１の活性領域を形成する工程（ａ）と、
    　前記第１の活性領域上及び前記素子分離領域上に、第１の調整用金属を含む第１の高誘電率絶縁膜を有する前記第１のゲート絶縁膜を形成する工程（ｂ）と、
    　前記第１のゲート絶縁膜上に前記第１のゲート電極を形成する工程（ｃ）とを備え、
    　前記工程（ｂ）において、前記第１の高誘電率絶縁膜は、前記第１の活性領域のゲート幅方向の一端に隣接する前記素子分離領域における第１の素子分離部上に突き出している一端部を有し、
    　前記工程（ｃ）において、前記第１のゲート電極は、前記第１の素子分離部上に突き出している端部を有し、
    　前記第１の高誘電率絶縁膜における前記一端部が前記第１の素子分離部上に突き出す突き出し量は、前記第１のゲート電極における前記端部が前記第１の素子分離部上に突き出す突き出し量に比べて小さいことを特徴とする半導体装置の製造方法。
  20. 　請求項１９に記載の半導体装置の製造方法において、
    　前記半導体装置は、前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有するｐ型ＭＩＳトランジスタをさらに備え、
    　前記工程（ａ）は、前記半導体基板における前記素子分離領域に囲まれ、前記第１の活性領域との間に前記第１の活性領域のゲート幅方向の他端に隣接する前記素子分離領域における第２の素子分離部を挟んで設けられた前記第２の活性領域を形成する工程を含み、
    　前記工程（ｂ）は、前記第２の活性領域上及び前記素子分離領域上に、第２の調整用金属を含む第２の高誘電率絶縁膜を有する前記第２のゲート絶縁膜を形成する工程を含み、
    　前記工程（ｃ）は、前記第２のゲート絶縁膜上に前記第２のゲート電極を形成する工程を含み、
    　前記工程（ｃ）において、前記第１のゲート電極と前記第２のゲート電極とは、前記第２の素子分離部上において、互いに接続していることを特徴とする半導体装置の製造方法。
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