JP2000332242A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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film
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隆 黒井
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康悦 伊藤
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勝臣 塩沢
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Abstract

(57)【要約】 【課題】 ゲート抵抗を増大させることなくチャネル長
を短くすることにより、動作速度の高速化を実現し得る
半導体装置及びその製造方法を得る。 【解決手段】 ＭＯＳＦＥＴは、半導体基板１の主面内
に形成された溝型素子分離構造２と、半導体基板１の主
面内に選択的に形成され、チャネル領域５０を挟んで互
いに対向する一対のエクステンション３及びソース・ド
レイン領域４と、溝型素子分離構造２上及びシリコン酸
化膜１２を介してソース・ドレイン領域４上に形成され
たシリコン酸化膜５と、シリコン酸化膜５の側面上に形
成されたサイドウォール６と、チャネル領域５０が形成
されている部分の半導体基板１の主面上に形成されたゲ
ート絶縁膜７と、サイドウォール６の側面とゲート絶縁
膜７の上面とによって形成される逆テーパ状の凹部を充
填するように形成されたゲート電極８とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に、金属膜によって構成された
ゲート電極を有するＭＯＳＦＥＴ及びその製造方法に関
するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴのゲート電極としては、ポ
リシリコン膜と金属シリサイド膜との積層構造から成る
ポリサイドゲートが多く用いられている。しかし、ゲー
ト抵抗を低減してＭＯＳＦＥＴのさらなる高速動作を実
現するためには、タングステン膜等の金属膜によってゲ
ート電極を構成することが有効である。
【０００３】ゲート電極を金属膜によって構成する場
合、金属膜の耐熱性が低い等の理由から、ゲート電極を
形成した後の熱処理が制限される。このため、例えば、
通常はゲート電極形成後に形成されるソース・ドレイン
領域の熱処理が制限されてドーパントの活性化が不十分
となり、その結果、ソース・ドレイン抵抗が増大してＭ
ＯＳＦＥＴの駆動能力が低下するという不都合が生じ
る。しかしながら、かかる不都合を解決するための方法
として、ゲート電極のダミーとしてのダミー電極を形成
することにより、ゲート電極を形成する前にソース・ド
レイン領域を形成する方法（リプレイス法）が提案され
ている。
【０００４】図３６は、従来のリプレイス法によって形
成されたゲート電極を有するＭＯＳＦＥＴの構造を示す
断面図である（Ext.Abst.of Internatinal Electron De
vices Meeting 1998 pp.785-788参照）。図３６に示す
従来のＭＯＳＦＥＴは、半導体基板１０１と、素子分離
領域における半導体基板１０１の主面内に形成された溝
型素子分離構造１０２と、素子形成領域における半導体
基板１０１の主面内に選択的に形成された、チャネル領
域を挟んで互いに対向する一対のソース・ドレイン領域
１０３と、溝型素子分離構造１０２上及びシリコン酸化
膜１０８を介してソース・ドレイン領域１０３上に形成
されたシリコン酸化膜１０４と、素子形成領域において
シリコン酸化膜１０４が形成されていない部分の半導体
基板１０１の主面上に形成されたゲート絶縁膜１０５
と、シリコン酸化膜１０４の側面とゲート絶縁膜１０５
の上面とによって形成される凹部を充填するように形成
されたゲート電極１０６とを備えている。
【０００５】図３７〜４２は、図３６に示したＭＯＳＦ
ＥＴの製造方法を工程順に示す断面図である。まず、単
結晶シリコンから成る半導体基板１０１の素子分離領域
における主面内に、絶縁膜によって充填された溝型素子
分離構造１０２を形成する。その後、ウェルを形成する
こと、及びＭＯＳＦＥＴの動作しきい値電圧を調整する
ことを目的として、イオン注入法によって半導体基板１
０１内にボロンイオン１０７を注入する（図３７）。
【０００６】次に、熱酸化法によって、半導体基板１０
１の主面上にシリコン酸化膜１０８を形成する。その
後、ＣＶＤ法によって、ポリシリコン膜及びシリコン窒
化膜をシリコン酸化膜１０８上にこの順に形成する。そ
の後、写真製版法及び異方性ドライエッチング法によっ
てポリシリコン膜及びシリコン窒化膜を所定形状にパタ
ーニングすることにより、ポリシリコン膜１０９及びシ
リコン窒化膜１１０がこの順に積層された積層構造を有
するダミー電極１５０を、シリコン酸化膜１０８上に選
択的に形成する（図３８）。
【０００７】次に、イオン注入法によって半導体基板１
０１内にヒ素イオン１１１を注入することにより、半導
体基板１０１の主面内にソース・ドレイン領域１０３を
形成する（図３９）。その後、熱処理を行うことによ
り、注入したヒ素イオン１１１を活性化する。次に、Ｃ
ＶＤ法によってシリコン酸化膜を全面に形成する。その
後、ＣＭＰ（Chemical Mechanical Polishing）法によ
って、ダミー電極１５０の上面が露出するまでシリコン
酸化膜を研磨することにより、シリコン酸化膜１０４を
形成する（図４０）。次に、ダミー電極１５０及びダミ
ー電極１５０下のシリコン酸化膜１０８を除去する（図
４１）。図４１において、シリコン酸化膜１０４，１０
８は、ゲート電極を形成するための鋳型として機能す
る。
【０００８】次に、熱酸化法によって、シリコン酸化膜
から成るゲート絶縁膜１０５を半導体基板１０１の主面
上に形成する。その後、ＣＶＤ法又はスパッタリング法
によって、タングステン膜１１３を全面に形成する（図
４２）。次に、ＣＭＰ法によって、シリコン酸化膜１０
４の上面が露出するまでタングステン膜１１３を研磨す
ることにより、図３６に示した構造を得る。
【０００９】図４３は、従来のリプレイス法によって形
成されたゲート電極を有する他のＭＯＳＦＥＴの構造を
示す断面図である（Ext.Abst.of Internatinal Electro
n Devices Meeting 1998 pp.777-780参照）。図４３に
示す従来のＭＯＳＦＥＴは、図３６に示したＭＯＳＦＥ
Ｔと同様の半導体基板１０１及び溝型素子分離構造１０
２と、素子形成領域における半導体基板１０１の主面内
に選択的に形成された、チャネル領域を挟んで互いに対
向する一対のエクステンション１２１及びソース・ドレ
イン領域１２２と、溝型素子分離構造１０２上及びシリ
コン酸化膜１２７を介してエクステンション１２１上に
形成されたシリコン酸化膜１２３と、シリコン酸化膜１
２３の側面内に形成されたサイドウォール１２４と、素
子形成領域においてシリコン酸化膜１２３及びサイドウ
ォール１２４が形成されていない部分の半導体基板１０
１の主面上に形成されたゲート絶縁膜１２５と、サイド
ウォール１２４の側面とゲート絶縁膜１２５の上面とに
よって形成される凹部を充填するように形成されたゲー
ト電極１２６とを備えている。
【００１０】図４４〜５０は、図４３に示したＭＯＳＦ
ＥＴの製造方法を工程順に示す断面図である。まず、上
記と同様の方法によって、図３７に示した構造と同様の
構造を得る。その後、熱酸化法によって、半導体基板１
０１の主面上にシリコン酸化膜１２７を形成する。その
後、ＣＶＤ法によって、シリコン酸化膜１２７上にポリ
シリコン膜を形成する。その後、写真製版法及び異方性
ドライエッチング法によってポリシリコン膜を所定形状
にパターニングすることにより、ポリシリコン膜からな
るダミー電極１２８を、シリコン酸化膜１２７上に選択
的に形成する（図４４）。
【００１１】次に、イオン注入法によって半導体基板１
０１内にヒ素イオン１２９を注入することにより、半導
体基板１０１の主面内にエクステンション１２１を形成
する（図４５）。次に、ＣＶＤ法によって全面にシリコ
ン窒化膜を形成する。その後、異方性ドライエッチング
法によって該シリコン窒化膜をエッチングすることによ
り、シリコン窒化膜から成るサイドウォール１２４をダ
ミー電極１２８の側面上に形成する。その後、イオン注
入法によって半導体基板１０１内にヒ素イオン１３０を
注入することにより、エクステンション１２１よりも深
いソース・ドレイン領域１２２を形成する（図４６）。
その後、熱処理を行うことにより、注入したヒ素イオン
１３０を活性化する。
【００１２】次に、ＣＶＤ法によってシリコン酸化膜を
全面に形成する。その後、ＣＭＰ法によって、ダミー電
極１２８の上面が露出するまでシリコン酸化膜を研磨す
ることにより、シリコン酸化膜１２３を形成する（図４
７）。次に、ダミー電極１２８及びダミー電極１２８下
のシリコン酸化膜１２７を除去する（図４８）。図４８
において、シリコン酸化膜１２３，１２７及びサイドウ
ォール１２４は、ゲート電極を形成するための鋳型とし
て機能する。
【００１３】次に、熱酸化法によって、シリコン酸化膜
から成るゲート絶縁膜１２５を半導体基板１０１の主面
上に形成する。その後、ＣＶＤ法又はスパッタリング法
によって、タングステンナイトライド膜１３１及びタン
グステン膜１３２をこの順に全面に形成する（図４
９）。次に、写真製版法によって、所定のパターンを有
するフォトレジスト１３３をタングステン膜１３２上に
形成する。その後、異方性ドライエッチング法によっ
て、タングステンナイトライド膜１３１及びタングステ
ン膜１３２をエッチングすることにより、タングステン
ナイトライド膜１３４及びタングステン膜１３５から成
るゲート電極１２６を形成する（図５０）。図５０に示
すように、ゲート電極１２６の側端部はシリコン酸化膜
１２３上に延在している。次に、タングステンナイトラ
イド膜１３５上のフォトレジスト１３３を除去すること
により、図４３に示した構造を得る。
【００１４】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置及びその製造方法には、以下のような問
題があった。まず、ＭＯＳＦＥＴの駆動能力を高めて動
作速度の高速化を図るためにはチャネル長を短くするこ
とが有効であるが、例えば図３６，４１に示した従来の
半導体装置及びその製造方法では、チャネル長はダミー
電極１５０のゲート長にほぼ等しい。従って、チャネル
長はダミー電極１５０を形成する際に採用した写真製版
技術の最小解像限界によって規定されるため、チャネル
長を短くすることが困難であるという問題があった。し
かも、チャネル長を短くするために単にダミー電極を微
細化したのでは、ゲート電極のゲート抵抗が増大すると
いう問題もある。
【００１５】また、例えば図３６に示したように、従来
の半導体装置及びその製造方法では、金属膜によって構
成されているゲート電極１０６の上面が露出している。
従って、ソース・ドレイン領域との電気的接触をとるた
めのコンタクトホールを形成する際に、ゲート電極とコ
ンタクトホールとの接触を回避するための技術であるセ
ルフアラインコンタクト形成技術を使用できないという
問題もあった。
【００１６】本発明はこのような問題を解決するために
成されたものであり、ゲート抵抗を増大させることなく
チャネル長を短くすることにより、ＭＯＳＦＥＴの駆動
能力を高めて動作速度の高速化を実現し得る半導体装置
及びその製造方法を得ること、並びに、セルフアライン
コンタクト形成技術の使用が可能であるゲート電極を有
する半導体装置及びその製造方法を得ることを目的とす
るものである。
【００１７】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、基板と、基板の主面内におい
て、チャネル領域を挟んで形成されたソース・ドレイン
領域と、チャネル領域が形成されている部分の基板の主
面上に形成されたゲート絶縁膜と、ゲート絶縁膜の上面
上に形成された逆テーパ状のゲート電極とを備えるもの
である。
【００１８】また、この発明のうち請求項２に記載の半
導体装置は、基板と、基板の主面内において、チャネル
領域を挟んで形成されたソース・ドレイン領域と、ソー
ス・ドレイン領域が形成されている部分の基板の主面上
に形成された第１の絶縁膜と、第１の絶縁膜の側面上に
形成された、第２の絶縁膜から成るサイドウォールと、
チャネル領域が形成されている部分の基板の主面上に形
成された、第３の絶縁膜から成るゲート絶縁膜と、サイ
ドウォールの側面とゲート絶縁膜の上面とによって形成
される逆テーパ状の凹部を充填するように形成されたゲ
ート電極とを備えるものである。
【００１９】また、この発明のうち請求項３に記載の半
導体装置は、請求項２に記載の半導体装置であって、第
３の絶縁膜は、シリコン酸化膜よりも誘電率が大きい材
質によって構成されていることを特徴とするものであ
る。
【００２０】また、この発明のうち請求項４に記載の半
導体装置は、請求項３に記載の半導体装置であって、第
３の絶縁膜は、サイドウォールの側面上にのみ延在して
形成されていることを特徴とするものである。
【００２１】また、この発明のうち請求項５に記載の半
導体装置は、請求項２に記載の半導体装置であって、基
板内において、ゲート絶縁膜の下方のみに局所的に形成
され、ソース・ドレイン領域の導電型と反対の導電型を
有する不純物領域をさらに備えることを特徴とするもの
である。
【００２２】また、この発明のうち請求項６に記載の半
導体装置は、請求項２に記載の半導体装置であって、ソ
ース・ドレイン領域は、サイドウォールが形成されてい
る部分の基板の主面内にも形成され、基板内において、
ゲート絶縁膜及びサイドウォールの下方のみに局所的に
され、ソース・ドレイン領域の導電型と反対の導電型を
有する不純物領域をさらに備えることを特徴とするもの
である。
【００２３】また、この発明のうち請求項７に記載の半
導体装置は、請求項２に記載の半導体装置であって、ゲ
ート電極の上面上に形成され、サイドウォールとともに
ゲート電極を取り囲む第４の絶縁膜をさらに備え、第２
及び第４の絶縁膜の材質は、第１の絶縁膜の材質とは異
なることを特徴とするものである。
【００２４】また、この発明のうち請求項８に記載の半
導体装置は、請求項２に記載の半導体装置であって、ゲ
ート電極の周縁部は、第１の絶縁膜の上面上に延在して
形成されていることを特徴とするものである。
【００２５】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、（ａ）後にゲート電極が形成さ
れる部分の基板の主面上に、構造体を形成する工程と、
（ｂ）構造体が形成されていない部分の基板の主面内
に、ソース・ドレイン領域を形成する工程と、（ｃ）構
造体が形成されていない部分の基板の主面上に、第１の
絶縁膜を形成する工程と、（ｄ）工程（ｃ）よりも後に
実行され、構造体を除去する工程と、（ｅ）工程（ｄ）
によって得られる構造上に第２の絶縁膜を形成し、基板
の深さ方向にエッチングレートの高い異方性エッチング
によって第２の絶縁膜をエッチングすることにより、第
１の絶縁膜の側面上にサイドウォールを形成する工程
と、（ｆ）第１の絶縁膜及びサイドウォールが形成され
ていない部分の基板の主面上に、第３の絶縁膜から成る
ゲート絶縁膜を形成する工程と、（ｇ）サイドウォール
の側面とゲート絶縁膜の上面とによって形成される逆テ
ーパ状の凹部を充填するように、ゲート電極を形成する
工程とを備えるものである。
【００２６】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ａ）においては、第２の絶
縁膜の材質とは異なる材質から成る第１の膜と、第１の
絶縁膜の材質とは異なる材質から成る第２の膜とをこの
順に積層することによって構造体が形成され、工程
（ｄ）は、（ｄ−１）工程（ｃ）と工程（ｅ）との間に
実行され、第１の膜を残して第２の膜を除去する工程
と、（ｄ−２）工程（ｅ）と工程（ｆ）との間に実行さ
れ、第１の膜をウェットエッチングにより除去する工程
とを有することを特徴とするものである。
【００２７】また、この発明のうち請求項１１に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ａ）においては、第１の絶
縁膜の材質とは異なる材質から成る構造体が形成され、
工程（ｄ）において、構造体はウェットエッチングによ
り除去されることを特徴とするものである。
【００２８】また、この発明のうち請求項１２に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ｆ）においては、シリコン
酸化膜よりも誘電率が大きい材質から成る第３の絶縁膜
が形成されることを特徴とするものである。
【００２９】また、この発明のうち請求項１３に記載の
半導体装置の製造方法は、請求項１２に記載の半導体装
置の製造方法であって、工程（ｆ）は、（ｘ−１）工程
（ｅ）によって得られる構造上に第３の絶縁膜を形成す
る工程と、（ｘ−２）第１の絶縁膜の上面上に形成され
た第３の絶縁膜を除去する工程とを有することを特徴と
するものである。
【００３０】また、この発明のうち請求項１４に記載の
半導体装置の製造方法は、請求項１３に記載の半導体装
置の製造方法であって、工程（ｇ）は、（ｙ−１）工程
（ｘ−１）よりも後に実行され、第３の絶縁膜上に、ゲ
ート電極の材質である導体膜を形成する工程と、（ｙ−
２）工程（ｙ−１）よりも後に実行され、第１の絶縁膜
の上面が露出するまで導体膜を薄膜化することにより、
ゲート電極を形成する工程とを有し、工程（ｘ−２）
は、工程（ｙ−２）の実行過程において併せて実行され
ることを特徴とするものである。
【００３１】また、この発明のうち請求項１５に記載の
半導体装置の製造方法は、請求項１３に記載の半導体装
置の製造方法であって、工程（ｇ）は、（ｚ−１）工程
（ｘ−１）よりも後に実行され、第３の絶縁膜上に、ゲ
ート電極の材質である導体膜を形成する工程と、（ｚ−
２）工程（ｚ−１）と工程（ｘ−２）との間に実行さ
れ、第１の絶縁膜の上面上に形成された第３の絶縁膜が
露出するまで導体膜を薄膜化することにより、ゲート電
極を形成する工程とを有し、工程（ｘ−２）において、
第３の絶縁膜は、工程（ｚ−２）により露出した第３の
絶縁膜をエッチングすることによって除去されることを
特徴とするものである。
【００３２】また、この発明のうち請求項１６に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、（ｈ）工程（ｅ）と工程（ｆ）と
の間に実行され、第１の絶縁膜及びサイドウォールをマ
スクとして基板内に不純物を導入することにより、ソー
ス・ドレイン領域の導電型と反対の導電型を有する不純
物領域を形成する工程さらに備えることを特徴とするも
のである。
【００３３】また、この発明のうち請求項１７に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ｂ）において、ソース・ド
レイン領域は、構造体の周縁部下方における基板の主面
内にも延在して形成され、（ｉ）工程（ｄ）と工程
（ｅ）との間に実行され、第１の絶縁膜をマスクとして
基板内に不純物を導入することにより、ソース・ドレイ
ン領域の導電型と反対の導電型を有する不純物領域を形
成する工程さらに備えることを特徴とするものである。
【００３４】また、この発明のうち請求項１８に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、第１の絶縁膜の材質と第２の絶縁
膜の材質とは互いに異なり、（ｊ）ゲート電極を、その
上面から所定の膜厚だけ除去する工程と、（ｋ）工程
（ｊ）よりも後に実行され、ゲート電極上に、第１の絶
縁膜の材質とは異なる材質から成る第４の絶縁膜を形成
する工程とをさらに備えることを特徴とするものであ
る。
【００３５】また、この発明のうち請求項１９に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ｇ）は、（ｇ−１）工程
（ｆ）によって得られる構造上に、ゲート電極の材質で
ある導体膜を形成する工程と、（ｇ−２）導体膜をパタ
ーニングすることにより、第１の絶縁膜の上面上に延在
する周縁部を有するゲート電極を形成する工程とを有す
ることを特徴とするものである。
【００３６】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るＭＯＳＦＥＴの構造を示す断面図で
ある。図１に示すように本実施の形態１に係るＭＯＳＦ
ＥＴは、半導体基板１と、素子分離領域における半導体
基板１の主面内に形成された溝型素子分離構造２と、素
子形成領域における半導体基板１の主面内に選択的に形
成され、チャネル領域５０を挟んで互いに対向する一対
のエクステンション３及びソース・ドレイン領域４と、
溝型素子分離構造２上及びシリコン酸化膜１２を介して
ソース・ドレイン領域４上に形成されたシリコン酸化膜
５と、シリコン酸化膜５の側面上に形成されたサイドウ
ォール６と、チャネル領域５０が形成されている部分の
半導体基板１の主面上に形成されたゲート絶縁膜７と、
サイドウォール６の側面とゲート絶縁膜７の上面とによ
って形成される凹部を充填するように形成されたゲート
電極８とを備えている。
【００３７】図２〜１４は、本発明の実施の形態１に係
るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。まず、単結晶シリコンから成る半導体基板１の素子
分離領域における主面内に、絶縁膜によって充填された
溝型素子分離構造２を形成する。その後、ウェルを形成
すること、及びＭＯＳＦＥＴの動作しきい値電圧を調整
することを目的として、イオン注入法によって半導体基
板１内にボロンイオン９を注入する（図２）。
【００３８】次に、熱酸化法によって、３〜１０ｎｍ程
度の膜厚を有するシリコン酸化膜１０を半導体基板１の
主面上に形成する。その後、ＣＶＤ法によって、２００
ｎｍ程度の膜厚を有するポリシリコン膜１１をシリコン
酸化膜１０上に形成する（図３）。次に、写真製版法及
び異方性ドライエッチング法によってポリシリコン膜１
１を所定形状にパターニングすることにより、ポリシリ
コン膜からなるダミー電極１３（構造体）を、シリコン
酸化膜１０上に選択的に形成する（図４）。
【００３９】次に、イオン注入法によって、注入エネル
ギーが５〜３０ｋｅＶの範囲で、注入方向を半導体基板
１の主面の法線方向に対して３０〜７０度傾けて、ヒ素
イオン１５を半導体基板１内に注入する。これにより、
半導体基板１の主面内にエクステンション３を形成する
（図５）。次に、イオン注入法によって、注入エネルギ
ーが１０〜５０ｋｅＶの範囲で、注入方向を半導体基板
１の主面の法線方向に対して垂直かあるいは１０度程度
傾けて、ヒ素イオン１６を半導体基板１内に注入する。
これにより、半導体基板１の主面内に、エクステンショ
ン３よりも深く、かつダミー電極１３の下方への延在量
が少ないソース・ドレイン領域４を形成する（図６）。
その後、熱処理を行うことにより、注入したヒ素イオン
１６を活性化する。
【００４０】次に、ＣＶＤ法によって、４００ｎｍ程度
の膜厚を有するシリコン酸化膜を全面に形成する。但
し、シリコン酸化膜の代わりに、シリコン酸化膜よりも
誘電率の小さい材料から成る絶縁膜を形成してもよい。
その後、ＣＭＰ法によって、ダミー電極１３の上面が露
出するまでシリコン酸化膜を研磨することにより、シリ
コン酸化膜５を形成する（図７）。次に、ドライエッチ
ング法あるいはウェットエッチング法によって、ダミー
電極１３を除去する（図８）。図８において、シリコン
酸化膜５は、ゲート電極を形成するための鋳型として機
能する。
【００４１】次に、ＣＶＤ法によって、１０〜５０ｎｍ
程度の膜厚を有するシリコン窒化膜１７を全面に形成す
る（図９）。次に、半導体基板１の深さ方向にエッチン
グレートの高い異方性ドライエッチング法によってシリ
コン窒化膜１７をエッチングすることにより、シリコン
窒化膜から成るサイドウォール６をシリコン酸化膜５の
側面上に形成する（図１０）。次に、フッ酸を用いたウ
ェットエッチング法によって、シリコン酸化膜５及びサ
イドウォール６が形成されていない部分のシリコン酸化
膜１０を除去し、半導体基板１の主面を露出する。この
とき、除去されなかったシリコン酸化膜１０として、半
導体基板１の主面上にシリコン酸化膜１２が残る（図１
１）。
【００４２】次に、熱酸化法によって、２〜１０ｎｍ程
度の膜厚を有する、シリコン酸化膜から成るゲート絶縁
膜７を半導体基板１の主面上に形成する。その結果、サ
イドウォール６の側面とゲート絶縁膜７の上面とによっ
て、凹部１８が形成される（図１２）。図１２に示すよ
うに凹部１８は、サイドウォール６の形状を反映して、
上方向に広がった逆テーパ状を成している。次に、ＣＶ
Ｄ法又はスパッタリング法によって、２０〜１００ｎｍ
程度の膜厚を有するタングステンナイトライド膜１９を
全面に形成する。その後、ＣＶＤ法又はスパッタリング
法によって、１００〜４００ｎｍ程度の膜厚を有するタ
ングステン膜２０を全面に形成する（図１３）。ここ
で、タングステンナイトライド膜１９は、ゲート絶縁膜
７とタングステン膜２０との反応を抑制するためのバリ
ヤメタルとして機能する。
【００４３】次に、ＣＭＰ法によって、シリコン酸化膜
５の上面が露出するまでタングステン膜２０及びタング
ステンナイトライド膜１９を研磨（薄膜化）する。これ
により、タングステンナイトライド膜２１及びタングス
テン膜２２から成るゲート電極８を、凹部１８を充填す
るように形成する（図１４）。以上の工程により、図１
に示した構造を得る。
【００４４】以上の説明はＮＭＯＳＦＥＴの製造方法に
関するものであるが、イオン注入するドーパントの導電
型を反対の導電型とすることにより、ＰＭＯＳＦＥＴを
製造することができる。また、写真製版技術を用いて選
択的にイオン注入を行い、ＮＭＯＳＦＥＴ及びＰＭＯＳ
ＦＥＴを製造することにより、ＣＭＯＳＦＥＴを製造す
ることができる。
【００４５】また、以上の説明ではシリコン酸化膜１０
を除去した後、新たにゲート絶縁膜７を形成したが、シ
リコン酸化膜１０を除去せずにゲート絶縁膜として用い
てもよい。また、シリコン酸化膜から成るゲート絶縁膜
７を熱酸化によって形成する場合について説明したが、
熱酸化の際にＮＯ、Ｎ2Ｏ、ＮＨ3等のガスを添加するこ
とにより、窒化酸化膜から成るゲート絶縁膜を形成して
もよい。また、バリヤメタルとしてタングステンナイト
ライド膜１９を用いる場合について説明したが、タング
ステンナイトライド膜の代わりに、チタンナイトライド
膜、タンタルナイトライド膜等の他の金属窒化膜を用い
てもよい。また、ゲート電極８に用いる金属膜としてタ
ングステン膜２２を用いる場合について説明したが、タ
ングステン膜の代わりに、アルミニウム膜等の他の金属
膜を用いてもよい。
【００４６】このように本実施の形態１に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、シリコン酸化膜５の側
面上にサイドウォール６を形成した後にゲート電極８を
形成する。従って、サイドウォール６の形状を反映し
て、上部におけるゲート長が下部におけるゲート長より
も長い逆テーパ状のゲート電極８を形成することができ
る。その結果、ゲート抵抗を増大させることなくチャネ
ル長を短くすることができ、ＭＯＳＦＥＴの駆動能力を
高めて動作速度の高速化を図ることができる。しかも、
チャネル長は、ダミー電極１３のゲート長よりもサイド
ウォール６の幅の分だけ短くなるため、ダミー電極１３
を形成する際に採用した写真製版技術の最小解像限界に
よって規定されるゲート長よりも短いチャネル長を実現
することができる。
【００４７】また、サイドウォール６はシリコン窒化膜
によって構成されている。このため、サイドウォール６
を形成した後にフッ酸を用いてシリコン酸化膜１０を除
去する際、及びゲート絶縁膜７を形成する前に半導体基
板１の主面をフッ酸を用いてクリーニングする際に、サ
イドウォール６が併せて除去されることはなく、チャネ
ル長が長くなることを回避することができる。
【００４８】また、ダミー電極１３はシリコン酸化膜１
０上に形成されている。このため、ダミー電極１３をド
ライエッチング法によって除去する場合であっても、こ
のシリコン酸化膜１０の存在により、半導体基板１の主
面がダメージを受けることを回避することができる。同
様に、サイドウォール６もシリコン酸化膜１０上に形成
されている。このため、サイドウォール６を形成するた
めにシリコン窒化膜１７をエッチングする際に、サイド
ウォール６の材質であるシリコン窒化膜とシリコン酸化
膜とのエッチング選択比が大きい条件下で異方性ドライ
エッチングを行うことにより、半導体基板１の主面がダ
メージを受けることを回避することができる。その結
果、半導体基板１の主面上にゲート絶縁膜７を形成する
際の界面準位を低減することができ、ゲート絶縁膜７の
信頼性を高めることができる。
【００４９】図１５〜１８は、本発明の実施の形態１に
係るＭＯＳＦＥＴの他の製造方法を工程順に示す断面図
である。図３に示した工程においてシリコン酸化膜１０
及びポリシリコン膜１１を形成する代わりに、図１５に
示すようにシリコン窒化膜２３を形成する。これによ
り、シリコン窒化膜２３から成るダミー電極を形成する
ことができる。そして、図８に示した工程においてダミ
ー電極１３を除去、及び図１１に示した工程においてシ
リコン酸化膜１０を除去する代わりに、図１６に示すよ
うに、リン酸を用いたウェットエッチング法によって、
シリコン窒化膜２３から成るダミー電極を除去する。こ
のような製造方法によっても、ダミー電極を除去する際
に半導体基板１の主面がダメージを受けることを回避で
き、ゲート絶縁膜７の信頼性を高めることができる。
【００５０】また、図３に示した工程においてシリコン
酸化膜１０及びポリシリコン膜１１を形成する代わり
に、図１７に示すようにシリコン酸化膜１０及びシリコ
ン窒化膜２４をこの順に形成する。これにより、シリコ
ン窒化膜２４から成るダミー電極をシリコン酸化膜１０
上に形成することができる。そして、図８に示した工程
においてダミー電極１３を除去する代わりに、図１８に
示すように、リン酸を用いたウェットエッチング法によ
って、あるいはシリコン窒化膜とシリコン酸化膜とのエ
ッチング選択比が大きい条件下で異方性ドライエッチン
グを行うことにより、シリコン窒化膜２４から成るダミ
ー電極を除去する。このような製造方法によっても、ダ
ミー電極を除去する際、及びサイドウォール６を形成す
る際に半導体基板１の主面がダメージを受けることを回
避でき、ゲート絶縁膜７の信頼性を高めることができ
る。
【００５１】実施の形態２．図１９は、本発明の実施の
形態２に係るＭＯＳＦＥＴの構造を示す断面図である。
図１９に示すように本実施の形態２に係るＭＯＳＦＥＴ
は、図１に示した上記実施の形態１に係るＭＯＳＦＥＴ
を基礎として、シリコン酸化膜から成るゲート絶縁膜７
の代わりに、シリコン酸化膜よりも誘電率が大きい材質
によって構成されたゲート絶縁膜２５を形成したもので
ある。
【００５２】図２０〜２２は、本発明の実施の形態２に
係るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。まず、上記実施の形態１と同様の工程を経て、図１
１に示した構造と同様の構造を得る。次に、ＣＶＤ法又
はスパッタリング法によって、５〜３０ｎｍ程度の膜厚
を有するタンタルオキサイド膜２６を全面に形成する
（図２０）。次に、上記実施の形態１と同様に、タング
ステンナイトライド膜１９及びタングステン膜２０をこ
の順に全面に形成する（図２１）。
【００５３】次に、ＣＭＰ法によって、シリコン酸化膜
５の上面が露出するまでタングステン膜２０、タングス
テンナイトライド膜１９、及びタンタルオキサイド膜２
６を研磨することにより、タングステンナイトライド膜
２１及びタングステン膜２２から成るゲート電極８と、
タンタルオキサイド膜から成るゲート絶縁膜２５とを形
成する（図２２）。以上の工程により、図１９に示した
構造を得る。
【００５４】以上の説明では、シリコン酸化膜よりも誘
電率が大きい材質から成るゲート絶縁膜としてタンタル
オキサイド膜を用いる場合について説明したが、タンタ
ルオキサイド膜の代わりに、ＢＳＴ膜やＰＺＴ膜等の他
の高誘電体膜を用いてもよい。
【００５５】このように本実施の形態２に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、シリコン酸化膜よりも
誘電率が大きい材質によってゲート絶縁膜２５を構成す
る。このため、シリコン酸化膜から成るゲート絶縁膜７
を有する上記実施の形態１に係るＭＯＳＦＥＴと比較す
ると、ゲート絶縁膜７の膜厚とゲート絶縁膜２５の膜厚
とが同一である場合に、ゲート絶縁膜容量を大きくで
き、ＭＯＳＦＥＴの駆動能力を高めることができる。
【００５６】また、シリコン酸化膜５上に形成されたタ
ンタルオキサイド膜２６は除去される。このため、その
後に形成されるソース・ドレイン配線の配線容量が増加
して回路の動作速度が遅延することを回避することがで
きる。
【００５７】図２３，２４は、本発明の実施の形態２に
係るＭＯＳＦＥＴの他の製造方法を工程順に示す断面図
である。まず、上記と同様の工程を経て、図２１に示し
た構造と同様の構造を得る。次に、ＣＭＰ法によって、
タンタルオキサイド膜２６の上面が露出するまでタング
ステン膜２０及びタングステンナイトライド膜１９を研
磨する（図２３）。次に、研磨により露出したタンタル
オキサイド膜２６をドライエッチング法によって除去す
る（図２４）。かかる方法によってＭＯＳＦＥＴを製造
した場合は、上記と同様の効果が得られることに加え
て、ゲート長が長いゲート電極８の上部が研磨により除
去されないため、ゲート抵抗をさらに低減できるという
効果が得られる。一方、図２２に示したようにゲート電
極８を形成するための研磨によってタンタルオキサイド
膜２６を併せて除去する場合は、図２４に示したドライ
エッチング工程が不要となるため、製造工程の簡略化を
図ることができるという効果が得られる。
【００５８】実施の形態３．図２５は、本発明の実施の
形態３に係るＭＯＳＦＥＴの構造を示す断面図である。
図２５に示すように本実施の形態３に係るＭＯＳＦＥＴ
は、図１に示した上記実施の形態１に係るＭＯＳＦＥＴ
を基礎として、ＭＯＳＦＥＴの動作しきい値電圧を調整
するためのチャネルドーピング領域２８を、ゲート絶縁
膜７の下方の半導体基板１内に局所的に形成したもので
ある。
【００５９】図２６，２７は、本発明の実施の形態３に
係るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。まず、単結晶シリコンから成る半導体基板１の素子
分離領域における主面内に、絶縁膜によって充填された
溝型素子分離構造２を形成する。その後、ウェルを形成
することを目的として、イオン注入法によって半導体基
板１内にボロンイオン２９を注入する（図２６）。この
とき、上記実施の形態１とは異なり、ＭＯＳＦＥＴの動
作しきい値電圧を調整することを目的としたイオン注入
は実行しない。その後、上記実施の形態１と同様の工程
を経て、図１０に示した構造と同様の構造を得る。
【００６０】次に、イオン注入法によって、注入エネル
ギーが５０ｋｅＶ程度、濃度が１×１０12〜３×１０13
／ｃｍ2程度の条件で、シリコン酸化膜５及びサイドウ
ォール６をマスクとして、ボロンイオン３０を半導体基
板１内に注入する。これにより、チャネルドーピング領
域２８が半導体基板１内に局所的に形成される（図２
７）。その後、上記実施の形態１と同様の工程を経て、
図２５に示した構造を得る。
【００６１】このように本実施の形態３に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、チャネルドーピング領
域２８はゲート絶縁膜７の下方の半導体基板１内に局所
的に形成されている。このため、第１導電型（上記の例
ではｐ型）を有するチャネルドーピング領域２８と、第
２導電型（上記の例ではｎ型）を有するエクステンショ
ン３及びソース・ドレイン領域４とによって形成される
接合容量を低減でき、ＭＯＳＦＥＴの動作速度の高速化
を図ることができる。
【００６２】また、チャネルドーピング領域２８が受け
る熱処理の回数が減少するため、半導体基板１内に注入
したボロンイオン３０が必要以上に熱拡散することを抑
制できる。従って、ＭＯＳＦＥＴの動作しきい値電圧を
適切に調整することが可能となる。
【００６３】実施の形態４．図２８は、本発明の実施の
形態４に係るＭＯＳＦＥＴの構造を示す断面図である。
図２８に示すように本実施の形態４に係るＭＯＳＦＥＴ
は、図１に示した上記実施の形態１に係るＭＯＳＦＥＴ
を基礎として、ＭＯＳＦＥＴの動作しきい値電圧を調整
するためのチャネルドーピング領域３１を、ゲート絶縁
膜７及びサイドウォール６の下方の半導体基板１内に局
所的に形成したものである。
【００６４】図２９は、本発明の実施の形態４に係るＭ
ＯＳＦＥＴの製造方法の一工程を示す断面図である。ま
ず、図２６に示したように、半導体基板１の主面内に溝
型素子分離構造２を形成した後、ウェルを形成するため
に半導体基板１内にボロンイオン２９を注入する。この
とき、上記実施の形態３と同様に、ＭＯＳＦＥＴの動作
しきい値電圧を調整することを目的としたイオン注入は
実行しない。その後、上記実施の形態１と同様の工程を
経て、図８に示した構造と同様の構造を得る。
【００６５】次に、イオン注入法によって、注入エネル
ギーが５０ｋｅＶ程度、濃度が１×１０12〜３×１０13
／ｃｍ2程度の条件で、シリコン酸化膜５をマスクとし
て、ボロンイオン３２を半導体基板１内に注入する。こ
れにより、チャネルドーピング領域３１が半導体基板１
内に局所的に形成される（図２９）。その後、上記実施
の形態１と同様の工程を経て、図２８に示した構造を得
る。
【００６６】このように本実施の形態４に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、チャネルドーピング領
域３１はゲート絶縁膜７及びサイドウォール６の下方の
半導体基板１内に局所的に形成されている。このため、
上記実施の形態３に係るＭＯＳＦＥＴと同様に、ＭＯＳ
ＦＥＴの動作速度の高速化を図ることができる。
【００６７】また、第１導電型のチャネルドーピング領
域３１の上部と第２導電型のエクステンション３の下部
とが重なる部分では、反対の導電型同士が互いに打ち消
し合う。その結果、半導体基板１の主面からのエクステ
ンション３の深さが浅くなるため、ＭＯＳＦＥＴの短チ
ャネル効果を抑制する効果が大きくなるという効果も得
られる。
【００６８】実施の形態５．図３０は、本発明の実施の
形態５に係るＭＯＳＦＥＴの構造を示す断面図である。
図３０に示すように本実施の形態５に係るＭＯＳＦＥＴ
は、図１に示した上記実施の形態１に係るＭＯＳＦＥＴ
を基礎として、ゲート電極８の代わりに形成され、シリ
コン酸化膜５の上面よりも低い位置に上面を有するゲー
ト電極３３と、ゲート電極３３の上面上に形成され、サ
イドウォール６とともにゲート電極３３を取り囲むシリ
コン窒化膜３４とを形成したものである。
【００６９】図３１，３２は、本発明の実施の形態５に
係るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。まず、上記実施の形態１と同様の工程を経て、図１
４に示した構造と同様の構造を得る。次に、ゲート電極
８の上部の一部を除去することにより、ゲート電極３３
を形成する（図３１）。次に、ＣＶＤ法によって、１０
０ｎｍ程度の膜厚を有するシリコン窒化膜３５を全面に
形成する（図３２）。次に、ＣＭＰ法によって、シリコ
ン酸化膜５の上面が露出するまでシリコン窒化膜３５を
研磨することにより、図３０に示した構造を得る。
【００７０】このように本実施の形態５に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、ゲート電極３３は、シ
リコン窒化膜から成るサイドウォール６と、ゲート電極
３３の上面上に形成されたシリコン窒化膜３４とによっ
て取り囲まれている。従って、ソース・ドレイン領域４
との電気的接触をとるために、その後の工程においてシ
リコン酸化膜５内にコンタクトホールを形成する際に、
セルフアラインコンタクト形成技術を使用することがで
きる。即ち、シリコン酸化膜とシリコン窒化膜とのエッ
チング選択比が大きい条件下で、シリコン酸化膜のみを
選択的にエッチング除去することにより、コンタクトホ
ールとゲート電極３３とが互いに接触することを回避す
ることができる。
【００７１】なお、以上の説明では、シリコン窒化膜３
５をＣＭＰ法によって除去する場合について説明した
が、シリコン窒化膜３５を異方性エッチングによって除
去してもよい。この場合、堆積するシリコン窒化膜３５
の膜厚に対して、対向するシリコン酸化膜５同士の間の
距離が長い場合（例えば２倍以上ある場合）は、ゲート
電極３３の中央部上のシリコン窒化膜３５が除去されて
しまう。しかしながら、この場合であってもゲート電極
３３の周縁部上のシリコン窒化膜３５は残置するため、
上記のセルフアラインコンタクト形成技術を使用するこ
とは可能である。
【００７２】実施の形態６．図３３は、本発明の実施の
形態６に係るＭＯＳＦＥＴの構造を示す断面図である。
図３３に示すように本実施の形態６に係るＭＯＳＦＥＴ
は、図１に示した上記実施の形態１に係るＭＯＳＦＥＴ
を基礎として、ゲート電極８の代わりに、シリコン酸化
膜５の上面上に延在する周縁部を有するゲート電極３６
を形成したものである。
【００７３】図３４，３５は、本発明の実施の形態６に
係るＭＯＳＦＥＴの製造方法を工程順に示す断面図であ
る。まず、上記実施の形態１と同様の工程を経て、図１
３に示した構造と同様の構造を得る。次に、写真製版法
によって、所定のパターンを有するフォトレジスト３７
をタングステン膜２０上に形成する（図３４）。図３４
に示すように、フォトレジスト３７の側端部はシリコン
酸化膜５の上方に延在している。シリコン酸化膜５の上
方へのフォトレジスト３７の延在量は、フォトレジスト
３７を形成する際に使用するフォトマスクのマスクパタ
ーンを変化させることにより調整することができる。
【００７４】次に、半導体基板１の深さ方向にエッチン
グレートの高い異方性ドライエッチング法によってタン
グステンナイトライド膜１９及びタングステン膜２０を
エッチングすることにより、タングステンナイトライド
膜３８及びタングステン膜３９から成るゲート電極３６
を形成する（図３５）。次に、タングステンナイトライ
ド膜３９上のフォトレジスト３７を除去することによ
り、図３３に示した構造を得る。
【００７５】このように本実施の形態６に係るＭＯＳＦ
ＥＴ及びその製造方法によれば、ゲート電極３６の周縁
部がシリコン酸化膜５の上面上に延在している。このた
め、上記実施の形態１〜５に係るＭＯＳＦＥＴと比較す
ると、ゲート電極３６の上部におけるゲート長をさらに
長くすることができ、ゲート抵抗をさらに低減すること
ができる。
【００７６】また、シリコン酸化膜５上のタングステン
ナイトライド膜１９及びタングステン膜２０を除去する
際にＣＭＰ法が使用されないため、製造コストの低減を
図ることができる。しかも、シリコン酸化膜５をドライ
エッチングの際のエッチングストッパとして使用するこ
とができるため、比較的容易にエッチングを停止するこ
とができる。
【００７７】
【発明の効果】この発明のうち請求項１に係るものによ
れば、ゲート電極の上部におけるゲート長は下部におけ
るゲート長よりも長くなるため、チャネル長を拡げるこ
となくゲート抵抗を低減することができる。
【００７８】また、この発明のうち請求項２に係るもの
によれば、サイドウォールの形状を反映して、ゲート電
極の上部におけるゲート長は下部におけるゲート長より
も長くなる。従って、チャネル長を拡げることなくゲー
ト抵抗を低減することができる。
【００７９】また、この発明のうち請求項３に係るもの
によれば、シリコン酸化膜によって構成されたゲート絶
縁膜を備える半導体装置と比較すると、ゲート絶縁膜容
量を増大でき、半導体装置の駆動能力を高めることがで
きる。
【００８０】また、この発明のうち請求項４に係るもの
によれば、第３の絶縁膜は第１の絶縁膜の上面上には形
成されていない。従って、ソース・ドレイン領域との電
気的接触をとるためのソース・ドレイン配線を第１の絶
縁膜内に形成した場合に、第３の絶縁膜に起因してソー
ス・ドレイン配線の配線容量が増大することを回避する
ことができる。
【００８１】また、この発明のうち請求項５に係るもの
によれば、ソース・ドレイン領域と不純物領域との接合
に起因して生じる接合容量を低減することができる。
【００８２】また、この発明のうち請求項６に係るもの
によれば、ソース・ドレイン領域と不純物領域との接合
に起因して生じる接合容量を低減することができる。し
かも、不純物領域とソース・ドレイン領域とが重なる部
分では、反対の導電型同士が互いに打ち消し合う。その
結果、サイドウォール下方におけるソース・ドレイン領
域の深さが浅くなるため、短チャネル効果を抑制する効
果が増大する。
【００８３】また、この発明のうち請求項７に係るもの
によれば、ゲート電極は、第１の絶縁膜の材質とは異な
る第２及び第４の絶縁膜によって取り囲まれている。こ
のため、第１の絶縁膜内にコンタクトホールを形成する
際に、セルフアラインコンタクト形成技術を使用するこ
とができる。
【００８４】また、この発明のうち請求項８に係るもの
によれば、ゲート電極の上部におけるゲート長がさらに
長くなるため、ゲート抵抗をさらに低減することができ
る。
【００８５】また、この発明のうち請求項９に係るもの
によれば、サイドウォールの形状を反映して、ゲート電
極の上部におけるゲート長は下部におけるゲート長より
も長くなる。そのため、ゲート絶縁膜下のチャネル長を
拡げることなくゲート抵抗を低減することができる。
【００８６】また、この発明のうち請求項１０に係るも
のによれば、工程（ｄ−１）においては、第１の絶縁膜
を除去することなく第２の膜のみを除去することができ
る。また、工程（ｄ−２）においては、サイドウォール
を除去することなく第１の膜のみを除去することができ
る。しかも、第１の膜を除去する際に基板の主面がダメ
ージを受けることを回避することができる。
【００８７】また、この発明のうち請求項１１に係るも
のによれば、第１の絶縁膜を除去することなく構造体の
みを除去することができる。しかも、構造体を除去する
際に基板の主面がダメージを受けることを回避すること
ができる。
【００８８】また、この発明のうち請求項１２に係るも
のによれば、シリコン酸化膜から成るゲート絶縁膜を形
成する場合と比較すると、ゲート絶縁膜容量を増大で
き、半導体装置の駆動能力を高めることができる。
【００８９】また、この発明のうち請求項１３に係るも
のによれば、工程（ｘ−１）によって第１の絶縁膜の上
面上に形成された第３の絶縁膜は、工程（ｘ−２）によ
って除去される。従って、ソース・ドレイン領域との電
気的接触をとるためのソース・ドレイン配線を第１の絶
縁膜内に形成した場合に、第３の絶縁膜に起因してソー
ス・ドレイン配線の配線容量が増大することを回避する
ことができる。
【００９０】また、この発明のうち請求項１４に係るも
のによれば、ゲート電極を形成するための導体膜の薄膜
化工程において、第３の絶縁膜を併せて除去することが
できる。従って、第１の絶縁膜の上面上に形成された第
３の絶縁膜を除去する際に、製造工程を増やすことなく
これを除去することができる。
【００９１】また、この発明のうち請求項１５に係るも
のによれば、導体膜の薄膜化は第３の絶縁膜が露出した
時点で停止され、第１の絶縁膜の上面上に形成された第
３の絶縁膜はエッチングによって除去される。従って、
ゲート長が長いゲート電極の上部が薄膜化によって除去
されることはないため、ゲート抵抗をさらに低減するこ
とができる。
【００９２】また、この発明のうち請求項１６に係るも
のによれば、ソース・ドレイン領域の導電型と反対の導
電型を有し、半導体装置の動作しきい値電圧を調整する
ための不純物領域を、基板内において、ゲート絶縁膜の
下方のみに局所的に形成することができる。従って、ソ
ース・ドレイン領域と不純物領域との接合に起因して生
じる接合容量を低減することができる。
【００９３】また、この発明のうち請求項１７に係るも
のによれば、ソース・ドレイン領域の導電型と反対の導
電型を有し、半導体装置の動作しきい値電圧を調整する
ための不純物領域を、基板内において、ゲート絶縁膜及
びサイドウォールの下方のみに局所的に形成することが
できる。従って、ソース・ドレイン領域と不純物領域と
の接合に起因して生じる接合容量を低減することができ
る。しかも、不純物領域とソース・ドレイン領域とが重
なる部分では、反対の導電型同士が互いに打ち消し合
う。その結果、サイドウォール下方のソース・ドレイン
領域の深さが浅くなるため、短チャネル効果を抑制する
効果が増大する。
【００９４】また、この発明のうち請求項１８に係るも
のによれば、第１の絶縁膜の材質とは異なる材質から成
る第２及び第４の絶縁膜によって、ゲート電極を取り囲
むことができる。従って、第１の絶縁膜内にコンタクト
ホールを形成する際に、セルフアラインコンタクト形成
技術を使用することができる。
【００９５】また、この発明のうち請求項１９に係るも
のによれば、ゲート電極の上部におけるゲート長がさら
に長くなるため、ゲート抵抗をさらに低減することがで
きる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＭＯＳＦＥＴの
構造を示す断面図である。
【図２】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係るＭＯＳＦＥＴの
製造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の他の製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の他の製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の他の製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態１に係るＭＯＳＦＥＴ
の他の製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図２０】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の他の製造方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態２に係るＭＯＳＦＥＴ
の他の製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図２６】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２７】 本発明の実施の形態３に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図２８】 本発明の実施の形態４に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図２９】 本発明の実施の形態４に係るＭＯＳＦＥＴ
の製造方法の一工程を示す断面図である。
【図３０】 本発明の実施の形態５に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図３１】 本発明の実施の形態５に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図３２】 本発明の実施の形態５に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図３３】 本発明の実施の形態６に係るＭＯＳＦＥＴ
の構造を示す断面図である。
【図３４】 本発明の実施の形態６に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図３５】 本発明の実施の形態６に係るＭＯＳＦＥＴ
の製造方法を工程順に示す断面図である。
【図３６】 従来のＭＯＳＦＥＴの構造を示す断面図で
ある。
【図３７】 従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。
【図３８】 従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。
【図３９】 従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。
【図４０】 従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。
【図４１】 従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。
【図４２】 従来のＭＯＳＦＥＴの製造方法を工程順に
示す断面図である。
【図４３】 従来のＭＯＳＦＥＴの他の構造を示す断面
図である。
【図４４】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【図４５】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【図４６】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【図４７】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【図４８】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【図４９】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【図５０】 従来のＭＯＳＦＥＴの他の製造方法を工程
順に示す断面図である。
【符号の説明】
１ 半導体基板、３ エクステンション、４ ソース・
ドレイン領域、５ シリコン酸化膜、６ サイドウォー
ル、７，２５ ゲート絶縁膜、８，３３，３６ゲート電
極、１３ ダミー電極、１７，２３，２４，３４，３５
シリコン窒化膜、１８，２７ 凹部、１９，２１，３
８ タングステンナイトライド膜、２０，２２，３９
タングステン膜、２６ タンタルオキサイド膜、２８，
３１チャネルドーピング領域、５０ チャネル領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 勝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 塩沢 勝臣 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB02 BB18 BB30 BB32 BB33 CC05 DD03 DD04 DD08 DD09 DD37 DD43 EE03 EE14 GG09 HH16 5F040 DA12 DA14 DC01 EC01 EC04 EC12 EC19 ED03 EE05 EF02 EM02 FA01 FA02 FA07 FC10 FC13

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板の主面内において、チャネル領域を挟んで形成
    されたソース・ドレイン領域と、 前記チャネル領域が形成されている部分の前記基板の前
    記主面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上面上に形成された逆テーパ状のゲ
    ート電極とを備える半導体装置。
  2. 【請求項２】 基板と、 前記基板の主面内において、チャネル領域を挟んで形成
    されたソース・ドレイン領域と、 前記ソース・ドレイン領域が形成されている部分の前記
    基板の前記主面上に形成された第１の絶縁膜と、 前記第１の絶縁膜の側面上に形成された、第２の絶縁膜
    から成るサイドウォールと、 前記チャネル領域が形成されている部分の前記基板の前
    記主面上に形成された、第３の絶縁膜から成るゲート絶
    縁膜と、 前記サイドウォールの側面と前記ゲート絶縁膜の上面と
    によって形成される逆テーパ状の凹部を充填するように
    形成されたゲート電極とを備える半導体装置。
  3. 【請求項３】 前記第３の絶縁膜は、シリコン酸化膜よ
    りも誘電率が大きい材質によって構成されていることを
    特徴とする、請求項２に記載の半導体装置。
  4. 【請求項４】 前記第３の絶縁膜は、前記サイドウォー
    ルの前記側面上にのみ延在して形成されていることを特
    徴とする、請求項３に記載の半導体装置。
  5. 【請求項５】 前記基板内において、前記ゲート絶縁膜
    の下方のみに局所的に形成され、前記ソース・ドレイン
    領域の導電型と反対の導電型を有する不純物領域をさら
    に備える、請求項２に記載の半導体装置。
  6. 【請求項６】 前記ソース・ドレイン領域は、前記サイ
    ドウォールが形成されている部分の前記基板の前記主面
    内にも形成され、 前記基板内において、前記ゲート絶縁膜及び前記サイド
    ウォールの下方のみに局所的にされ、前記ソース・ドレ
    イン領域の導電型と反対の導電型を有する不純物領域を
    さらに備える、請求項２に記載の半導体装置。
  7. 【請求項７】 前記ゲート電極の上面上に形成され、前
    記サイドウォールとともに前記ゲート電極を取り囲む第
    ４の絶縁膜をさらに備え、 前記第２及び第４の絶縁膜の材質は、前記第１の絶縁膜
    の材質とは異なることを特徴とする、請求項２に記載の
    半導体装置。
  8. 【請求項８】 前記ゲート電極の周縁部は、前記第１の
    絶縁膜の上面上に延在して形成されていることを特徴と
    する、請求項２に記載の半導体装置。
  9. 【請求項９】 （ａ）後にゲート電極が形成される部分
    の基板の主面上に、構造体を形成する工程と、 （ｂ）前記構造体が形成されていない部分の前記基板の
    前記主面内に、ソース・ドレイン領域を形成する工程
    と、 （ｃ）前記構造体が形成されていない部分の前記基板の
    前記主面上に、第１の絶縁膜を形成する工程と、 （ｄ）前記工程（ｃ）よりも後に実行され、前記構造体
    を除去する工程と、 （ｅ）前記工程（ｄ）によって得られる構造上に第２の
    絶縁膜を形成し、前記基板の深さ方向にエッチングレー
    トの高い異方性エッチングによって前記第２の絶縁膜を
    エッチングすることにより、前記第１の絶縁膜の側面上
    にサイドウォールを形成する工程と、 （ｆ）前記第１の絶縁膜及び前記サイドウォールが形成
    されていない部分の前記基板の前記主面上に、第３の絶
    縁膜から成るゲート絶縁膜を形成する工程と、 （ｇ）前記サイドウォールの側面と前記ゲート絶縁膜の
    上面とによって形成される逆テーパ状の凹部を充填する
    ように、前記ゲート電極を形成する工程とを備える、半
    導体装置の製造方法。
  10. 【請求項１０】 前記工程（ａ）においては、前記第２
    の絶縁膜の材質とは異なる材質から成る第１の膜と、前
    記第１の絶縁膜の材質とは異なる材質から成る第２の膜
    とをこの順に積層することによって前記構造体が形成さ
    れ、 前記工程（ｄ）は、 （ｄ−１）前記工程（ｃ）と前記工程（ｅ）との間に実
    行され、前記第１の膜を残して前記第２の膜を除去する
    工程と、 （ｄ−２）前記工程（ｅ）と前記工程（ｆ）との間に実
    行され、前記第１の膜をウェットエッチングにより除去
    する工程とを有する、請求項９に記載の半導体装置の製
    造方法。
  11. 【請求項１１】 前記工程（ａ）においては、前記第１
    の絶縁膜の材質とは異なる材質から成る前記構造体が形
    成され、 前記工程（ｄ）において、前記構造体はウェットエッチ
    ングにより除去されることを特徴とする、請求項９に記
    載の半導体装置の製造方法。
  12. 【請求項１２】 前記工程（ｆ）においては、シリコン
    酸化膜よりも誘電率が大きい材質から成る前記第３の絶
    縁膜が形成されることを特徴とする、請求項９に記載の
    半導体装置の製造方法。
  13. 【請求項１３】 前記工程（ｆ）は、 （ｘ−１）前記工程（ｅ）によって得られる構造上に前
    記第３の絶縁膜を形成する工程と、 （ｘ−２）前記第１の絶縁膜の上面上に形成された前記
    第３の絶縁膜を除去する工程とを有する、請求項１２に
    記載の半導体装置の製造方法。
  14. 【請求項１４】 前記工程（ｇ）は、 （ｙ−１）前記工程（ｘ−１）よりも後に実行され、前
    記第３の絶縁膜上に、前記ゲート電極の材質である導体
    膜を形成する工程と、 （ｙ−２）前記工程（ｙ−１）よりも後に実行され、前
    記第１の絶縁膜の前記上面が露出するまで前記導体膜を
    薄膜化することにより、前記ゲート電極を形成する工程
    とを有し、 前記工程（ｘ−２）は、前記工程（ｙ−２）の実行過程
    において併せて実行されることを特徴とする、請求項１
    ３に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記工程（ｇ）は、 （ｚ−１）前記工程（ｘ−１）よりも後に実行され、前
    記第３の絶縁膜上に、前記ゲート電極の材質である導体
    膜を形成する工程と、 （ｚ−２）前記工程（ｚ−１）と前記工程（ｘ−２）と
    の間に実行され、前記第１の絶縁膜の前記上面上に形成
    された前記第３の絶縁膜が露出するまで前記導体膜を薄
    膜化することにより、前記ゲート電極を形成する工程と
    を有し、 前記工程（ｘ−２）において、前記第３の絶縁膜は、前
    記工程（ｚ−２）により露出した前記第３の絶縁膜をエ
    ッチングすることによって除去されることを特徴とす
    る、請求項１３に記載の半導体装置の製造方法。
  16. 【請求項１６】 （ｈ）前記工程（ｅ）と前記工程
    （ｆ）との間に実行され、前記第１の絶縁膜及び前記サ
    イドウォールをマスクとして前記基板内に不純物を導入
    することにより、前記ソース・ドレイン領域の導電型と
    反対の導電型を有する不純物領域を形成する工程さらに
    備える、請求項９に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記工程（ｂ）において、前記ソース
    ・ドレイン領域は、前記構造体の周縁部下方における前
    記基板の前記主面内にも延在して形成され、 （ｉ）前記工程（ｄ）と前記工程（ｅ）との間に実行さ
    れ、前記第１の絶縁膜をマスクとして前記基板内に不純
    物を導入することにより、前記ソース・ドレイン領域の
    導電型と反対の導電型を有する不純物領域を形成する工
    程さらに備える、請求項９に記載の半導体装置の製造方
    法。
  18. 【請求項１８】 前記第１の絶縁膜の材質と前記第２の
    絶縁膜の材質とは互いに異なり、 （ｊ）前記ゲート電極を、その上面から所定の膜厚だけ
    除去する工程と、 （ｋ）前記工程（ｊ）よりも後に実行され、前記ゲート
    電極上に、前記第１の絶縁膜の材質とは異なる材質から
    成る第４の絶縁膜を形成する工程とをさらに備える、請
    求項９に記載の半導体装置の製造方法。
  19. 【請求項１９】 前記工程（ｇ）は、 （ｇ−１）前記工程（ｆ）によって得られる構造上に、
    前記ゲート電極の材質である導体膜を形成する工程と、 （ｇ−２）前記導体膜をパターニングすることにより、
    前記第１の絶縁膜の上面上に延在する周縁部を有する前
    記ゲート電極を形成する工程とを有する、請求項９に記
    載の半導体装置の製造方法。
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